CN101828175A - 用于同步串行接口nand的设定存取及修改的系统及方法 - Google Patents

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Abstract

本发明包括一种使用从主装置到NAND快闪存储器装置的串行外围接口(SPI)通信来修改所述NAND快闪存储器装置的设定的系统及方法。一个实施例大体上包括：将启用信号发送到第一存储器电路输入；将时钟信号发送到第二存储器电路输入；将与所述时钟信号同步的命令信号发送到第三存储器电路输入；将与所述时钟信号同步的存储器寄存器地址信号发送到所述第三存储器电路输入；及将与所述时钟信号同步的设定信号发送到所述第三存储器电路输入。

Description

用于同步串行接口NAND的设定存取及修改的系统及方法
技术领域
本发明的实施例大体上涉及存取及修改NAND快闪存储器装置的设定，且更明确地说，涉及存取及修改经配置以经由串行外围接口互连的NAND快闪存储器装置的设定。
背景技术
一般来说，大部分NAND快闪存储器装置经由众多输入引脚在NAND快闪装置与主机装置之间使用并行通信。尽管有效，但引脚的数量极大地增加NAND快闪存储器装置在集成电路(IC)芯片上占用的空间量。作为并行通信的替代方案，串行通信可减少互连件的数目。然而，关键功能性可能随输入引脚的数量减少而减少。
串行外围接口(SPI)准许在主装置与一个或一个以上从属装置之间的同步串行数据链路。对于到一个从属装置的同步串行连接，SPI使用四条线，其包括芯片选择(CS)、串行时钟(SCK)、主输出从输入(MOSI或SI)及主输入从输出(MISO或SO)。为了与额外从属装置通信，唯一额外CS线伴随每一装置，但额外装置可共享相同的SCK、SI及SO线。由于从属装置由主装置一次选择一个，所以在任何给定时刻将仅一个从属装置与主装置通信。
主装置通常通过将CS设定为低来启用从属装置。一旦经启用，从属装置便可与主装置通信。通过与串行时钟信号(SCK)同步的数据传输，主装置起始数据帧，在从输入(SI)线上发送数据信号且在从输出(SO)线上接收数据。因为传输及接收两者同时发生，所以SPI通信可被称为全双工。
已经配置以使用SPI通信的装置包括EEPROM及NOR快闪存储器(两种形式的非易失性存储器装置)。SPI EEPROM允许具有少至八个引脚的IC，而常规EEPROM可能需要32个引脚或更多。SPI NOR快闪存储器同样允许具有实质上比常规NOR存储器少的引脚的IC。
NOR快闪存储器可被认为非常适合于SPI。因为NOR快闪存储器提供全地址及数据总线，所以NOR可提供对任何存储器位置的随机存取。因此，通过例如SPI等串行通信协议，NOR可相当容易地输出所要数据点。
另一方面，在许多应用中，NOR快闪通常可证明不如例如NAND快闪等其它存储器格式那样合乎需要。与NOR快闪相比，NAND快闪存储器使用较短擦除时间，同时占用较小的裸片空间。另外，与NOR快闪相比，NAND快闪存储器单元可耐受较大数目的写入及擦除循环，通常为十倍或十倍以上。
部分地归因于NAND存储器的逐页读出而非提供对任何存储器位置的随机存取的性质，NAND在历史上已被认为不适合于供与SPI一起使用。此外，因为许多标准NAND功能性取决于在某些时间启用各种输入引脚，所以组合两者的尝试可能需要从SPI到标准NAND的难操纵的转译且/或可能不能提供可能所要的许多有用特征。
本发明的实施例可针对于上文陈述的问题中的一者或一者以上。
附图说明
图1为根据本发明的实施例的经配置以与主装置通信的SPI NAND存储器装置的框图；
图2为说明在主装置与图1的存储器装置之间的通信的方法的流程图；
图3为说明使用图1的存储器装置执行寄存器写入操作的方法的流程图；
图4为说明在图3的执行寄存器写入操作的方法期间信号的时序的时序图；
图5为说明使用图1的存储器装置执行寄存器读取操作的方法的流程图；
图6为说明在图5的执行寄存器读取操作的方法期间信号的时序的时序图；
图7为说明读取图1的存储器装置的参数页的方法的流程图；
图8为根据本发明的实施例的经配置以包括一次性可编程(OTP)存储器块的SPINAND存储器装置的框图；
图9为说明对图8的存储器装置中的一次性可编程(OTP)存储器执行操作的方法的流程图；
图10为说明对图8的存储器装置中的一次性可编程(OTP)存储器按页或块进行写入保护的方法的流程图。
具体实施方式
参看图1，SPI NAND存储器装置10使用串行外围接口(SPI)协议与主装置12介接。控制器14包括四个接口引脚，所述接口引脚包括用以接收芯片选择信号CS 16的芯片选择(CS)引脚、用以接收时钟信号SCK 18的时钟(SCK)引脚、用以接收输入信号SI 20的从输入(SI)数据输入引脚及用以输出输出信号SO 22的从输出(SO)数据输出引脚。在主装置12与控制器14之间的数据传送经由输入信号SI 20及输出信号SO 22串行地发生。
主装置12可通过将芯片选择信号CS 16从高设定到低而启用控制器14。在启用控制器14之后，主装置12可发送时钟信号SCK 18及对应的数据信号SI 20。由SI 20(及SO 22)所传输的每一位可与时钟信号SCK 18的上升或下降边沿同步。为了说明目的，存储器装置10在上升时钟边沿上所锁存的SI 20上输入数据且在下降边沿上所释放的SO 22上输出数据。因此，时钟信号SCK 18的第一上升边沿对应于SI 20的第一位，且SCK 18的随后上升时钟边沿对应于SI 20的随后位。以同样的方式，在SO 22上输出的每一位在时钟信号SCK 18的下降边沿上转变。
在主装置12与控制器14之间的通信通常在主装置12将芯片选择CS 16设定为低时开始。主装置12随后发送时钟信号SCK 18且开始经由SI 20发送消息。如下文所论述，消息通常可包含单字节命令，随后是一个或一个以上全字节的存储器地址，通常进一步随后是一个或一个以上全字节的数据。控制器14可通过经由SO 22发送同步消息来响应。归因于SPI的性质，控制器14可不断地经由SO 22输出垃圾数据，直到当主装置12期望响应时的适当时间为止。
主装置12可在消息中将写入寄存器命令或读取寄存器命令发送到控制器14。写入寄存器命令或读取寄存器命令致使控制器14存取易失性存储器寄存器24。去往及来自控制器14及寄存器24的数据传送在控制线28的控制下经由总线26发生。可能的存储器寄存器24可包括(例如)用以指示装置操作状态的状态寄存器、用以防止存储器的某些部分被写入的块写入锁定寄存器、用以启用从存储器的一次性可编程(OTP)部分读取或写入到存储器的OTP部分的OTP启用寄存器，及/或用以启用从存储器的参数页读取或写入到存储器的参数页的参数页启用寄存器。
控制器14还可在执行内部操作时存取寄存器24。另外，当针对给定寄存器设定特定启用位或旗标时，控制器14可更改操作以进入替代操作模式，如下文所论述。
存取寄存器24可准许用户控制存储器装置10的许多功能方面，例如输出缓冲器驱动强度、用于输出数据的等待时间的时钟循环的所要数目、需要全字节或使用最小数目的地址的地址循环格式及/或是启用还是停用错误校正码(ECC)。某些寄存器可保持(例如)可在发布寄存器写入命令时复位的错误状态，而其它寄存器可使得用户能够基于变化的SCK 18频率而控制时序。最后，为了灵活性，寄存器可经配置以使得存储器装置10能够在SPI NAND与NAND用户模式及接口之间切换。
为了在特定存储器地址处对非易失性NAND快闪存储器执行操作，控制器14可将存储器地址信号经由总线30发送到行及列解码器(未描绘)。控制器14可使用控制线32来控制行及列解码器的启动。视操作而定，控制器可(例如)将数据字节经由总线36加载到高速缓冲存储器寄存器34中，其中以控制线38控制高速缓冲存储器寄存器34。NAND存储器阵列40经由数据寄存器42一次一个页地接收数据，所述数据寄存器42连同高速缓冲存储器寄存器34一起工作。
图2的通信方法44从控制器14的角度提供说明性通信序列。在步骤46处开始，控制器14在芯片选择输入引脚上收听CS 16信号。决策块48指示控制器启用的时刻，其在CS 16从高转变到低时发生。然而，如果CS 16此后在任何时间点转变到高，则中断且复位通信。
一旦启用控制器14，步骤50便开始。控制器14将经由SI 20发送的前八个位读取到控制器14电路的状态机中，但替代实施例可读入八个以上位。决策块52说明如果状态机未能将所述八个位辨识为有效命令，则控制器返回到在步骤46处收听CS 16启用信号及决策块48，等待当主装置12再次将CS 16从高设定到低时变为重新启用。
如果在决策块52中状态机将SI 20的前八个位辨识为有效命令，则控制器14继续读入来自SI 20的随后数据。在步骤54中，控制器14接下来读入表示地址的预定长度的字节，其可视由状态机所识别的命令而定。在一个实施例中，虚拟位可作为地址的标头而传输以允许适当字节对准。举例来说，17位地址可包括7位虚拟标头，使得整个地址长度符合整数个字节。如果命令需要数据，则控制器接下来可在任选步骤56中读入表示数据的预定长度的字节。控制器14可经配置以辨识许多SPI NAND命令，例如页读取、读取状态、随机数据读取、程序加载、程序随机数据输入、程序执行、随机数据输入等。
图3说明根据本发明的一个实施例的用于指令控制器14将数据写入到寄存器24的存储器寄存器的寄存器写入方法58。主装置12首先在步骤60中将CS 16设定为低以启用控制器14。一旦经启用，控制器14便可经由与时钟信号SCK 18同步的SI 20从主装置12接收信号。
在步骤62中，主装置12首先将八位寄存器写入命令信号(十六进制格式的1Fh)传输到控制器14，但替代实施例可使用控制器14的状态机可适应的任何预定长度的命令信号。紧跟在主装置12发送命令信号之后，步骤64开始且主装置12发送指示待写入的存储器寄存器的地址的寄存器地址信号。尽管本实施例发送一个字节的寄存器地址信号，但替代实施例可使用任何大小的寄存器地址，但通常是整数个字节。就寄存器地址可包含并非为八的倍数的位数目来说，可发送虚拟位以填充空间，控制器14可简单地将所述虚拟位忽略为“随意”位。
前进到步骤66，紧跟在发送寄存器地址信号之后，主装置12接下来发送包含待写入到寄存器的数据的单字节数据信号。尽管SPI NAND存储器装置10的寄存器24各自包含仅一个字节的数据，但替代实施例可使用包含较大整数个数据字节的寄存器24。一旦主装置12已发送数据，则主装置12之后便通过将CS 16设定为高来终止通信序列。
图4的寄存器写入时序图70说明以上规定的寄存器写入方法的时序。寄存器写入时序图70的三条信号线包括芯片选择CS线72、时钟信号SCK线74及数据输入SI线76。如上文所论述，主装置12通过将CS 16信号设定为低来起始与控制器14的通信，如大体上由参考标号78所指示。
时钟信号SCK 18的第一上升边沿80对应于寄存器写入命令信号82(以十六进制格式表示为1Fh)的最高有效位(MSB)。紧跟在8位命令信号之后，主装置12首先发送单字节寄存器地址信号84的MSB，随后接着是单字节数据信号86，也是首先MSB。通信在主装置12设定CS 16信号时终止，如大体上由参考标号88所指示。
转向图5，寄存器读取方法90指令控制器14输出存储器寄存器24中的一者的内容。在步骤92处开始，主装置12首先通过将CS 16信号设定为低来启用控制器14。接下来，在步骤94中，主装置12经由SI 20发送八位寄存器读取命令信号，其以十六进制格式表示为0Fh。如上文所论述，替代实施例可使用控制器14的状态机可适应的任何预定长度的命令信号。
在步骤96中，主装置12传输表示待读取的存储器寄存器的地址的单字节地址信号。如上，尽管本实施例发送一个字节的寄存器地址信号，但替代实施例可使用任何大小的寄存器地址，但通常是整数个字节。就寄存器地址可包含并非为八的倍数的位数目来说，可发送虚拟位以填充空间，控制器14可简单地将所述虚拟位忽略为“随意”位。
控制器14立即经由SO 22返回来自所请求地址的寄存器数据，且在步骤98中，主装置12随后接收寄存器数据。尽管SPI NAND存储器装置10的寄存器24各自包含仅一个字节的数据，但替代实施例可使用包括较大整数个数据字节的寄存器24。一旦主装置12已接收到寄存器数据，主装置12此后便通过将CS 16设定为高来终止通信序列。
图6提供寄存器读取时序图102，其说明以上规定的寄存器读取方法的时序。主装置12与控制器14之间的通信在CS信号线104从高转变到低时起始，如大体上由参考标号106所指示。时钟信号SCK线108提供时钟信号18的时序。当时钟信号18发布第一上升边沿110时，数据输入SI线112指示由主装置12对应地发送寄存器读取命令信号114。
紧跟在以十六进制格式表示为0Fh的寄存器读取命令信号114之后，主装置12发送单字节寄存器地址信号116。随后，控制器14在数据输出SO线118上发送来自所请求存储器寄存器的单字节数据信号120。通信在主装置12将CS 16信号设定为高时终止，如大体上由参考标号122所指示。
参看图7，方法124说明用于存取存储器中的参数页的技术的一个实施例。参数页可存储装置参数，例如单元类型(例如，SLC或MLC)、块大小、备用区域大小、组织、装置ID、制造商ID、ECC能力等。尽管参数页可包含许多字节的数据，但五个字节可足以编码所有参数。
并非引入专用于执行参数页操作的额外命令，存取参数页的方法124替代地规定在特殊操作模式中使用共享普通命令。当控制器14进入特殊操作模式时，主装置12可发布例如页读取、读取状态或随机数据读取等共享普通命令以执行新操作以实现在普通操作模式中不可能的结果。尽管前述论述主要涉及在SPI NAND存储器装置10中应用所述方法，但所述技术通常可应用于可能需要精简命令集的任何NAND快闪存储器装置。
再次参看图7，步骤126提供主装置12首先设定参数页存取寄存器中的参数页启用位以进入参数页存取模式。主装置12可通过发布寻址到参数页存取寄存器的寄存器写入命令从而发送其中先前指定的启用位被设定为高的数据字节来设定启用位。任选地，主装置12首先可执行寄存器读取命令以评估当前参数页存取寄存器数据，复制当前数据，接着发布寄存器写入命令以发送其中仅参数页启用位改变为高的数据。一旦已将参数页启用位设定为高，控制器14便进入参数页存取模式。
在已在步骤126中进入参数页存取模式的情况下，主装置12可通过发布标准命令来读取参数页内容。在步骤128中，主装置12发布页读取命令。当在普通操作模式中执行页读取命令时，NAND快闪存储器装置10准备存储器页以从NAND存储器阵列40的给定地址读取。然而，在参数页存取模式中，页读取命令准备读取参数页的内容。主装置12接下来在步骤130中通过发布读取状态命令来针对读取状态轮询控制器14。读取状态命令操作以通过指示主装置12何时可开始从装置读取数据来对准数据传输。主装置12可在控制器14返回指示主装置12可开始读取数据的数据之前发布许多读取状态命令。
在步骤132期间，主装置12通过发布随机数据读取命令从而致使控制器14经由SO
22输出参数页的内容来获得参数页数据。为了退出参数页存取模式且返回到普通操作模式，在步骤134中，主装置12复位参数页存取启用位。通过发布寻址到参数页存取寄存器的寄存器写入命令，主装置12发送其中参数页启用位已被设定为低的数据字节，且控制器14返回到普通操作模式。
图8说明NAND快闪存储器装置136，其具有一次性可编程(OTP)存储器的块，所述块被描绘为OTP块138。OTP块138可作为NAND存储器阵列40的块出现，但替代地可为任何非易失性存储器。在设定页锁定位从而永久锁定页以免被修改之前，可在OTP块138的每一页上写入达固定次数，通常一到四次。或者，用户可选择锁定OTP块138的OTP存储器的每一页或整个块。OTP存储器可特定用于安全性应用中。举例来说，用户可对OTP存储器进行编程以存储且保护用于码验证的值。
以与NAND快闪存储器装置10相同的方式，NAND快闪存储器装置136包括经由芯片选择CS信号16、时钟信号SCK 18、数据输入信号SI 20及数据输出信号SO 22互连到控制器14的主装置12。控制器14使用总线26及控制线28存取易失性存储器寄存器24，其包括OTP启用寄存器。为了对NAND存储器中的OTP块138执行操作，控制器14可在控制线32的控制下经由总线30将OTP页地址发送到NAND存储器阵列40上的行解码器及列解码器。控制器14可在控制线38的控制下经由总线36将数据发送到高速缓冲存储器寄存器34。高速缓冲存储器寄存器34此后可连同数据寄存器42一起将数据加载到OTP块138存储器的页中。
图9说明存取一次性可编程(OTP)存储器的块的方法140。并非引入专用于执行OTP操作的额外命令，存取OTP存储器的块的方法140替代地规定在特殊操作模式中使用共享普通命令。当控制器14进入特殊操作模式时，主装置12可发布例如页读取、读取状态及随机数据读取等共享普通命令，以执行新操作来实现在普通操作模式中不可能的结果。尽管以上论述主要涉及在SPI NAND存储器装置136中应用所述方法，但所述技术通常可应用于可能需要精简命令集的任何NAND快闪存储器装置。
存取OTP存储器的块的方法140在步骤142处开始，此时将一次性可编程(OTP)启用寄存器中的OTP启用位设定为高。主装置12可通过发布寻址到OTP启用寄存器的寄存器写入命令从而发送其中先前指定的OTP启用位被设定为高的数据字节来设定启用位。任选地，主装置12首先可执行寄存器读取命令以评估当前OTP启用寄存器数据，复制当前数据，接着发布寄存器写入命令以发送仅OTP启用位已改变的数据。一旦已将OTP启用位设定为高，控制器14便进入OTP块存取模式。
任选地，OTP密码保护可排除写入OTP块或甚至读取OTP块。控制器14可要求主装置12使用寄存器写入命令将预定数目的位的密码输入到寄存器24的OTP密码寄存器中。相对于存储于非易失性存储器中的先前存在的密码检查所输入的密码，控制器14可在所输入的密码及先前存在的密码匹配时允许主装置12存取OTP存储器。
在已在步骤142中进入OTP块存取模式的情况下，主装置12随后可通过发布标准命令来对OTP块执行操作。在步骤144中，主装置12可使用例如页读取、读取状态及读取随机数据读取等命令读取OTP块。另外，主装置12还可使用例如程序加载、程序随机数据输入、程序执行、页读取及随机数据输入等命令写入OTP块。
在对OTP块138的特定页执行预定数目的操作(通常一到四个操作)之后，控制器14可致使所述页变为锁定的，使得不再可将数据写入到所述页。然而，只要控制器14保持在OTP块存取模式中，主装置12便可执行操作以读取OTP页数据。
为了退出OTP块存取模式且返回到普通操作模式，步骤146规定复位OTP启用位。通过发布寻址到OTP启用寄存器的寄存器写入命令，主装置12可发送其中OTP启用位已被设定为低的数据字节，且控制器14可返回到普通操作模式。
尽管对OTP存储器的页完成预定数目的操作可封锁对所述页的额外写入，但用户还可锁定给定页，如下文所描述。在任何情况下，控制器14可通过致使在存储器的指定独立锁定块处设定OTP锁定位(其中锁定位与OTP块中的页的地址位置相关联)来锁定所述页。另外或替代地，控制器14可通过致使在位于所述页处的备用区中的字节中设定OTP锁定位来锁定所述页。
转向图10，方法148说明用于防止写入(即，锁定)一次性可编程(OTP)存储器的页的技术的一个实施例。锁定OTP存储器的页的方法148在步骤150处开始，此时主装置12设定OTP启用寄存器中的OTP启用位，从而致使控制器14进入OTP块存取模式。主装置12可通过发布寻址到OTP启用寄存器的寄存器写入命令从而发送其中先前指定的OTP启用位被设定为高的数据字节来设定启用位。任选地，主装置12首先可执行寄存器读取命令以评估当前OTP启用寄存器数据，复制当前数据，接着发布寄存器写入命令以发送其中仅OTP启用位已改变的数据。一旦已将OTP启用位设定为高，控制器14便进入OTP块存取模式。
下一步骤152提供，主装置12接下来可设定OTP保护寄存器中的OTP保护位。如上，主装置12可发布寻址到OTP保护寄存器的寄存器写入命令，从而发送其中先前指定的OTP启用位被设定为高的数据字节。或者，因为OTP保护位仅包含单个位且寄存器可包含整个字节，所以OTP保护位可替代地驻留于OTP启用寄存器中在OTP启用位旁。因此，步骤150及152可经组合，其中主装置12可发布寻址到OTP启用寄存器的仅单个寄存器写入命令，从而发送将OTP启用位及OTP保护位两者均设定为高的数据字节。
在到达步骤154后，在OTP启用位及OTP保护位两者均被设定为高的情况下，控制器14可能已进入OTP写入保护模式。为了锁定OTP块138中的OTP存储器的特定页，主装置12可发布寻址到所要未锁定页的程序执行命令。控制器14可通过致使在存储器的指定独立锁定块处设定OTP锁定位(其中锁定位与OTP块138中的页的地址位置相关联)来作出响应。另外或替代地，控制器14可替代地致使在位于所述页处的备用区中的字节中设定OTP锁定位。
为了在步骤156中返回到普通操作模式，主装置12可以与步骤150相同的方式发布写入寄存器命令以将OTP启用位设定为低。在步骤158中，主装置12随后可以与步骤152相同的方式发布额外写入寄存器命令以将OTP保护位设定为低。或者，如果OTP保护位及OTP启用位两者均驻留于单个OTP启用寄存器中，则可组合步骤150及152，其中主装置12可发布寻址到OTP启用寄存器的仅单个寄存器写入命令，从而发送将OTP启用位及OTP保护位两者设定为低的数据字节。
虽然本发明可易经受各种修改及替代形式，但已以实例方式在图式中展示了特定实施例且本文中已详细描述了所述特定实施例。然而，应理解本发明并不希望限于所揭示的特定形式。相反，本发明将涵盖落在如由所附权利要求书所界定的本发明的精神及范围内的所有修改、等效物及替代物。

Claims (25)

1.一种操作SPI NAND快闪存储器装置的方法，其包含：
将启用信号发送到第一NAND存储器电路输入；
将时钟信号发送到第二NAND存储器电路输入；
将寄存器写入命令信号发送到第三NAND存储器电路输入，其中所述寄存器写入命令信号与所述时钟信号同步；
将存储器寄存器地址信号发送到所述第三NAND存储器电路输入，其中所述存储器寄存器地址信号与所述时钟信号同步；及
将数据信号发送到所述第三NAND存储器电路输入，其中所述数据信号与所述时钟信号同步。
2.根据权利要求1所述的方法，其中将所述存储器寄存器地址信号发送到所述第三NAND存储器电路输入紧跟在将所述寄存器写入命令信号发送到所述第三NAND存储器电路输入之后，且其中将所述数据信号发送到所述第三NAND存储器电路输入紧跟在将所述存储器寄存器地址信号发送到所述第三NAND存储器电路输入之后。
3.根据权利要求1所述的方法，其中将所述寄存器写入命令信号发送到所述第三NAND存储器电路输入、将所述存储器寄存器地址信号发送到所述第三NAND存储器电路输入及将所述数据信号发送到所述第三NAND存储器电路输入各自包含发送单字节信号。
4.根据权利要求1所述的方法，其中将所述寄存器写入命令信号发送到所述第三NAND存储器电路输入包含将一个字节的寄存器写入命令发送到所述第三NAND存储器电路输入。
5.根据权利要求4所述的方法，其中将所述一个字节的寄存器写入命令发送到所述第三NAND存储器电路输入包含将具有十六进制格式的1Fh的信号发送到所述第三NAND存储器电路输入。
6.一种操作NAND快闪存储器装置的方法，其包含：
将启用信号发送到第一NAND快闪输入引脚；
将主时钟信号发送到第二NAND快闪输入引脚；
在所述主时钟信号的第一上升时钟边沿的开始处，将单字节寄存器读取命令发送到第三NAND快闪输入引脚，其中所述单字节寄存器读取命令同步地对应于所述主时钟信号；
紧跟在将所述单字节寄存器读取命令发送到所述第三NAND快闪输入引脚之后，将寄存器地址发送到所述第三NAND快闪输入引脚，其中所述串行地址信号同步地对应于所述主时钟信号；及
从输出引脚接收输出数据，其中所述输出数据同步地对应于所述主时钟信号。
7.根据权利要求6所述的方法，其中将所述单字节寄存器读取命令发送到所述第三NAND快闪输入引脚包含将具有十六进制格式的0Fh的字节发送到所述第三NAND快闪输入引脚。
8.根据权利要求6所述的方法，其中从输出引脚接收输出数据紧跟在将寄存器地址发送到所述第三NAND快闪输入引脚之后。
9.根据权利要求6所述的方法，其中将所述寄存器地址发送到所述第三NAND快闪输入引脚包含将对应于所述寄存器地址的单字节信号发送到所述第三NAND快闪输入引脚。
10.一种操作NAND快闪存储器装置的方法，其包含：
设定快闪存储器装置的特殊模式启用寄存器中的特殊模式启用位以致使所述快闪存储器装置退出普通操作模式且进入特殊操作模式，所述普通操作模式及所述特殊操作模式具有与所述模式相关联的多个共享命令，其中所述多个共享命令中的每一者与执行用于所述普通操作模式的普通操作及用于所述特殊操作模式的特殊操作相关联；
通过发布所述多个共享命令中的一者来在所述特殊操作模式中执行特殊操作；及
复位所述快闪存储器装置的所述特殊模式启用寄存器中的所述特殊模式启用位以致使所述快闪存储器装置退出所述特殊操作模式且重新进入所述普通操作模式。
11.根据权利要求10所述的方法，其中设定所述模式启用位包含：将寄存器写入命令信号发送到所述快闪存储器装置的数据输入引脚；将寄存器地址信号发送到所述快闪存储器装置的所述数据输入引脚；及将数据字节发送到所述快闪存储器装置的所述数据输入引脚。
12.根据权利要求10所述的方法，其中通过发布所述多个共享命令中的一者来在所述特殊操作模式中执行所述特殊操作包含发布与执行用于所述普通操作模式的普通操作及用于所述特殊操作模式的特殊操作相关联的共享命令，其中所述普通操作实现不同于所述特殊操作的结果。
13.根据权利要求10所述的方法，其中设定所述快闪存储器装置的所述特殊模式启用寄存器中的所述特殊模式启用位以致使所述快闪存储器装置退出所述普通操作模式且进入所述特殊操作模式包含设定所述快闪存储器装置的参数页存取模式启用寄存器中的参数页存取模式启用位以致使所述快闪存储器装置退出所述普通操作模式且进入参数页存取模式。
14.根据权利要求13所述的方法，其中通过发布所述多个共享命令中的一者来在所述特殊操作模式中执行所述特殊操作包含通过发布页读取命令、读取状态命令及/或随机数据读取命令来在所述参数页存取模式中执行参数页存取操作。
15.根据权利要求10所述的方法，其中设定所述快闪存储器装置的所述特殊模式启用寄存器中的所述特殊模式启用位以致使所述快闪存储器装置退出所述普通操作模式且进入所述特殊操作模式包含设定所述快闪存储器装置的一次性可编程(OTP)块存取模式启用寄存器中的一次性可编程(OTP)块存取模式启用位以致使所述快闪存储器装置退出所述普通操作模式且进入一次性可编程(OTP)块存取模式。
16.根据权利要求15所述的方法，其中通过发布所述多个共享命令中的一者来在所述特殊操作模式中执行所述特殊操作包含通过发布程序加载命令、程序随机数据输入命令、程序执行命令、页读取命令、随机数据输入命令或读取状态命令来在所述一次性可编程(OTP)块存取模式中执行一次性可编程(OTP)块存取操作。
17.根据权利要求10所述的方法，其中设定所述快闪存储器装置的所述特殊模式启用寄存器中的所述特殊模式启用位以致使所述快闪存储器装置退出所述普通操作模式且进入所述特殊操作模式包含设定所述快闪存储器装置的一次性可编程(OTP)块页锁定模式启用寄存器中的一次性可编程(OTP)块页锁定模式启用位以致使所述快闪存储器装置退出所述普通操作模式且进入一次性可编程(OTP)块页锁定模式。
18.根据权利要求17所述的方法，其中通过发布所述多个共享命令中的一者来在所述特殊操作模式中执行所述特殊操作包含通过发布程序执行命令来在所述一次性可编程(OTP)块页锁定模式中执行一次性可编程(OTP)块页锁定操作。
19.一种NAND快闪存储器装置，其包含：
控制器；
存储器缓冲器；及
NAND存储器阵列，其包含包括多个一次性可编程(OTP)页的OTP块，其中所述多个OTP页中的每一者与一快闪锁定启用位相关联，所述快闪锁定启用位经配置以在所述快闪锁定启用位经设定时不允许对所述多个OTP页中的每一者进行写入。
20.根据权利要求19所述的存储器装置，其中所述控制器经配置以在对所述多个OTP页中的一者进行写入达预定次数之后设定与所述多个OTP页中的所述一者相关联的所述快闪锁定启用位。
21.根据权利要求19所述的存储器装置，其中所述控制器经配置以仅在一次性可编程(OTP)存取模式启用位经设定且所述控制器进入一次性可编程(OTP)存取模式之后对所述多个OTP页中的一者进行写入。
22.根据权利要求19所述的存储器装置，其中所述控制器经配置以经由串行外围接口协议与主装置通信。
23.一种NAND快闪存储器装置，其包含：
控制器，其仅包含四个接口引脚，所述接口引脚包括芯片选择引脚、时钟输入引脚、数据输入引脚及数据输出引脚；
多个寄存器，其在易失性存储器中；及
NAND存储器阵列。
24.根据权利要求23所述的存储器装置，其中所述控制器经配置以在所述控制器接收到串行写入寄存器信号时对寄存器进行写入。
25.根据权利要求23所述的存储器装置，其中所述控制器经配置以在特殊模式启用位经设定时退出正常操作模式且进入特殊操作模式。
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