CN103688312B - 存储器和存储器读取方法 - Google Patents

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Abstract

公开了一种用于从存储器读取通过SPI总线所通信的数据的方法，该存储器包括NAND单元阵列。该方法包括：顺序地接收该NAND单元阵列的块地址、字线地址和位线地址；以及紧接在位线地址被完全输入之后，开始输出记录在该NAND单元阵列上的数据。在这点上，通过一个输入端来接收所述地址。

Description

存储器和存储器读取方法
技术领域
本发明涉及一种存储器和从该存储器读取数据的方法，且更具体地，涉及一种用于经由一个输入端来接收地址输入并包括NAND单元阵列的存储器、以及从该存储器读取数据的方法。
背景技术
串行外围接口(SPI)总线可用作以下接口，其用于与包括NOR单元阵列的存储器设备相通信。SPI总线已由摩托罗拉(Motorola)建议并被广泛使用。SPI总线为一个主设备与一个或多个从属设备之间的通信标准，并通常使用1MHz至100MHz的时钟频率。从属设备包括三态输出端，并允许全双工数据通信。从属设备通常可包括一个时钟端、一个输入端、一个输出端和一个片选端。
当SPI总线用于包括NOR单元阵列的存储器时，该存储器可操作为从属设备。在这种情况下，指令、地址和数据可经由包括于该存储器的一个输入端来输入。由于数据通过利用大单元电流而以字或字节为单位被读取，包括NOR单元阵列的存储器具有非常短的随机读取时间。因而，如果读指令和地址经由SPI总线而被输入至具有NOR单元阵列的存储器，则所存储的数据可以在该地址被完全输入之后被立即输出。
然而，即使当SPI总线用于包括NOR单元阵列的存储器时，如果时钟速度非常高，例如，等于或高于70MHz，则数据也可以在从地址被完全输入开始的预定时间之后被输出。
发明内容
技术问题
根据本发明的实施例，串行外围接口(SPI)总线用于控制包括NAND单元阵列的存储器。
基本上，包括NAND单元阵列的存储器的读取过程以页为单位来执行。 由于访问第一页的时间例如约为数百纳秒，相比于包括NOR单元阵列的存储器，随机读取时间相对非常长(用于访问第一页的上述时间可根据技术水平来降低)。因而，如果通过利用SPI总线来读取具有NAND单元阵列的存储器，则存储在一地址处的数据可在从该地址被输入开始、经过预定时间之后被输出。
照这样，根据本发明的实施例，当具有NAND单元阵列的存储器经由SPI总线被读取时，提供了一种方法，其“紧接在”读指令和地址被输入“之后”输出数据。这里，“紧接在......之后”是指与当地址被完全输入时的时钟紧邻的时钟的时间点。而且，提供了一种利用该方法的存储器。
根据本发明另一个实施例，当具有NAND单元阵列的存储器经由SPI总线被读取时，提供了一种在从读指令和地址被输入开始预定时间之后输出数据的方法、以及利用该方法的存储器。
本发明的范围不限于此。
技术方案
为了解决上述问题，根据本发明的实施例，当具有NAND单元阵列的存储器由串行外围接口(SPI)总线来控制时，由于NAND单元阵列的地址经由一个输入端来输入，所以利用了以下事实，即，直到地址被完全输入为止，可以保证相当大数量的自由时间。例如，如果NAND单元阵列的地址包括总共24位，则可以利用该地址在总共24个时钟期间被输入的事实。
可花费一预定时间来将所需电压提供至每个单元，以读取包括NAND单元阵列的存储器的第一页。通过对用于利用SPI总线来将地址输入到包括NAND单元阵列的存储器的时间与上述预定时间进行重叠，数据可紧接在该地址被完全输入之后被读取。
根据本发明的一方面，提供了一种用于读取写入NAND单元阵列中的数据的方法，该NAND单元阵列包括于存储器中，该方法包括：顺序地接收该NAND单元阵列的块地址、字线地址和位线地址的输入；以及紧接在位线地址被完全输入之后，开始输出写入该NAND单元阵列中的数据。所述输入的顺序接收经由一个输入端来执行。
根据本发明另一个方面，提供了一种用于读取写入NAND单元阵列中的数据的方法，该NAND单元阵列包括于存储器中，该方法包括：顺序地接收 该NAND单元阵列的块地址和字线地址的输入；开始驱动在与该块地址对应的块中包括的字线；接收该NAND单元阵列的位线地址的输入；以及紧接在从位线地址被完全输入开始、预定数量的虚设位的时段之后，开始输出写入该NAND单元阵列中的数据。该块地址、该字线地址和该位线地址经由一个输入端来输入。该预定数量的虚设位的时段可对应于例如8个或更多个时钟。
根据本发明另一个方面，提供了一种存储器，包括：第一输入端；NAND单元阵列；以及控制逻辑，被配置以从该第一输入端接收该NAND单元阵列的地址的输入，并且输出写入该地址处的数据。在这种情况下，该控制逻辑被配置以顺序地接收在该地址中包括的块地址、字线地址和位线地址的输入；并且紧接在该位线地址被完全输入之后，开始输出写入该地址处的数据。该块地址、字线地址和位线地址可以按照所列出的次序而顺序地被输入。
有益效果
根据本发明的实施例，当经由串行外围接口(SPI)总线来读取具有NAND单元阵列的存储器时，数据可紧接在读指令和地址被输入之后被输出。替换地，数据可在从所述地址被输入开始、经过预定时间之后被输出。
本发明的范围不限于此。
附图说明
图1为示出了根据本发明实施例的存储器的引脚结构的图。
图2为示出了根据本发明实施例的存储器的内部结构的示意图。
图3为根据本发明实施例的包括NAND单元阵列的存储器的读取过程的时序图。
图4为示出了根据本发明实施例的存储器所包括的NAND单元阵列的一部分的图。
图5为示出了根据本发明实施例的包括NAND单元阵列的存储器的读取过程的图。
图6为用于描述根据本发明另一个实施例的驱动字线的方法的图。
图7为用于描述根据本发明另一个实施例的对位线进行预充电的方法的图。
图8为根据本发明另一个实施例的包括NAND单元阵列的存储器的读取 过程的时序图。
具体实施方式
下文中，将通过参考附图解释本发明的实施例来详细描述本发明。然而，本发明可通过许多不同的形式来实施，而不应被解释为限于本文提出的实施例；更确切说，这些实施例被提供以使本公开将全面且完整，并将向本领域技术人员完全地传达本发明的构思。本文所用术语的目的在于描述具体实施例，而并非意在限制本发明。除非上下文另外清楚地表明，否则本文所使用的单数形式“一”、“一个”和“该”意图包括复数形式。
根据本发明实施例的非易失性存储器设备可指代，即使当电力被切断时也能够保存数据的存储器设备。例如，非易失性存储器设备可包括闪速存储器、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁性随机存取存储器(MRAM)、或电阻式随机存取存储器(RRAM)。该闪速存储器还可指代浮栅存储器、电荷捕捉存储器、或硅-氧化物-氮化物-氧化物-硅(SONOS)存储器，并且上述名称并不限制实施例的范围。
图1为示出了根据本发明实施例的存储器1的引脚结构的图。
参考图1，SCK101为时钟输入端，用于接收至存储器1的时序信号的输入。SI103为一端子，用于接收至存储器1的例如指令、地址或数据的输入。VCC107为一端子，用于输入电源电压，且GND108为一端子，用于接收相对于VCC107的参考电压的输入。SO104为一端子，用于输出来自存储器1的数据。
CS#102为一端子，用于接收存储器选择信号的输入。如果用于不选择存储器1的信号被输入，则SO104可处于高阻抗状态。HOLD#106可用于中断存储器1和另一个设备之间的通信，或输出存储器1的数据。W#105可用于冻结存储器1的反编程或反擦写区域的大小，或可用于输出存储器1的数据。
存储器1可作为利用串行外围接口(SPI)总线来进行通信的从属设备，而SCK101、CS#102、SI103和SO104可分别对应于SPI总线的一时钟端、一片选端、一输入端以及一输出端。
图2为示出了根据本发明实施例的存储器1的内部结构的示意图。
存储器1可包括输入／输出(I／O)接口100、控制逻辑200、模拟块300、 单元阵列400、地址解码器块510、520和530、以及复用器610、620和630。
输入／输出接口100可连接于以上结合图1描述的多种引脚端子。控制逻辑200可从输入／输出接口100接收例如时钟、地址、数据、或片选信号的输入，并可对其进行分析以控制地址解码器块510、520和530、模拟块300、或输入／输出板(pad)100。模拟块300可包括一电路，用于提供电力至单元阵列400和地址解码器块510、520和530，并可由控制逻辑200来控制。
根据本发明的实施例，单元阵列400可形成为NAND单元阵列，并可具有行和列的二维(2D)矩阵结构。每个行可称为一字线，而每个列可称为一位线。并且，单元阵列400可划分为N个块400_0至400_N-1。
对存储器1输入的地址可指定单元阵列400的某个区域，并可包括块地址、字线地址和位线地址。块解码器(510)、行解码器(520)和列解码器(530)可分别解码块地址、字线地址和位线地址，以选择块、字线和位线。一个或多个复用器610、620和630可被置于内部路径上，以用于在存储器1中传输输入数据和输出数据。
图3为根据本发明实施例的包括NAND单元阵列的存储器的读取过程的时序图。
下文中“[a，b]”是指时序图中时间点a和时间点b之间的时段。
图3所示的四个信号包括：SCK101、CS#102和SI103的信号，其输入至存储器；以及SO104的信号，其从存储器输出。如果片选信号经由CS#102在时间点t1被输入，则时钟从时间点t2经由SCK101开始被输入。然后，指令信号经由SI103在8个时钟([t2，t3])期间被输入。其后，24位地址经由SI103在24个时钟期间被输入([t3，t4])。如果输入指令信号指示读取数据(‘00000011’)，则“紧接在”24位地址被完全输入“之后”，存储于该输入地址的数据经由SO104被输出。这里，“紧接在......之后”是指与当地址被完全输入时的时钟紧邻的时钟。并且，经由SCK101输入的时钟不具有随时间经过而增加的长度，并且在时间点t1之后以相等间隔被反复输入。
为了读取存储于NAND单元阵列中的数据，0V的电压可被输入至对应于该输入地址的存储器单元的栅极，且约4.5V或约5.0V的电压可施加至其他存储器单元的栅极。并且，在约1.0V和约1.8V之间的电压可施加至存储器单元的位线。存储器单元的字线可连接于的存储器单元的栅极，且存储器单元的位线可连接于存储器单元的漏极。当数据读取自一般的NAND单元阵 列时，字线在地址被完全输入之后开始被驱动并且位线开始被预充电。在这种情况下，花费预定时间以达到所需电压电平。尽管所花费的时间可根据技术水平而变化，但是例如，可能花费约80纳秒(ns)至约100纳秒的时间。因而，在一般的NAND单元阵列中，该数据可能没有如图3所图示地“紧接在”24位地址被完全输入“之后”被输出。然而，根据本发明的实施例，图3的时序图可被满足。为此，可使用以下参考图4和5所描述的方法。
图4为示出了根据本发明实施例的存储器所包括的NAND单元阵列的一部分的图。
NAND单元阵列可划分为多个块，而图4示出了多个块之中的两个块的结构，例如，第一块41和第二块42。这里，假设通过输入至该存储器的上述块地址来选择第一块41。并且，图4示出了多个节点的电压，需要所述电压来读取第一块41的字线WL143。
为了读取写入所选择的第一块41的字线WL143中的数据，0V可施加至字线WL143，电压Vread可施加至其他字线，而电压Vpre-Vt可施加至多个位线BL0至BL(C-1)之中要读取的位线。电压Vread可为例如约4.5V或约5.0V，而电压Vpre可为例如在约1.0V和约1.8V之间的电压。电压Vt可为n-沟道金属氧化物半导体场效应晶体管(NMOS)的阈值电压。
这里，WL0至WL(R-1)可称为NAND串(string)。例如，R＝16，且C=4225，其中C为常数，其表示位线的数量。然而，以上值可根据实施例来改变。
在图4中，作为未选择的块的第二块42的所有字线可被保持在低状态，而第二块42的串选择线SSL和GSL可通过接地晶体管Tr1和Tr2保持于接地状态(0V)。因而，电流不流过第二块42的NAND串。
包括块地址、字线地址和位线地址的地址可被输入至存储器，并且在这种情况下，块地址、字线地址和位线地址可顺序地输入。如果所输入的块地址和字线地址分别指定图4所图示的第一块41和字线WL143，则为了准备读取写入字线WL143中的数据，NAND单元阵列的多个节点的电压需要改变和／或保持为图4所示的上述电压。
为了实现图4所示的电压，每个字线可被驱动，并且每个位线可被预充电。在图5中示出了驱动字线和预充电位线的方法。
图5为示出了根据本发明实施例的包括NAND单元阵列的存储器的读取过程的图。
参考图5，输入至存储器的地址[n2，n5]可包括：12位块地址[n2，n3]、4位字线地址[n3，n4]和8位位线地址[n4，n5]。如果存储器在时间点n0通过CS#102被选择，则时钟从时间点n1经由SCK101被输入，并且存储器读指令在时间段[n1，n2]中的8个时钟期间被输入。从当位线地址[n4，n5]被完全输入时的时间点n5开始，数据被输出。
为了读取与所输入的块地址[n2，n3]、字线地址[n3，n4]和位线地址[n4，n5]对应的被写入存储器单元中的数据，如以上结合图4所述地，包括该存储器单元的块的字线可被驱动，而对应于该存储器单元的位线可被预充电。
替换地，根据本发明的实施例，为了读取所有存储器单元之中、由块地址[n2，n3]和字线地址[n3，n4]指定的一个或多个存储器单元，如以上结合图4所述地，包括该所有存储器单元的块的字线可被驱动，而对应于一个或多个存储器单元的位线可被预充电。为此，只需要所输入地址[n2，n5]中的块地址[n2，n3]和字线地址[n3，n4]。
然而，在图5中，由于地址[n2，n5]经由仅仅一个输入端(即，SI103(图5中未示出))而输入，所以块地址[n2，n3]和字线地址[n3，n4]可在位线地址[n4，n5]完全输入之前而被完全输入。因而，在当位线地址[n4，n5]被完全输入时的时间点n5之前，字线可开始被驱动(n10)，而位线可开始被预充电(n10)。替换地，紧接在当字线地址[n3，n4]被完全输入时的时间点n4之后，字线可开始被驱动，且位线可开始被预充电。这里，“紧接在......之后”是指时间点n10，此时在时间点n4之后经过一个时钟。
一般地，例如当在NAND单元阵列中字线开始被驱动且位线开始被预充电之后、经过数百纳秒的时间时，可达到用于读取NAND单元阵列的电压。然而，根据本发明的实施例，由于在位线地址[n4，n5]被完全输入之前字线开始被驱动且位线开始被预充电(n10)，所以NAND单元阵列的数据可紧接在位线地址[n4，n5]被完全输入之后被读取。
根据本发明的另一个实施例，在位线地址[n4，n5]被完全输入之前，字线可开始被驱动且位线可开始被预充电约80纳秒至约100纳秒，并因此，NAND单元阵列的数据可紧接在位线地址[n4，n5]被完全输入之后被读取。
在图5中示出了随着时间经过的由字线地址[n3，n4]选择的字线(所选字线)的电压变化502、和随着时间经过的其他未选择的字线(未选字线，通过字线(pass word-line))的电压变化501。在从字线开始被驱动的时间点 n10开始、经过时间Δt1之后，所选字线的电压达到电压Vread。
并且，图5示出了NAND单元的位线的电压变化503。在从位线开始被预充电的时间点n10开始、经过时间Δt2之后，所选位线的电压达到电压Vpre。
如果写入所选字线中的数据被完全读取，则由块地址[n2，n3]指定的块的所有字线和位线的电压可改变为参考电压，例如，0V。
图6为用于描述根据本发明另一个实施例的驱动字线的方法的图。
参考图6，如果块地址[n2，n3]被完全输入，则即使在字线地址[n3，n4]被完全输入之前，也可确定哪个块具有要被驱动的字线。因而，包括于由块地址[n2，n3]指定的块中的所有字线的电压可在时间点n9(501，502)增加至电压Vread。然后，如果字线地址[n3，n4]被完全输入，则只有由字线地址[n3，n4](502)选择的字线的电压可降低至参考电压(例如，0V)。在这种情况下，用于开始降低该电压的时间点可为时间点n10。在这种情况下，在从用于开始降低该电压的时间点n10开始、经过时间Δt3之后，所选字线的电压达到参考电压。
一般地，图6中用于降低所选字线的电压所花费的时间Δt3小于图5中用于增加未选字线的电压所花费的时间Δt1。因而，如果字线通过利用图6的方法来驱动，则相比于图5方法，读取NAND单元阵列所需的电压可更早地达到。
图7为用于描述根据本发明另一个实施例的对位线进行预充电的方法的图。
参考图7，如果块地址[n2，n3]被输入，则即使在字线地址[n3，n4]被完全输入之前，也可确定哪个块具有要被预充电的位线。因而，包括于由块地址[n2，n3]指定的块中的所有位线的电压可在时间点n8增加至电压V_H1。在位线的电压增加至电压V_H1之后，位线的电压可被降低至电压Vpre。如上所述，在字线地址[n3，n4]被完全输入之后，位线的电压在时间点n10可开始被降低，但时间点不限于n10。在这种情况下，在从时间点n10开始、经过了时间Δt4之后，位线的电压达到电压Vpre。
一般地，图7中用于降低位线的电压所花费的时间Δt4小于图5中用于增加位线的电压所花费的时间Δt2。因而，如果位线通过利用图7的方法来预充电，则相比于图5的方法，读取NAND单元阵列所需的电压可更早地达 到。
将容易理解的是，图6和7的方法可分别或一同执行。
图8为根据本发明另一个实施例的包括NAND单元阵列的存储器的读取过程的时序图。
图8示出的四个信号包括：信号SCK101、CS#102和SI103，其被输入至存储器；以及信号SO104，其被从存储器输出。如果片选信号在时间点t1经由CS#102被输入，则时钟经由SCK101开始被输入。SCK101可具有高的时钟速度，例如等于或高于70MHz的时钟速度。然后，指令信号在预定时间期间(例如，在8个时钟([t2，t3])期间)经由SI103被输入。其后，24位地址经由SI103在24个时钟期间被输入([t3，t4])。如果输入指令信号指示读取数据，则在从24位地址被完全输入开始、经过对应于预定虚设位(dummy bit)(例如，8个虚设位)的时间([t4，t5])之后，存储于该输入地址的数据经由SO104被输出。
当时钟速度高时，图8的方法是合适的。返回参考图5至7，从字线开始被驱动的时间点n2至位线地址[n4，n5]被完全输入的时间点n5，花费了24个时钟。合适地，用于读取NAND单元阵列的准备在该24个时钟的时间期间完成。如上所述，一般地，可花费约80纳秒至约100纳秒用于该准备(根据实施例，可花费更短的时间)。如果时钟速度非常高、并因而经过七个时钟所花费的时间小于例如100纳秒，则紧接在位线地址[n4，n5]被完全输入的时间点n5之后，数据不可被读取。例如，如果时钟速度等于或高于约70MHz(＝1／(100纳秒／7))，则经过七个时钟所花费的时间小于100纳秒。因而，如图8所图示的，由于上述100纳秒可通过在地址被完全输入之后提供用于预定虚设位(例如，8个虚设位([t4，t5]))的切断时间来实现，所以数据可紧接在时间点t5之后被输出。
图8的方法可与图5至7的方法相组合。
图2的控制逻辑200可控制模拟块300，以调整图5至7中的用于驱动字线并预充电位线的时序。
显然的是，可以在本发明范围内，根据图1所图示的存储器的引脚结构来修改根据本发明实施例的存储器的引脚结构。即，存储器1可仅包括6个端子，诸如SCK101、CS#102、SI103、SO104、VCC107和GND108，或可进一步包括W#105和HOLD#106。
现在，将结合图1至8来描述本发明的实施例。
本发明方法的实施例涉及一种读取被写入包括于该存储器1的NAND单元阵列400中的数据的方法。该方法包括：顺序地接收NAND单元阵列400的块地址[n2，n3]、字线地址[n3，n4]和位线地址[n4，n5]的输入。其后，紧接在位线地址[n4，n5]被完全输入之后，该写入NAND单元阵列400中的数据开始被输出。更详细地，由块地址[n2，n3]、字线地址[n3，n4]和位线地址[n4，n5]指定的数据开始被输出。在这种情况下，所述输入的顺序接收可经由SI103来执行。这里，“紧接在......之后”可指代与位线地址[n4，n5]的最后一位被输入的时钟紧邻的时钟。
该方法可进一步包括：在位线地址[n4，n5]被完全输入之前，开始驱动在与块地址[n2，n3]对应的块中包括的字线。替换地，该方法可进一步包括：在该数据开始被输出之前80纳秒，开始驱动在与块地址[n2，n3]对应的块中包括的字线。在这种情况下，该驱动可包括将该块中的所有字线的电压增加至预定的第一电压(Vread)，并然后将与字线地址[n3，n4]对应的字线的电压降低至预定的第二电压(GND)。
该方法可进一步包括：在位线地址[n4，n5]被完全输入之前，开始预充电在与块地址[n2，n3]对应的块中包括的位线。替换地，该方法可进一步包括：在数据开始被输出之前80纳秒，开始预充电在与块地址[n2，n3]对应的块中包括的位线。在这种情况下，预充电包括将该块中的位线的电压增加至预定的第三电压(V_H1)，并然后降低至预定的第四电压(Vpre)。
本发明的另一个实施例涉及一种读取被写入包括于该存储器1的NAND单元阵列400中的数据的方法。该方法包括：顺序地接收NAND单元阵列400的块地址[n2，n3]和字线地址[n3，n4]的输入。其后，包括于与块地址[n2，n3]对应的块的字线可开始被驱动。然后，该方法可进一步包括：接收NAND单元阵列400的位线地址[n4，n5]的输入；以及在从位线地址[n4，n5]被完全输入开始、预定数量的虚设位的时段之后，开始输出写入NAND单元阵列400中的数据。更详细地，由块地址[n2，n3]和字线地址[n3，n4]、位线地址[n4，n5]指定的数据可开始被输出。在这种情况下，块地址[n2，n3]、字线地址[n3，n4]和位线地址[n4，n5]可经由SI103被输入。
该方法可进一步包括：在位线地址[n4，n5]被完全输入之前，开始对包括于该块的位线进行预充电。并且，预定数量的虚设位的时段可对应于8个 时钟。
本发明另一个实施例涉及存储器1，其包括：SI103；NAND单元阵列400；以及控制逻辑200，被配置以从SI103接收NAND单元阵列400的地址[n2，n5]的输入并输出写入地址[n2，n5]处的数据。在这种情况下，该控制逻辑200被配置以顺序地接收包括于地址[n2，n5]的块地址[n2，n3]、字线地址[n3，n4]和位线地址[n4，n5]的输入；并紧接在位线地址[n4，n5]被完全输入之后，开始输出写入该地址[n2，n5]处的数据。
替换地，控制逻辑200可被配置以紧接在从位线地址[n4，n5]被完全输入开始、预定数量的虚设位的时段之后，开始输出写入该地址[n2，n5]处的数据。
在这种情况下，控制逻辑200可被配置以在位线地址[n4，n5]被完全输入之前，开始驱动包括于与块地址[n2，n3]对应的块的字线。
在这种情况下，控制逻辑200可被配置以在位线地址[n4，n5]被完全输入之前，开始预充电包括于与块地址[n2，n3]对应的块的位线。
根据本发明实施例的存储器可用于例如计算机、蜂窝电话、移动设备、个人数字助理(PDA)、导航设备，或家用电器。
尽管本发明已经结合其示例性实施例而特别地示出和描述，但是本领域的普通技术人员将理解，可在其中作出形式和细节上的多种变化，而不脱离如以下权利要求所定义的本发明的精神和范围。
应在描述性的意义上，而并非出于限制意图来考虑所述示例性实施例。因此，本发明的范围不是由本发明的详细描述、而是由权利要求来定义，并且该范围内的所有区别将被理解为包括在本发明中。

Claims (8)

1.一种用于读取写入NAND单元阵列中的数据的方法，该NAND单元阵列包括于存储器中，该方法包括：
顺序地接收该NAND单元阵列的块地址、字线地址和位线地址的输入；
在位线地址被完全输入之前，开始驱动在与该块地址对应的块中包括的字线；以及
紧接在位线地址被完全输入之后，开始输出写入该NAND单元阵列中的数据，
其中，该接收输入经由一个输入端来执行。
2.根据权利要求1所述的方法，进一步包括：在该数据开始被输出之前至少几十纳秒处，开始驱动在与该块地址对应的块中包括的字线。
3.根据权利要求1或2所述的方法，其中，该驱动包括：将该块中所有字线的电压增加至预定第一电压，并然后将与该字线地址对应的字线的电压降低至预定第二电压。
4.根据权利要求1所述的方法，进一步包括：在位线地址被完全输入之前，开始对在与该块地址对应的块中包括的位线进行预充电。
5.根据权利要求4所述的方法，进一步包括：在该数据开始被输出之前至少几十纳秒处，开始对在与该块地址对应的块中包括的位线进行预充电。
6.根据权利要求4或5所述的方法，其中，该预充电包括：将该块中位线的电压增加至预定第一电压，并然后降低至预定第二电压。
7.一种存储器，包括：
第一输入端；
NAND单元阵列；以及
控制逻辑，被配置以从该第一输入端接收该NAND单元阵列的地址的输入，并且输出写入该地址处的数据，
其中，该控制逻辑被配置以顺序地接收在该地址中包括的块地址、字线地址和位线地址的输入；并且被配置以在位线地址被完全输入之前，开始驱动在与该块地址对应的块中包括的字线；并且紧接在该位线地址被完全输入之后，开始输出写入该地址处的数据。
8.根据权利要求7所述的存储器，其中，该控制逻辑被配置以在位线地址被完全输入之前，开始对在与该块地址对应的块中包括的位线进行预充电。
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