WO2012134098A9 - 메모리 및 메모리 읽기 방법 - Google Patents

메모리 및 메모리 읽기 방법 Download PDF

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Definitions

  • the present invention relates to a memory and a memory reading method, and more particularly, to a memory having a NAND cell array receiving an address through one input terminal and a method of reading the memory.
  • a Serial Peripheral Interface (SPI) bus can be used as an interface for communicating with a memory device having a NOR cell array.
  • the SPI bus is a widely used technology proposed by Motorola.
  • the bus in SPI is a communication standard between one master device and one or more slave devices, and usually uses 1Mhz to 100Mhz or more as a clock frequency.
  • the slave device has a tri-state output terminal and is capable of full duplex data communication.
  • a slave device can usually have one clock terminal, one input terminal, one output terminal, and one chip select terminal.
  • the memory having a NOR cell array can operate as a slave device.
  • a command, an address, and data may be input through one input terminal provided in a memory having a NOR cell array.
  • a random read time is very short because it can be read in word or byte units using a large cell current. Therefore, when a read command and an address are input to a memory having a NOR cell array through the SPI bus, the stored data may be output as soon as the address is completed.
  • an SPI bus is used to control a memory having a NAND cell array.
  • the read processor of a memory with a NAND cell array is basically performed on a page basis. Since the first page access time is, for example, about several hundred ns, the random read time is relatively higher than that of a memory having a NOR cell array. This is very long (the first page access time described above may be shorter depending on the skill level). Therefore, when the memory having the NAND cell array is read using the SPI bus, there is a problem that data stored at the address may be output only after a predetermined time elapses after the address is input.
  • an embodiment of the present invention is to provide a method in which 'instantly' data can be output after inputting a read command and an address when reading a memory having a NAND cell array through an SPI bus.
  • 'Instant' refers to the point in time immediately following the completion of the address input. We also want to provide a memory to do this.
  • Another embodiment of the present invention is to provide a method in which data can be output after a predetermined time after inputting a read command and an address when reading a memory having a NAND cell array through an SPI bus, and a memory implementing the same.
  • a memory read method is a method of reading data written to a NAND cell array in a memory including a NAND cell array, the block address, word-line address, and bit- of the NAND cell array. Sequentially receiving a line address, and immediately starting output of data written to the NAND cell array immediately after the input of the bit-line address is completed. The above receiving step is performed through one input terminal.
  • a memory read method is a method of reading data written to a NAND cell array in a memory including a NAND cell array, the method comprising sequentially receiving a block address and a word-line address of the NAND cell array; Starting driving of word-lines belonging to the block corresponding to the above block address, completing input of the bit-line address of the NAND cell array, and without dummy bits after the input of the above bit-line address is completed. Starting output of the data written to the NAND cell array immediately or immediately after a predetermined dummy bit has elapsed. The input of the above block address, word-line address, and bit-line address is performed through one input terminal. The dummy bit above may be held for eight clocks or more, for example.
  • a memory includes control logic configured to receive a first input terminal, an NAND cell array, and an address of the NAND cell array from the first input terminal and output data written to the NAND cell array. It includes. At this time, the control logic is configured to receive the block address, the word-line address, and the bit-line address included in the above address, and immediately after the input of the above bit-line address is completed, the data written to the above address. Is to start the output of.
  • the above block address, word-line address, and bit-line address may be sequentially input in this order.
  • data when reading a memory having a NAND cell array through an SPI bus, data may be immediately output after inputting a read command and an address. Alternatively, data may be output after a predetermined time passes after the above address is input.
  • FIG. 1 illustrates a pin-out structure of a memory according to an embodiment of the present invention.
  • FIG 3 is a timing diagram of a read process of a memory having a NAND cell array, in accordance with an embodiment of the present invention.
  • FIG. 4 illustrates a portion of a NAND cell array included in a memory according to an embodiment of the present invention.
  • FIG. 5 illustrates a read process of a memory including a NAND cell array, in accordance with an embodiment of the present invention.
  • FIG. 6 illustrates a word-line driving method according to another embodiment of the present invention.
  • FIG. 7 illustrates a bit-line precharging method according to another embodiment of the present invention.
  • FIG. 8 is a timing diagram of a read process of a memory having a NAND cell array, in accordance with another embodiment of the present invention.
  • the memory according to embodiments of the present invention may be a nonvolatile memory device.
  • the nonvolatile memory device may refer to a memory device capable of retaining data even when a power source is removed.
  • a nonvolatile memory device may include a flash memory, an EEPROM, a phase change memory (PRAM), a magnetic memory (MRAM), a resistive memory (RRAM), and the like.
  • the flash memory may be referred to as a floating gate memory, a charge trapping memory, a sonos memory, or the like, and the name does not limit the scope of these embodiments.
  • FIG. 1 shows a pin-out configuration of a memory 1 according to an embodiment of the present invention.
  • the SCK 101 is a clock input terminal that receives a timing signal provided to the memory 1.
  • the SI 103 is a terminal for receiving an instruction, an address, data, and the like from the memory 1.
  • the VCC 107 is a terminal for inputting a power supply voltage
  • the GND 108 is a terminal for receiving a reference potential for the VCC 107.
  • the SO 104 is a terminal for outputting data from the memory 1.
  • the CS # 102 is a terminal for receiving a memory selection signal, and when the signal indicating that the memory 1 is not selected, the SO 104 may be in a high impedance state.
  • HOLD # 106 may be used to interrupt communication between memory 1 and another device or to output data in memory 1.
  • W # 107 may be used to freeze the size of an area for preventing program or erase of the memory 1 or to output data of the memory 1.
  • the memory 1 can be used as a slave device in the communication using the SPI bus described above, and the SCK 101, CS # 102, SI 103, and SO 104 are respectively clock terminals and chips on the SPI bus. It may correspond to a selection terminal, an input terminal, and an output terminal.
  • FIG. 2 briefly illustrates an internal structure of a memory 1 according to an embodiment of the present invention.
  • the memory 1 includes an input / output interface 100, control logic 200, analog block 300, cell array 400, address decoder blocks 510, 520, 530, multiplexer. 610, 620, and 630.
  • the input / output interface 100 may be connected to various pin-out terminals described with reference to FIG. 1.
  • the control logic 200 receives a clock, an address, data, a chip select signal, and the like from the input / output interface 100, and interprets the address decoder blocks 510, 520, and 530, the analog block 300, and the input.
  • the output pad 100 can be controlled.
  • the analog block 300 may include a circuit for supplying power required for the cell array 400 and the address decoder blocks 510, 520, and 530, and may be controlled by the control logic 200.
  • the cell array 400 may be configured as a NAND cell array, and may have a two-dimensional matrix structure consisting of columns and rows. Each column may be referred to as a word-line, and each row may be referred to as a bit-line.
  • the cell array 400 may be divided into N blocks 400_0 to 400_N-1.
  • An address input to the memory 1 may indicate a specific area of the cell array 400, which may include a block address, a word-line address, and a bit-line address.
  • the block decode unit 510, the row decode unit, and the column decode unit may provide a function of decoding and selecting a block address, a word-line address, and a bit-line address, respectively.
  • One or more multiplexers 610, 620, and 630 may be interposed in an internal path through which input data and output data of the memory 1 are transferred.
  • FIG 3 is a timing diagram of a read process of a memory having a NAND cell array, in accordance with an embodiment of the present invention.
  • [a, b]" indicates a section between time (a) and time (b) in the timing diagram.
  • the four signals shown in Fig. 3 represent the SCK 101, CS # 102, and SI 103 signals input to the memory, and the SO 104 signal output from the memory.
  • the chip select signal is input at time t1 through the CS # 102
  • the clock starts to be input through the SCK 101 from the time t2.
  • an instruction signal is input for 8 clocks through the SI 103 ([t2, t3]).
  • a 24-bit address is input through the SI 103 for 24 clocks ([t3, t4]).
  • the input command signal indicates reading data ('00000011')
  • data stored at the input address immediately after the input of the 24-bit address is completed is output through the SO 104.
  • 'immediately' means the clock immediately following the clock at which the address input is completed.
  • the clock input through the SCK 101 is continuously input at regular intervals after the time t1 without the length of the clock being extended over time.
  • a voltage of 0 V is applied to the gate of the memory cell corresponding to the input address, and about 4.5 V or 5.0 V is applied to the gate of the remaining memory cells.
  • the voltage of can be applied.
  • a voltage between about 1.0V and about 1.8V may be applied to the bit-line of the memory cell.
  • a gate of the memory cell may be connected to a word-line of the memory cell, and a drain of the memory cell may be connected to a bit-line of the memory cell.
  • FIG. 4 illustrates a portion of a NAND cell array included in a memory according to an embodiment of the present invention.
  • the NAND cell array may be divided into several blocks, and FIG. 4 partially illustrates the structure of two blocks, that is, the first block 41 and the second block 42.
  • the first block 41 is selected by the above-described block address input to the memory.
  • the voltage at each node required to read the word-line WL1 43 of the first block 41 is also indicated.
  • 0 V is applied to the word-line WL1 43, and the voltage Vread is applied to the other word-lines.
  • the voltage Vpre-Vt may be applied to the bit-line to be read among the bit-lines BL0 to BL (C-1).
  • the voltage Vread may be, for example, about 4.5V or 5.0V, and the voltage Vpre may be, for example, a voltage between about 1.0V and 1.8V.
  • the voltage Vt may be a threshold voltage of the NMOS.
  • R 16
  • C 4225
  • An address consisting of a block address, a word-line address, and a bit-line address may be input to a memory according to an embodiment of the present invention, wherein the block address, word-line address, and bit-line address are sequentially input.
  • the input block address and the word-line address designate the first block 41 and the word-line WL1 43 shown in FIG. 4, respectively, the data written in the word-line WL1 43
  • Each word-line can be driven and each bit-line precharged to bring it into a voltage state as shown in FIG. 5 illustrates a driving and precharging method according to an exemplary embodiment of the present invention.
  • FIG. 5 illustrates a read process of a memory including a NAND cell array, in accordance with an embodiment of the present invention.
  • an address ([n2, n5]) input to a memory includes a 12-bit block address ([n2, n3]), a 4-bit word-line address ([n3, n4]), and 8 It may consist of the bit-line address [n4, n5] of the bit.
  • CS # 102 When memory is selected by CS # 102 at time n0, a clock is input through SCK 101 from time n1, and a memory read command is issued for eight clocks at time interval [n1, n2]. Is entered. Data is output from the time point n5 when the input of the bit-line address is completed.
  • FIG. 4 To read the data written in the memory cells corresponding to the input block address [[n2, n3]), word-line address [[n3, n4]), and bit-line address [[n4, n5]), FIG. As described in FIG. 4, the word-lines of the block including the memory cell may be driven and the bit-line corresponding to the memory cell may be precharged.
  • the driving of the word-line and the precharging of the bit-line start about 80ns to 100ns before the input of the bit-line address [n4, n5] is completed.
  • n4, n5]) may be immediately read after the data of the NAND cell array is completed.
  • the change in voltage 501 over time of the lines is shown in FIG. 5.
  • the voltage of the selected word-line reaches the voltage Vread after the time? T1 has elapsed from the driving start time point n10.
  • FIG. 5 Also shown in FIG. 5 is a variation 503 of the voltage of the bit-line of the NAND memory cell.
  • the voltage of the selected bit-line reaches the voltage Vpre after a time ⁇ t2 has elapsed from the precharging start time n10.
  • the voltages of all word-line and bit-line of the block specified by the block address [n2, n3] can be changed to the reference potential, for example, 0V.
  • FIG. 6 illustrates a word-line driving method according to another embodiment of the present invention.
  • the voltages of all the word-lines in the block indicated by the block addresses [n2 and n3] may be increased to the voltage Vread (501 and 502).
  • the time point to start lowering may be a time point n10. At this time, the voltage of the selected word-line reaches the reference voltage after the time ⁇ t3 elapses from the time point n10 at which the lowering starts.
  • the time [Delta] t3 it takes for the voltage of the word-line selected in FIG. 6 to drop is smaller than the time [Delta] t1 used for the voltage of the unselected word-lines described in FIG. 5 to rise. Therefore, when driving the word-line in the same manner as in FIG. 6, the voltage state required for reading the NAND cell array may be reached earlier than in the driving method of FIG. 5.
  • FIG. 7 illustrates a bit-line precharging method according to another embodiment of the present invention.
  • the voltages of all the bit-lines in the block indicated by the block addresses [n2 and n3] may be increased to the voltage V_H1.
  • the voltage of the bit-line may be lowered to the voltage Vpre.
  • the operation of lowering the voltage of the bit-line may start at a time point n10 after the input of the word-line address [n3, n4] is completed, but is not limited thereto. At this time, the voltage of the bit-line reaches the voltage Vpre after the time? T4 has elapsed from the time point n10.
  • the time [Delta] t4 required for the voltage of the bit-line to drop in FIG. 7 is smaller than the time [Delta] t2 used to increase the voltage of the bit-line described in FIG. Therefore, when driving the bit-line in the same manner as in FIG. 7, the voltage state required for reading the NAND cell array can be reached earlier than in the driving method of FIG. 5.
  • FIG. 8 is a timing diagram of a read process of a memory having a NAND cell array, in accordance with another embodiment of the present invention.
  • the four signals shown in Fig. 8 represent CS # 102, SCK 101, and SI 103 signals input to the memory, and SO 104 signals output from the memory.
  • the chip select signal comes in at time t1 through the CS # 102
  • the clock starts to be input through the SCK 101.
  • the SCK 101 may have a high clock speed, for example 70 MHz or more.
  • An instruction signal is then input via the SI 103 for a predetermined time, for example eight clocks ([t2, t3]). And then a 24-bit address is input through the SI 103 for 24 clocks ([t3, t4]).
  • the data that was stored in is output through the SO 104.
  • the read method shown in Fig. 8 is suitable for the case where the clock speed is fast. 5 to 7, 24 clocks are required from the time point n2 at which the driving of the word-line starts to the time point n5 at which the input of the bit-line addresses [n4, n5] is completed. It is desirable that the preparation for reading the NAND cell array is completed during the time of this clock. As described above, this preparation may normally take about 80 ns to 100 ns (depending on the embodiment, which may take a shorter time).
  • the data may not be read immediately after the time n5 when the input of the bit-line address [n4, n5] is completed.
  • the time taken for the seven clocks to elapse is less than 100 ns. Therefore, as shown in FIG. 8, if the idle time is set for a predetermined dummy bit, for example, for eight bits ([t4, t5]) after the input of the address is completed, 100 ns described above can be secured at time t5. You can print out the data immediately.
  • the method described in FIG. 8 may be combined with the method described in FIGS. 5 to 7.
  • timing of word-line driving and bit-line precharging according to the embodiments of the present invention described with reference to FIGS. 5 to 7 may be adjusted by the control logic 200 shown in FIG. 2 controlling the analog block 300.
  • the memory 1 may have only six terminals of the SCK 101, the CS # 102, the SI 103, the SO 104, the Vcc 107, and the GND 108.
  • the terminal may further include a W # 105 and a HOLD # 106 terminal.
  • a memory read method relates to a method of reading data written to a NAND cell array 400 in a memory 1 including a NAND cell array 400.
  • This method sequentially receives the block address ([n2, n3]), word-line address ([n3, n4]), and bit-line address ([n4, n5]) of the NAND cell array 400. Include. Then, immediately after the input of the bit-line address [n4, n5] is completed, output of the data written to the NAND cell array 400 is started. That is, output of data specified by the block address [n2, n3], word-line address [n3, n4] and bit-line address [n4, n5] is started. In this case, the receiving step may be performed through one input terminal 103.
  • 'immediately' may be a clock immediately after the clock in which the last bit of the bit-line address [n4, n5] is input.
  • the method includes starting driving of word-lines belonging to a block corresponding to the block address [n2, n3] before the input of the bit-line address [n4, n5] is completed. It may further include. Alternatively, the method may further include starting driving of the word-lines belonging to the block corresponding to the block address [n2, n3] before 80ns before the output of the data. In this case, the driving raises all word-lines in the block to a predetermined first voltage Vread, and then moves a word-line corresponding to the word-line address [n3, n4] to a predetermined second voltage. It can be performed including the step (GND).
  • the method further includes starting precharging of the bit-line belonging to the block corresponding to the block address [[n2, n3]) before the input of the bit-line address [n4, n5] is completed. can do.
  • the method may further include starting precharging of the bit-line belonging to the block corresponding to the block address [n2, n3] before 80ns before the output of the data.
  • the precharging may be performed by raising the bit-lines in the block to the predetermined third voltage V_H1 and then lowering the bit-lines to the predetermined fourth voltage Vpre.
  • a memory read method relates to a method of reading data written to a NAND cell array 400 in a memory 1 including a NAND cell array 400.
  • the method includes sequentially receiving a block address [n2, n3] and a word-line address [n3, n4] of the NAND cell array 400. Thereafter, driving of word-lines belonging to the block corresponding to the block address [n2, n3] can be started. Next, completing the input of the bit-line address [n4, n5] of the NAND cell array 400, and a predetermined number of dummy bits after the input of the bit-line address [n4, n5] is completed.
  • the method may include starting output of data written to the NAND cell array 400 immediately after the interval.
  • bit-line address [n4, n5] can be started.
  • input of the block address [[n2, n3]), word-line address [[n3, n4]), and bit-line address [[n4, n5]) is performed through one input terminal 103. Can be.
  • the method may further comprise starting precharging of the bit-line belonging to the above block before the input of the bit-line address [n4, n5] is completed.
  • the predetermined number of dummy bit periods may correspond to eight clocks.
  • an address ([n2, n5]) of the NAND cell array 400 is received from one input terminal 103, the NAND cell array 400, and one input terminal 103. It relates to a memory (1) comprising control logic (200) arranged to output data written at an address [n2, n5].
  • the control logic 200, the block address ([n2, n3]), the word-line address ([n3, n4]) included in the address ([n2, n5]), and the bit-line address ([n4, n5]) is sequentially input, and immediately after the input of the bit-line address [n4, n5] is completed, output of the data recorded at the address [n2, n5] is started.
  • control logic 200 may write data recorded in the address [n2, n5] immediately after a predetermined number of dummy bit sections after the input of the bit-line address [n4, n5] is completed. It may be arranged to start output of.
  • control logic 200 starts to drive the word-lines belonging to the block corresponding to the block address [n2, n3] before the input of the bit-line address [n4, n5] is completed. It may be.
  • control logic 200 starts precharging the bit-line belonging to the block corresponding to the block address [[n2, n3]) before the input of the bit-line address [n4, n5] is completed. It may be intended to.
  • Memory according to an embodiment of the present invention can be used in computers, mobile phones, mobile devices, personal digital assistants (PDA) navigation device, home appliances.
  • PDA personal digital assistants

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Abstract

SPI 버스로 통신하는 NAND 셀 어레이를 포함하는 메모리에서 데이터를 읽는 방법이 공개된다. 이 방법은 NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 순차적으로 입력받는 단계, 및 위의 비트-라인 주소의 입력이 완료된 후 즉시 NAND 셀 어레이에 기록된 데이터의 출력을 시작하는 단계를 포함한다. 이때, 위의 입력받는 단계는 한 개의 입력 단자를 통해 수행된다.

Description

메모리 및 메모리 읽기 방법
본 발명은 메모리 및 메모리 읽기 방법에 관한 것으로서, 특히 한 개의 입력단자로 주소를 입력 받으며 NAND 셀 어레이를 갖는 메모리 및 이 메모리를 읽는 방법에 관한 것이다.
NOR 셀 어레이를 갖는 메모리 디바이스와 통신하기 위한 인터페이스로서 SPI(Serial Peripheral Interface) 버스(bus)를 사용할 수 있다. SPI 버스는 모토롤라(Motorola)에 의해 제안되어 널리 사용되고 있는 기술이다. SPI에 버스는 하나의 마스터(mater) 디바이스와 한 개 이상의 슬레이브(slave) 디바이스 간의 통신 규격이며, 클록 주파수로서 보통 1Mhz 내지 100Mhz 이상을 사용한다. 슬레이브 디바이스는 트라이-스테이트(tri-state) 출력 단자를 가지며, 전 양방(full duplex) 데이터 통신이 가능하다. 슬레이브 디바이스는 보통 한 개의 클록 단자, 한 개의 입력 단자, 한 개의 출력 단자, 및 한 개의 칩 선택 단자를 가질 수 있다.
NOR 셀 어레이를 갖는 메모리에 SPI 버스를 사용할 때에 NOR 셀 어레이를 갖는 메모리는 슬레이브 디바이스로서 동작할 수 있다. 이때 NOR 셀 어레이를 갖는 메모리에 구비된 한 개의 입력 단자를 통해 명령, 주소, 및 데이터가 입력될 수 있다. NOR 셀 어레이를 갖는 메모리에서는 큰 셀(Cell) 전류를 이용해 워드(Word) 혹은 바이트(byte) 단위로 읽을 수 있기 때문에 랜덤 읽기 시간이 매우 짧다. 따라서 SPI 버스를 통해 NOR 셀 어레이를 갖는 메모리에 읽기 명령 및 주소를 입력하는 경우에, 그 주소가 입력 완료된 즉시 저장된 데이터가 출력될 수 있다.
한편, NOR 셀 어레이를 갖는 메모리에 SPI 버스를 사용할 때에도, 클록 속도가 매우 빠른 경우에는, 예를 들어 클럭 속도가 70Mhz 이상인 경우에는 주소의 입력이 완료된 이후 소정 시간이 지난 후에야 데이터를 출력할 수 있다.
본 발명의 일 실시예에서는 NAND 셀 어레이를 갖는 메모리의 제어를 위해 SPI 버스를 사용하고자 한다.
NAND 셀 어레이를 갖는 메모리의 읽기 프로세서는 기본적으로 페이지(page) 단위로 수행되는데, 첫 페이지에 접근하는 시간이 예를 들어 약 수백 ns이기 때문에 NOR 셀 어레이를 갖는 메모리에 비해 랜덤 읽기 시간이 상대적으로 매우 긴 편이다(상술한 첫 페이지 접근 시간은 기술 수준에 따라 단축될 수도 있다). 따라서 SPI 버스를 이용하여 NAND 셀 어레이를 갖는 메모리를 읽는 경우에는, 주소가 입력된 후 소정의 시간이 경과한 후에야 그 주소에 저장된 데이터가 출력될 수 있다는 문제점이 있다.
따라서 본 발명의 일 실시예에서는 SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 ‘즉시’ 데이터가 출력될 수 있는 방법을 제공하고자 한다. 여기서 ‘즉시’란 주소의 입력이 완료된 바로 다음 클록의 시점을 지칭하는 것이다. 또한 이러한 방법을 실행할 수 있는 메모리를 제공하고자 한다.
본 발명의 다른 실시예에서는 SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 미리 결정된 시간 후에 데이터가 출력될 수 있는 방법 및 이를 구현한 메모리를 제공하고자 한다.
본 발명의 범위가 상술한 과제에 의해 제한되는 것은 아니다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에서는 NAND 셀 어레이를 갖는 메모리가 SPI 버스에 의해 제어될 때에는 NAND 셀 어레이의 주소가 한 개의 입력 단자를 통해서 들어오기 때문에, 주소가 모두 입력될 때까지 여유 시간이 상당히 확보될 수 있다는 점을 이용한다. 예를 들어, NAND 셀 어레이의 주소가 총 24 비트로 이루어지는 경우에는 총 24개의 클록에 걸쳐 주소가 입력된다는 점을 이용할 수 있다.
NAND 셀 어레이를 갖는 메모리의 첫 페이지를 읽기 위하여 각 셀에 필요한 전압을 제공하는 데에 소정의 시간이 걸릴 수 있는데, SPI 버스를 사용하는 NAND 셀 어레이를 갖는 메모리에 주소를 입력하는 시간과 위의 소정의 시간을 오버랩(overlap) 시킴으로써 주소 입력이 완료된 직후 즉시 데이터를 읽을 수 있도록 할 수 있다.
본 발명의 일 양상에 따른 메모리 읽기 방법은, NAND 셀 어레이(cell array)를 포함하는 메모리에서 NAND 셀 어레이에 기록된 데이터를 읽는 방법으로서, NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 순차적으로 입력받는 단계, 및 위의 비트-라인 주소의 입력이 완료된 후 즉시 NAND 셀 어레이에 기록된 데이터의 출력을 시작하는 단계를 포함한다. 위의 입력받는 단계는 한 개의 입력 단자를 통해 수행된다.
본 발명의 다른 양상에 따른 메모리 읽기 방법은, NAND 셀 어레이를 포함하는 메모리에서 NAND 셀 어레이에 기록된 데이터를 읽는 방법으로서, NAND 셀 어레이의 블록 주소 및 워드-라인 주소를 순차적으로 입력받는 단계, 위의 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동을 시작하는 단계, NAND 셀 어레이의 비트-라인 주소의 입력을 완료하는 단계, 및 위의 비트-라인 주소의 입력이 완료된 후 더미 비트 없이 바로 또는 소정의 더미 비트가 경과한 후부터 즉시 NAND 셀 어레이에 기록된 데이터의 출력을 시작하는 단계를 포함한다. 위의 블록 주소, 워드-라인 주소, 및 비트-라인 주소의 입력은 한 개의 입력 단자를 통해 수행된다. 위의 더미 비트는 예를 들어 여덟 클록 또는 그 이상의 클록 동안 유지될 수 있다.
본 발명의 또 다른 양상에 의한 메모리는, 제1입력 단자, NAND 셀 어레이, 및 위의 제1입력 단자로부터 NAND 셀 어레이의 주소를 입력받아 NAND 셀 어레이에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함한다. 이때, 제어 로직은, 위의 주소에 포함된 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 입력받도록 되어 있고, 위의 비트-라인 주소의 입력이 완료된 후 즉시 위의 주소에 기록된 데이터의 출력을 시작하도록 되어 있다. 위의 블록 주소, 워드-라인 주소, 및 비트-라인 주소는 이 순서대로 순차적으로 입력될 수 있다.
본 발명의 실시예에 따르면, SPI 버스를 통해 NAND 셀 어레이를 갖는 메모리를 읽을 때에, 읽기 명령과 주소를 입력한 후 즉시 데이터가 출력될 수 있다. 또는 위의 주소를 입력한 후 소정의 시간이 흐른 후에 데이터가 출력될 수 있다.
본 발명의 범위가 상술한 효과에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 메모리의 핀-아웃(pin-out) 구조를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 메모리의 내부 구조를 간략히 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 메모리에 포함된 NAND 셀 어레이의 일부를 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른, NAND 셀 어레이를 포함하는 메모리의 읽기 프로세스를 나타낸 것이다.
도 6에는 본 발명의 다른 실시예에 따른 워드-라인(word-line) 구동 방법을 도시하였다.
도 7에는 본 발명의 다른 실시예에 따른 비트-라인(bit-line) 프리챠징(precharging) 방법을 도시하였다.
도 8은 본 발명의 다른 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
본 발명의 실시예들에 따른 메모리는 비휘발성 메모리 소자일 수 있다. 또한 비휘발성 메모리 소자는 전원이 제거되어도 데이터를 유지할 수 있는 메모리 소자를 지칭할 수 있다. 예를 들어, 이러한 비휘발성 메모리 소자는 플래시(flash) 메모리, 이이피롬(EEPROM), 상전이 메모리(PRAM), 자기 메모리(MRAM), 저항 메모리(RRAM) 등을 포함할 수 있다. 한편, 플래시 메모리는 플로팅 게이트 메모리, 전하 트랩형 메모리, 소노스(SONOS) 메모리 등으로 불릴 수도 있고, 그 명칭이 이러한 실시예들의 범위를 제한하지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리(1)의 핀-아웃(pin-out) 구성을 나타낸 것이다.
도 1을 참조하면, SCK(101)는 메모리(1)에 제공되는 타이밍 신호를 입력받는 클록 입력단자이다. SI(103)는 메모리(1)에서 명령(instruction), 주소(address), 데이터(data) 등을 입력받을 수 있는 단자이다. VCC(107)는 전력 공급 전압을 입력하는 단자이며, GND(108)는 VCC(107)에 대한 기준전위를 입력받는 단자이다. SO(104)는 메모리(1)로부터 데이터를 출력하는 단자이다.
CS#(102)는 메모리 선택 신호를 입력받는 단자로서, 메모리(1)가 선택되지 않는다는 신호가 들어오면 SO(104)가 하이-임피던스(high impedance) 상태로 될 수 있다. HOLD#(106)는 메모리(1)와 다른 장치 간의 통신을 중단하는데 사용되거나 또는 메모리(1)의 데이터를 출력하는 데에 사용될 수 있다. W#(107)는 메모리(1)의 프로그램(program) 또는 지우기(erase) 방지를 위한 영역의 크기를 고정(freeze)하는데 사용되거나 또는 메모리(1)의 데이터를 출력하는 데 사용될 수 있다.
메모리(1)는 상술한 SPI 버스를 이용한 통신에서 슬레이브 디바이스로서 사용될 수 있으며, SCK(101), CS#(102), SI(103), SO(104)는 각각 SPI 버스에서의 클록 단자, 칩 선택 단자, 입력 단자, 출력 단자에 대응될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리(1)의 내부 구조를 간략히 나타낸 것이다.
메모리(1)는 입/출력 인터페이스(I/O interface)(100), 제어 로직(200), 아날로그 블록(300), 셀 어레이(400), 주소 디코더 블록들(510, 520, 530), 멀티플렉서(610, 620, 630)들을 포함하여 구성될 수 있다.
입/출력 인터페이스(100)는 도 1에서 설명한 각종 핀-아웃 단자에 연결되어 구성될 수 있다. 제어 로직(200)은 입/출력 인터페이스(100)로부터 클록, 주소, 데이터, 칩 선택 신호 등을 입력받고, 이를 해석하여 주소 디코더 블록들(510, 520, 530), 아날로그 블록(300), 입/출력 패드(100)를 제어할 수 있다. 아날로그 블록(300)은 셀 어레이(400) 및 주소 디코더 블록들(510, 520, 530)에 필요한 전원을 제공하기 위한 회로를 포함할 수 있으며, 제어 로직(200)에 의해 제어될 수 있다.
본 발명의 일 실시예에 있어서, 셀 어레이(400)는 NAND 셀 어레이로 구성될 수 있으며, 행(column)과 열(row)로 이루어진 2차원 매트릭스 구조를 가지 수 있다. 각 열은 워드-라인(word-line)으로 지칭되고, 각 행은 비트-라인(bit-line)으로 지칭될 수 있다. 또한, 셀 어레이(400)는 N개의 블록(400_0 ~ 400_N-1)들로 구분될 수 있다.
메모리(1)에 입력되는 주소는 셀 어레이(400)의 특정 영역을 지시할 수 있는데, 이 주소는 블록 주소, 워드-라인 주소, 비트-라인 주소를 포함하여 구성될 수 있다. 블록 디코드(510)부, 열 디코드(row decode)부, 및 행 디코드(column decode)부는 각각 블록 주소, 워드-라인 주소, 비트-라인 주소를 복호하여 선택하는 기능을 제공할 수 있다. 메모리(1)의 입력 데이터 및 출력 데이터가 전달되는 내부 경로에는 한 개 이상의 멀티플렉서(610, 620, 630)가 개재될 수 있다.
도 3은 본 발명의 일 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
이하 본 명세서에서 “[a, b]”는 타이밍 다이어그램 중에서 시각(a)와 시각(b) 사이의 구간을 지시하는 것이다.
도 3에 나타낸 4개의 신호는 메모리에 입력되는 SCK(101), CS#(102), SI(103) 신호와, 메모리로부터 출력되는 SO(104) 신호를 나타낸다. CS#(102)를 통해 시각(t1)에 칩 선택 신호가 입력되면 시각(t2)부터 SCK(101)를 통해 클록이 입력되기 시작한다. 그 다음, 명령(instruction) 신호가 SI(103)를 통해 8 클록 동안 입력된다([t2, t3]). 그리고 뒤 이어 24 비트 주소가 24 클록 동안 SI(103)를 통해 입력된다([t3, t4]). 입력된 명령 신호가 데이터 읽기를 지시한 것('00000011')이라면, 24 비트 주소의 입력이 완료된 후 즉시 입력된 주소에 저장되었던 데이터가 SO(104)를 통해 출력된다. 여기서 '즉시'라는 것은 주소의 입력이 완료되는 클록의 바로 다음 클록을 의미한다. 또한 SCK(101)를 통해 입력되는 클록은 그 길이가 시간에 따라 신장되지 않고 시각(t1) 이후 일정한 간격으로 계속 입력된다.
NAND 셀 어레이(cell array)에 저장된 데이터를 읽기 위하여, 입력된 주소에 대응하는 메모리 셀의 게이트에는 0V의 전압을 인가하고 나머지 메모리 셀(memory cell)의 게이트(gate)에는 약 4.5V 또는 5.0V의 전압을 인가할 수 있다. 또한, 메모리 셀의 비트-라인에는 약 1.0V ~ 1.8V 사이의 전압이 인가될 수 있다. 메모리 셀의 워드-라인(word-line)에는 메모리 셀의 게이트가 연결되어 있으며, 메모리 셀의 비트-라인(bit-line)에는 메모리 셀의 드레인이 연결될 수 있다. 일반적인 NAND 셀 어레이에서 데이터를 읽을 때에는 주소가 모두 입력된 후에 워드-라인의 구동(driving)과 비트-라인의 프리챠징(precharging)을 시작하는데, 이때 필요한 전압 레벨에 도달하기 위해서는 소정의 시간이 소요된다. 기술 수준에 따라 다르긴 하지만, 예를 들어 약 80ns 내지 100ns의 시간이 소요될 수 있다. 따라서 일반적인 NAND 셀 어레이에서는 도 3과 같이 24 비트 주소가 모두 입력된 후에 ‘즉시’ 데이터가 출력될 수 없다. 그러나 본 발명의 일 실시예에서는 도 3과 같은 타이밍 다이어그램을 만족하며, 이를 위하여 아래의 도 4 및 도 5에서 설명하는 방법을 사용할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리에 포함된 NAND 셀 어레이의 일부를 나타낸 것이다.
NAND 셀 어레이는 여러 개의 블록의 분할되어 있을 수 있는데, 도 4는 이 중 두 개의 블록, 즉 제1블록(41)과 제2블록(42)의 구조를 일부 나타낸 것이다. 여기서는 메모리에 입력되는 상술한 블록 주소에 의해 제1블록(41)이 선택된 경우를 가정하여 도시하였다. 또한, 제1블록(41)의 워드-라인(WL1)(43)을 읽기 위해 요구되는 각 노드에서의 전압을 함께 표시하였다.
선택된 제1블록(41)의 워드-라인(WL1)(43)에 기록된 데이터를 읽기 위하여, 워드-라인(WL1)(43)에는 0V가 인가되고, 나머지 다른 워드-라인들에는 전압(Vread)이 인가되며, 비트-라인(BL0 ~ BL(C-1))들 중 읽기를 원하는 비트-라인에 전압(Vpre-Vt)이 인가될 수 있다. 전압(Vread)은 예를 들어 약 4.5V 또는 5.0V일 수 있으며, 전압(Vpre)은 예를 들어 약 1.0V 내지 1.8V 사이의 전압일 수 있다. 전압(Vt)는 NMOS의 문턱 전압일 수 있다.
여기서 WL0 ~ WL(R-1)를 NAND 스트링(string)이라고 부를 수 있는데, 예를 들어 R=16일 수 있고, 상술한 비트라인의 개수를 나타내는 상수 C=4225일 수 있다. 그러나 구체적인 값은 실시예에 따라 달라질 수 있다.
도 4에서, 선택되지 않은 블록인 제2블록(42)의 워드-라인들은 모두 로우 상태를 유지하며, 제2블록(42)의 스트링 선택 라인(SSL. GSL)은 접지 트랜지스터(Tr1, Tr2)에 의해 0V에 접지된 상태를 유지할 수 있다. 따라서 제2블록(42)의 NAND 스트링에는 전류가 흐르지 않는다.
본 발명의 일 실시예에 따른 메모리에는 블록 주소, 워드-라인 주소, 및 비트-라인 주소로 이루어진 주소가 입력될 수 있으며, 이때 블록 주소, 워드-라인 주소, 및 비트-라인 주소가 순차적으로 입력될 수 있다. 입력된 블록 주소와 워드-라인 주소가 각각 도 4에 나타낸 제1블록(41) 및 워드-라인(WL1)(43)을 지정하는 경우에, 워드-라인(WL1)(43)에 기록된 데이터를 읽을 준비를 하기 위하여, NAND 셀 어레이의 각 노드의 전압 상태를 상술한 도 4와 같은 상태로 변경 및/또는 유지할 필요가 있다.
도 4에 나타낸 것과 같은 전압 상태로 만들기 위해서 각 워드-라인을 구동(driving)하고 각 비트-라인을 프리챠지(precharge)할 수 있다. 본 발명의 일 실시예에 따른 이러한 구동 및 프리챠지 방법을 도 5에 나타내었다.
도 5는 본 발명의 일 실시예에 따른, NAND 셀 어레이를 포함하는 메모리의 읽기 프로세스를 나타낸 것이다.
도 5를 참조하면, 메모리에 입력되는 주소([n2, n5])는, 12 비트의 블록 주소([n2, n3]), 4 비트의 워드-라인 주소([n3, n4]), 및 8 비트의 비트-라인 주소([n4, n5])로 구성될 수 있다. 시각(n0)에서 CS#(102)에 의해 메모리가 선택되면, 시각(n1)부터 SCK(101)을 통해 클록이 입력되고, 시구간([n1, n2])에서 8 클록 동안 메모리 읽기 명령이 입력된다. 비트-라인 주소의 입력이 완료되는 시점(n5)부터 데이터의 출력이 이루어진다.
입력되는 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])에 대응하는 메모리 셀에 기록된 데이터를 읽기 위하여, 도 4에서 설명한 바와 같이 이 메모리 셀을 포함하는 블록의 워드-라인들을 구동하고 이 메모리 셀에 대응하는 비트-라인을 프리챠징할 수 있다.
또는, 본 발명의 일 실시예와 같이, 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])에 의해 지시되는 모든 메모리 셀들 중 적어도 하나 이상을 읽기 위하여, 도 4에서 설명한 바와 같이 이 모든 메모리 셀들을 포함하는 블록의 워드-라인들을 구동하고 위의 적어도 하나 이상의 메모리 셀들에 대응하는 비트-라인들을 프리챠징할 수 있다. 이를 위해서는 입력되는 주소 중 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])만 알면 충분하다.
그런데 도 5에서 주소([n2, n5])는 한 개의 입력 단자인 SI(103)(도 5에는 미도시)를 통해서만 입력되기 때문에, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])의 입력이 완료될 수 있다. 따라서 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5) 이전에, 워드-라인의 구동을 시작(n10)하고 비트-라인의 프리챠징을 시작(n10)할 수 있다. 또는, 워드-라인 주소([n3, n4])의 입력이 완료된 시점(n4)의 직후부터 워드-라인의 구동을 시작하고 비트-라인의 프리챠징을 시작할 수 있다. 여기서 '직후'라 함은 시점(n4)로부터 한 개의 클록 후의 시점(n10)을 말한다.
보통, NAND 셀 어레이에서 워드-라인의 구동 및 비트-라인의 프리챠징을 시작한 후, 예컨대 수백 ns 정도의 시간이 경과해야 NAND 셀 어레이를 읽을 수 있는 전압 상태에 도달할 수 있다. 그런데, 본 발명의 일 실시예에서는 비트-라인 주소([n4, n5])의 입력이 완료되기 이전부터 워드-라인의 구동 및 비트-라인의 프리챠징을 시작(n10)하기 때문에, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이의 데이터를 읽을 수 있다.
본 발명의 다른 실시예에서는 비트-라인 주소([n4, n5])의 입력이 완료되기 약 80ns 내지 100ns 이전부터 워드-라인의 구동 및 비트-라인의 프리챠징을 시작함으로써 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이의 데이터를 읽도록 할 수 있다.
워드-라인 주소([n3, n4])에 의해 선택된 워드-라인(selected word-line)의 시간에 따른 전압의 변화(502) 및 선택되지 않은 나머지 워드-라인(unselected word-line, pass word-line)들의 시간에 따른 전압의 변화(501)가 도 5에 도시되어 있다. 선택된 워드-라인의 전압은 구동 시작 시점(n10)으로부터 시간(Δt1)이 경과한 후에 전압(Vread)에 도달한다.
또한, 도 5에는 NAND 메모리 셀의 비트-라인의 전압의 변화(503)도 함께 도시되어 있다. 선택된 비트-라인의 전압은 프리챠징 시작 시점(n10)으로부터 시간(Δt2)이 경과한 후에 전압(Vpre)에 도달한다.
선택된 워드-라인에 기록된 데이터의 읽기가 종료되면 블록 주소([n2, n3])에 의해 특정되는 블록의 모든 워드-라인과 비트-라인의 전압을 모두 기준 전위, 예컨대 0V로 바꿀 수 있다.
도 6에는 본 발명의 다른 실시예에 따른 워드-라인 구동 방법을 도시하였다.
도 6을 참조하면, 블록 주소([n2, n3])의 입력이 완료되면 워드-라인 주소([n3, n4])의 입력이 완료되기 이전이라도 어느 블록에 있는 워드-라인들을 구동해야하는지를 판단할 수 있다. 따라서 시점(n9)에서 블록 주소([n2, n3])가 가리키는 블록에 있는 모든 워드-라인의 전압을 전압(Vread)으로 상승시킬 수 있다(501, 502). 그 다음, 워드-라인 주소([n3, n4])의 입력이 완료되면 워드-라인 주소([n3, n4])에 의해 선택된 워드-라인의 전압(502)만을 기준전압(예컨대 0V)으로 낮출 수 있다. 이때 낮추기 시작하는 시점은 시점(n10)일 수 있다. 이때, 선택된 워드-라인의 전압은 위의 낮추기 시작하는 시점(n10)으로부터 시간(Δt3)이 경과한 후에 기준전압에 도달한다.
보통, 도 6에서 선택된 워드-라인의 전압이 강하하는 데 소요되는 시간(Δt3)은 도 5에 설명한 선택되지 않은 워드-라인들의 전압이 상승하는 데 소용되는 시간(Δt1)보다 작다. 따라서 도 6과 같은 방식으로 워드-라인을 구동하는 경우에는 도 5의 구동 방식에 비해 NAND 셀 어레이를 읽기 위해 요구되는 전압 상태에 더 일찍 도달할 수 있다.
도 7에는 본 발명의 다른 실시예에 따른 비트-라인 프리챠징 방법을 도시하였다.
도 7을 참조하면, 블록 주소([n2, n3])가 입력되면 워드-라인 주소([n3, n4])의 입력이 완료되기 이전이라도 어느 블록에 있는 비트-라인들을 프리챠징 해야 하는지를 판단할 수 있다. 따라서 시점(n8)에서 블록 주소([n2, n3])가 가리키는 블록에 있는 모든 비트-라인의 전압을 전압(V_H1)으로 상승시킬 수 있다. 비트-라인의 전압이 전압(V_H1)으로 상승된 후에, 비트-라인의 전압을 전압(Vpre)로 낮출 수 있다. 이와 같이 비트-라인의 전압을 낮추는 작업은 워드-라인 주소([n3, n4])의 입력이 완료된 후의 시점(n10)에 시작할 수 있으나 이 시점에 한정되는 것은 아니다. 이때, 비트-라인의 전압은 시점(n10)으로부터 시간(Δt4)이 경과한 후에 전압(Vpre)에 도달한다.
보통, 도 7에서 비트-라인의 전압이 강하하는 데 소요되는 시간(Δt4)은 도 5에 설명한 비트-라인의 전압이 상승하는 데 소용되는 시간(Δt2)보다 작다. 따라서 도 7과 같은 방식으로 비트-라인을 구동하는 경우에는 도 5의 구동 방식에 비해 NAND 셀 어레이를 읽기 위해 요구되는 전압 상태에 더 일찍 도달할 수 있다.
도 6 및 도 7에 나타낸 방법은 따로 실행되거나 또는 함께 결합되어 실행될 수 있음을 쉽게 이해할 수 있다.
도 8은 본 발명의 다른 실시예에 따른, NAND 셀 어레이를 갖는 메모리의 읽기 프로세스의 타이밍 다이어그램이다.
도 8에 나타낸 4개의 신호는 메모리에 입력되는 CS#(102), SCK(101), SI(103) 신호와, 메모리로부터 출력되는 SO(104) 신호를 나타낸다. CS#(102)를 통해 시각(t1)에 칩 선택 신호가 들어오면 SCK(101)를 통해 클록이 입력되기 시작한다. SCK(101)는 예를 들어 70MHz 이상의 고속의 클록 속도를 가질 수 있다. 그 다음, 명령(instruction) 신호가 SI(103)를 통해 소정의 시간 동안, 예를 들어 여덟 클록 동안 입력된다([t2, t3]). 그리고 뒤 이어 24 비트 주소가 24 클록 동안 SI(103)를 통해 입력된다([t3, t4]). 입력된 명령 신호가 데이터 읽기를 지시한 것이라면, 24 비트 주소의 입력이 완료된 후 소정의 더비 비트, 예를 들어 여덟 개의 더미 비트에 해당하는 시간([t4, t5])이 경과한 후에 입력된 주소에 저장되었던 데이터가 SO(104)를 통해 출력된다.
도 8에 나타낸 읽기 방법은 클록 속도가 빠른 경우에 적합하다. 도 5 내지 도 7을 다시 살펴보면, 워드-라인의 구동을 시작하는 시점(n2)부터 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5)까지 24 클록이 소요된다. 이 클록의 시간 동안 NAND 셀 어레이를 읽기 위한 준비가 완료되는 것이 바람직한데, 상술한 바와 같이 이 준비에는 보통 80ns 내지 100ns 정도가 소요될 수 있다(실시예에 따라 더 짧은 시간이 소요될 수도 있다). 클록 속도가 매우 빨라서 일곱 클록이 경과하는데 소요되는 시간이 예컨대 100ns보다 작은 경우에는, 비트-라인 주소([n4, n5])의 입력이 완료되는 시점(n5) 이후 즉시 데이터를 읽지 못할 수 있다. 예를 들어 클록 속도가 약 70Mhz( =1/(100ns/7) ) 이상이면 일곱 클록이 경과하는데 소요되는 시간이 100ns보다 작게 된다. 따라서 도 8에 도시한 것과 같이 주소의 입력이 완료된 이후 소정의 더미 비트 동안, 예를 들어 여덟 비트 동안([t4, t5]) 휴지기를 두면 상술한 100 ns를 확보할 수 있기 때문에 시각(t5)부터 곧 바로 데이터를 출력할 수 있다.
도 8에 설명한 방법에는 도 5 내지 도 7에 설명한 방법을 결합할 수 있다.
도 5 내지 도 7에 설명한 본 발명의 실시예에 따른 워드-라인 구동 및 비트-라인 프리챠징의 타이밍은 도 2에 나타낸 제어 로직(200)이 아날로그 블록(300)을 제어함으로써 조절될 수 있다.
본 발명의 일 실시예에 따른 메모리의 핀-아웃 구조는 상술한 본 발명의 사상에서 벗어나지 않는 한도 내에서 도 1에 도시된 것으로부터 변경될 수 있음은 자명하다. 즉, 메모리(1)는 SCK(101), CS#(102), SI(103), SO(104), Vcc(107), GND(108)의 6개의 단자만을 가질 수도 있고, 다르게는 여기에 W#(105) 및 HOLD#(106) 단자를 더 포함할 수 있다.
이하 본 발명의 실시예들을 도 1 내지 도 8을 함께 참조하여 설명한다.
본 발명의 일 실시예에 따른 메모리 읽기 방법은 NAND 셀 어레이(400)를 포함하는 메모리(1)에서 NAND 셀 어레이(400)에 기록된 데이터를 읽는 방법에 관한 것이다. 이 방법은 NAND 셀 어레이(400)의 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]) 및 비트-라인 주소([n4, n5])를 순차적으로 입력받는 단계를 포함한다. 그 다음, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 NAND 셀 어레이(400)에 기록된 데이터의 출력을 시작한다. 즉, 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]) 및 비트-라인 주소([n4, n5])에 의해 지정되는 데이터의 출력을 시작한다. 이때, 위의 입력받는 단계는 한 개의 입력 단자(103)를 통해 수행될 수 있다. 여기서, ‘즉시’는 비트-라인 주소([n4, n5])의 마지막 비트가 입력된 클록의 바로 다음 클록일 수 있다.
이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하는 단계를 더 포함할 수 있다. 또는, 데이터의 출력을 시작하기 80ns 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작하는 단계를 더 포함할 수 있다. 이때, 위의 구동은 위의 블록 내의 모든 워드-라인들을 소정의 제1전압(Vread)으로 올린 후, 워드-라인 주소([n3, n4])에 대응하는 워드-라인을 소정의 제2전압(GND)으로 내리는 단계를 포함하여 수행될 수 있다.
이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 또는, 데이터의 출력을 시작하기 80ns 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 이때, 위의 프리챠징은 위의 블록 내의 비트-라인들을 소정의 제3전압(V_H1)으로 올린 후, 소정의 제4전압(Vpre)으로 내리는 단계를 포함하여 수행될 수 있다.
본 발명의 다른 실시예에 따른 메모리 읽기 방법은 NAND 셀 어레이(400)를 포함하는 메모리(1)에서 NAND 셀 어레이(400)에 기록된 데이터를 읽는 방법에 관한 것이다. 이 방법은 NAND 셀 어레이(400)의 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4])를 순차적으로 입력받는 단계를 포함한다. 그 후, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작할 수 있다. 그 다음, NAND 셀 어레이(400)의 비트-라인 주소([n4, n5])의 입력을 완료하는 단계, 및 비트-라인 주소([n4, n5])의 입력이 완료된 후 소정 개수의 더미비트 구간 후부터 즉시 NAND 셀 어레이(400)에 기록된 데이터의 출력을 시작하는 단계를 포함할 수 있다. 즉, 블록 주소([n2, n3]) 및 워드-라인 주소([n3, n4]), 비트-라인 주소([n4, n5])에 의해 지정되는 데이터의 출력을 시작할 수 있다. 이때, 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])의 입력은 한 개의 입력 단자(103)를 통해 수행될 수 있다.
이 방법은 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에 위의 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함할 수 있다. 또한, 소정 개수의 더미비트 구간은 여덟 클록에 대응할 수 있다.
본 발명의 또 다른 실시예는 한 개의 입력 단자(103), NAND 셀 어레이(400), 및 한 개의 입력 단자(103)로부터 NAND 셀 어레이(400)의 주소([n2, n5])를 입력받아 주소([n2, n5])에 기록된 데이터를 출력하도록 되어 있는 제어 로직(200)을 포함하는 메모리(1)에 관한 것이다. 이때 제어 로직(200)은, 주소([n2, n5])에 포함된 블록 주소([n2, n3]), 워드-라인 주소([n3, n4]), 및 비트-라인 주소([n4, n5])를 순차적으로 입력받도록 되어 있고, 비트-라인 주소([n4, n5])의 입력이 완료된 후 즉시 주소([n2, n5])에 기록된 데이터의 출력을 시작하도록 되어 있다.
또는 위의 제어 로직(200)은, 비트-라인 주소([n4, n5])의 입력이 완료된 후 소정 개수의 더미비트(dummy bit) 구간 후부터 즉시 주소([n2, n5])에 기록된 데이터의 출력을 시작하도록 되어 있을 수 있다.
이때 제어 로직(200)은, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 워드-라인들의 구동을 시작하도록 되어 있을 수 있다.
이때 제어 로직(200)은, 비트-라인 주소([n4, n5])의 입력이 완료되기 이전에, 블록 주소([n2, n3])에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하도록 되어 있을 수 있다.
본 발명의 실시예에 따른 메모리는 컴퓨터, 휴대폰, 모바일 기기, 개인휴대기기(PDA) 내비게이션 장치, 가전 장치 등에 사용될 수 있다.
이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다.
그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (15)

  1. NAND 셀 어레이(cell array)를 포함하는 메모리에서 상기 NAND 셀 어레이에 기록된 데이터를 읽는 방법으로서,
    상기 NAND 셀 어레이의 블록 주소, 워드-라인 주소 및 비트-라인 주소를 순차적으로 입력받는 단계; 및
    상기 비트-라인 주소의 입력이 완료된 후 즉시 상기 NAND 셀 어레이에 기록된 데이터의 출력을 시작하는 단계를 포함하며,
    상기 입력받는 단계는 한 개의 입력 단자(input terminal)를 통해 수행되는, 메모리 읽기 방법.
  2. 제1항에 있어서,
    상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하는 단계를 더 포함하는, 메모리 읽기 방법.
  3. 제2항에 있어서,
    상기 데이터의 출력을 시작하기 적어도 수십 ns 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동(driving)을 시작하는 단계를 더 포함하는, 메모리 읽기 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 구동은 상기 블록 내의 모든 워드-라인들을 소정의 제1전압으로 올린 후, 상기 워드-라인 주소에 대응하는 워드-라인을 소정의 제2전압으로 내리는 단계를 포함하여 수행되는,
    메모리 읽기 방법.
  5. 제1항에 있어서,
    상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 비트-라인의 프리챠징(precharging)을 시작하는 단계를 더 포함하는, 메모리 읽기 방법.
  6. 제5항에 있어서,
    상기 데이터의 출력을 시작하기 적어도 수십 ns 이전에, 상기 블록 주소에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함하는, 메모리 읽기 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 프리챠징은 상기 블록 내의 비트-라인들을 소정의 제1전압으로 올린 후, 소정의 제2전압으로 내리는 단계를 포함하여 수행되는,
    메모리 읽기 방법.
  8. NAND 셀 어레이를 포함하는 메모리에서 상기 NAND 셀 어레이에 기록된 데이터를 읽는 방법으로서,
    상기 NAND 셀 어레이의 블록 주소 및 워드-라인 주소를 순차적으로 입력받는 단계;
    상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동을 시작하는 단계;
    상기 NAND 셀 어레이의 비트-라인 주소의 입력을 완료하는 단계; 및
    상기 비트-라인 주소의 입력이 완료된 후 소정 개수의 더미비트(dummy bit) 구간 후부터 즉시 상기 NAND 셀 어레이에 기록된 데이터의 출력을 시작하는 단계를 포함하며,
    상기 블록 주소, 워드-라인 주소, 및 비트-라인 주소의 입력은 한 개의 입력 단자(input terminal)를 통해 수행되는, 메모리 읽기 방법.
  9. 제8항에 있어서,
    상기 비트-라인 주소의 입력이 완료되기 이전에 상기 블록에 속한 비트-라인의 프리챠징을 시작하는 단계를 더 포함하는, 메모리 읽기 방법.
  10. 제8항에 있어서,
    상기 소정 개수의 더미비트 구간은 여덟 클록에 대응하는, 메모리 읽기 방법.
  11. 제1입력 단자;
    NAND 셀 어레이; 및
    상기 제1입력 단자로부터 상기 NAND 셀 어레이의 주소를 입력받아 상기 주소에 기록된 데이터를 출력하도록 되어 있는 제어 로직을 포함하며,
    상기 제어 로직은, 상기 주소에 포함된 블록 주소, 워드-라인 주소, 및 비트-라인 주소를 순차적으로 입력받도록 되어 있고, 상기 비트-라인 주소의 입력이 완료된 후 즉시 상기 주소에 기록된 데이터의 출력을 시작하도록 되어 있는,
    메모리.
  12. 제11항에 있어서,
    상기 제어 로직은, 상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 워드-라인들의 구동을 시작하도록 되어 있는, 메모리.
  13. 제11항에 있어서,
    상기 제어 로직은, 상기 비트-라인 주소의 입력이 완료되기 이전에, 상기 블록 주소에 대응하는 블록에 속한 비트-라인의 프리챠징을 시작하도록 되어 있는, 메모리.
  14. 제11항에 있어서,
    상기 제어 로직은, 상기 비트-라인 주소의 입력이 완료된 후 소정 개수의 더미비트(dummy bit) 구간 후부터 즉시 상기 주소에 기록된 데이터의 출력을 시작하도록 되어 있는, 메모리.
  15. 제14항에 있어서,
    상기 소정 개수의 더미비트 구간은 여덟 클록에 대응하는, 메모리.
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