WO2023287061A1 - Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이 - Google Patents

Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이 Download PDF

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Abstract

본 발명은 NAND 플래시 메모리와 SRAM이 융합된 NAS 메모리 셀 및 이를 이용한 NAS 메모리 어레이에 관한 것으로, SRAM 셀의 제 1 데이터 노드에 NAND Flash 스트링과 함께 NST 유닛이 연결되어, I/O 버퍼를 비롯한 어떤 중간과정도 거치지 않고, 선택된 모든 행에 대하여 한 번에 NAND Flash 스트링에서 SRAM 셀로 또는 그 반대로 데이터를 전송할 수 있는 효과가 있다.

Description

NAND 플래시 메모리와 SRAM이 융합된 NAS 메모리 셀 및 이를 이용한 NAS 메모리 어레이
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 하나의 칩 내에 NAND 플래시 메모리와 SRAM이 융합된 NAS 메모리 셀 및 이를 이용한 NAS 메모리 어레이에 관한 것이다.
NAS 메모리 셀이란 반도체 메모리 어레이의 단위로 NAND 플래시 메모리와 SRAM(Static Random Acess Memory)이 하나의 칩 내에서 융합 집적된 것을 말하고, NAND의 'NA'와 SRAM의 'S'를 따서 만든 이름이다.
현대의 컴퓨터는 프로세싱 유닛과 메모리 유닛이 구분된 폰 노이만 구조를 기반으로 설계되어 있다. 프로세싱 유닛은 로직 연산, 명령어 전송 등의 역할을 수행하며, 메모리 유닛은 데이터 저장 등의 역할을 수행한다. 컴퓨터 동작은 이 두 유닛이 상호 유기적으로 데이터를 주고받으며 이루어진다. 이 때문에 시스템 전체의 성능 향상을 위해서는 어느 한쪽 유닛만이 아닌 양쪽 유닛 모두의 성능 향상이 필요하다. 현재 컴퓨터 시스템에서는 메모리 유닛의 동작 속도가 프로세싱 유닛의 동작 속도에 비해 느려 전체 시스템의 성능이 제한되는 병목(bottleneck) 현상이 부각되고 있다. 이를 개선하기 위해서 메모리 시스템의 전반적인 성능 향상이 필요하다.
메모리 시스템의 성능을 향상시키는 방법의 하나로 메모리 시스템 내에 있는 여러 메모리 간의 데이터 전송 속도를 높이는 방법이 있다. 메모리 시스템 내에는 다양한 종류의 메모리가 있으며 각각 특성과 용도가 다르다. 예를 들어 NAND Flash는 집적도 면에서 뛰어난 비휘발성 메모리로 SSD(Solid State Drive) 등으로 사용한다. 반면 SRAM은 휘발성 메모리로 읽고 쓰는 속도가 빨라 CPU 캐시메모리, 버퍼 등으로 사용한다. 메모리 시스템은 상황에 따라 데이터를 메모리에서 메모리로 옮겨가며 효율적으로 시스템을 운용한다. 데이터의 장기간 저장이 필요할 때는 NAND Flash와 같은 비휘발성 메모리에 저장해놓았다가, CPU와 지속적으로 데이터를 주고받아야 할 때는 SRAM, DRAM(Dynamic Random Access Memory) 등과 같이 데이터 접근 속도가 빠른 메모리에 데이터를 옮겨 사용하는 식이다. 이러한 데이터 전송은 실제 메모리 유닛 동작 시 매우 활발하게 일어나며, 데이터 전송 속도를 높이면 전체 시스템의 동작 속도를 효과적으로 높일 수 있다.
일반적인 메모리 시스템에서는 NAND Flash와 SRAM이 각각 독립된 칩의 형태로 존재하며, 버스를 통하여 데이터 전송이 이루어진다. 이러한 구조에서 데이터 전송 시 데이터는 각 칩의 I/O 버퍼를 거쳐야 하므로 지연시간(latency) 및 추가 전력 소모가 발생하고, 데이터 버스를 통하는 전송 시스템 특성상 시스템의 대역폭(bandwidth)에 따라 데이터 전송 속도에 제한을 받는다. 특히 다량의 데이터를 전송할 경우, 각 메모리는 데이터를 일정단위로 끊어서 전송하게 되는데 이는 앞서 언급한 속도 및 전력 면에서의 비효율을 가중한다. 도 1은 종래 일반적인 메모리 시스템에서 SRAM 어레이의 m번째 행에서 n번째 행까지 저장된 데이터를 NAND Flash로 전송할 때의 데이터 전송 흐름을 보여준다. 먼저, SRAM 어레이 m번째 행의 데이터를 읽어서 I/O 버퍼에 저장한다(①). 다음으로, 데이터 버스를 통하여 NAND flash I/O 버퍼에 저장하고(②), 마지막으로, NAND Flash에 데이터를 저장한다(③). 각 메모리에서 데이터를 읽거나 쓰는 동작은 WL 단위로만 수행할 수 있으므로 위의 과정은 m번째 행부터 n번째 행까지의 모든 행에 대해 계속해서 반복되어야 한다.
또한, SRAM은 휘발성 메모리이어서 정전 등으로 전원 연결이 끊어질 경우 데이터를 잃어 버리게 되므로, 이를 방지하기 위해 저장 유닛의 일측이나 양측에 비휘발성 메모리 소자를 연결하는 기술이 미국특허 제6,414,873호 및 제8,018,768호가 개시되어 있다. 전자는 SRAM의 저장 유닛 양측에 비휘발성 메모리 소자 2개를 연결하는 것이고, 후자는 SRAM의 저장 유닛 일측에 비휘발성 메모리 소자 1개, 반대측에는 인버터를 통해 연결되도록 한 것이다. 이 두 기술 모두 SRAM에 전원 연결이 끊어질 때 데이터의 저장(storage)과 회복(recall)를 위한 것이어서, 비휘발성 메모리를 복수 개 연결하여 NAND Flash로 동작하기 어려운 구조이다. 따라서, NAND Flash는 별도 칩을 통해 구성해야 되고, 이렇게 되면 위에서 살펴본 바와 같이, 버스를 통해 SRAM에 데이터 전송이 이루어질 수밖에 없는 문제가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여, 버스를 통하지 않고 하나의 칩 내에서 데이터 전송이 가능하도록 NAND 플래시 메모리와 SRAM이 융합된 NAS 메모리 셀 및 이를 이용한 NAS 메모리 어레이, 그리고 이와 관련된 동작방법을 제공하고자 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 NAS 메모리 셀은 상측 선택 트랜지스터, 복수 개의 비활성 메모리 소자 및 하측 선택 트랜지스터가 직렬로 연결된 NAND Flash 스트링; 상기 하측 선택 트랜지스터의 하단에 연결된 제 1 데이터 노드와 상기 제 1 데이터 노드의 전기적 신호가 반전되는 제 2 데이터 노드를 갖는 휘발성 저장 유닛을 갖는 SRAM 셀; 및 상기 제 1 데이터 노드와 전송 제어 라인(NSE)에 연결되어 상기 NAND Flash 스트링에서 상기 SRAM 셀로 데이터를 전송하는 NST 유닛을 포함하는 것을 특징으로 한다.
상기 휘발성 저장 유닛은 두 개의 인버터로 구성되되, 어느 하나의 인버터의 출력은 다른 인버터의 입력과 연결되고, 어느 하나의 인버터의 입력은 다른 인버터의 출력과 연결된 것을 본 발명에 의한 NAS 메모리 셀의 다른 특징으로 한다.
상기 휘발성 저장 유닛은 두 개의 저장용 트랜지스터와 두 개의 저항으로 구성되되, 상기 제 1 데이터 노드와 접지 사이에는 제 1 저장용 트랜지스터가, 상기 제 1 데이터 노드와 공급전압단 사이에는 제 1 저항이 각각 연결되고, 상기 제 2 데이터 노드와 접지 사이에는 제 2 저장용 트랜지스터가, 상기 제 2 데이터 노드와 상기 공급전압단 사이에는 제 2 저항이 각각 연결되고, 상기 제 1 저장용 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고, 상기 제 2 저장용 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결된 것을 본 발명에 의한 NAS 메모리 셀의 다른 특징으로 한다.
상기 NST 유닛은 상기 제 1 데이터 노드에 직렬로 연결된 제 1 및 제 2 트랜지스터로 구성되고, 상기 제 1 트랜지스터의 게이트는 상기 전송 제어 라인에 연결되고, 상기 제 2 트랜지스터의 게이트는 상기 NAND Flash 스트링의 마지막 비활성 메모리 소자와 상기 하측 선택 트랜지스터 사이의 출력 노드에 연결되고, 상기 SRAM 셀은 상기 제 1 데이터 노드와 SRAM 비트 라인 사이에 연결된 제 1 액세스 트랜지스터 및 상기 제 2 데이터 노드와 SRAM 반전 비트 라인 사이에 연결된 제 2 액세스 트랜지스터를 더 포함하여 구성되고, 상기 제 1 액세스 트랜지스터의 게이트와 상기 제 2 액세스 트랜지스터의 게이트는 SRAM 워드 라인에 연결되고, 상기 상측 선택 트랜지스터의 상단은 Flash 비트 라인, 상기 상측 선택 트랜지스터의 게이트는 상측 제어 라인(SSL), 상기 복수 개의 비활성 메모리 소자의 각 게이트는 복수 개의 워드 라인, 상기 하측 선택 트랜지스터의 게이트는 하측 제어 라인(GSL)에 각각 연결된 것을 본 발명에 의한 NAS 메모리 셀의 다른 특징으로 한다.
본 발명에 의한 NAS 메모리 어레이는 상술한 NAS 메모리 셀을 M개의 행과 N개의 열로 매트릭스 형태(M x N)로 배치하여 구성된 것을 특징으로 한다.
상기 M개 행으로 배치된 NAS 메모리 셀들은 각 행마다 상기 상측 제어 라인(SSL), 상기 복수 개의 워드 라인, 상기 전송 제어 라인(NSE), 상기 하측 제어 라인(GSL) 및 상기 SRAM 워드 라인을 서로 공유하고, 상기 N개 열로 배치된 NAS 메모리 셀들은 각 열마다 상기 Flash 비트 라인, 상기 SRAM 비트 라인 및 상기 SRAM 반전 비트 라인을 서로 공유하는 것을 본 발명에 의한 NAS 메모리 어레이의 다른 특징으로 한다.
상기 M개 행으로 배치된 NAS 메모리 셀들은 NAND Flash 워드 라인 디코더와 SRAM 워드 라인 디코더로 각 행마다 독립적으로 제어되어 둘 이상의 행 데이터를 동시에 전송할 수 있게 구비된 것을 본 발명에 의한 NAS 메모리 어레이의 다른 특징으로 한다.
본 발명의 일 실시예에 의한 NAS 메모리 셀의 동작방법은 상기 전송 제어 라인(NSE)에 V SS를 인가하여 상기 NAS 메모리 셀을 NAND Flash 메모리로 사용하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의한 NAS 메모리 셀의 동작방법은 상기 전송 제어 라인(NSE)과 상기 하측 제어 라인(GSL)에 각각 V SS를 인가하여 상기 NAS 메모리 셀을 SRAM 셀로 사용하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의한 NAS 메모리 셀의 동작방법은 상기 제 1 데이터 노드를 V SS로 만드는 제 1 단계; 상기 출력 노드를 V SS로 만드는 제 2 단계; 상기 제 1 데이터 노드를 V DD1로 만드는 제 3 단계; 및 상기 전송 제어 라인(NSE)으로 상기 제 1 트랜지스터를 턴온(turn on)시키는 제 4 단계를 포함하여 상기 NAND Flash 스트링에 저장된 데이터를 상기 SRAM 셀로 전송하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의한 NAS 메모리 셀의 동작방법은 상기 전송 제어 라인(NSE)과 상기 상측 제어 라인(SSL)으로 상기 제 1 트랜지스터와 상기 상측 선택 트랜지스터를 각각 턴오프(turn off)시키고, 상기 하측 제어 라인(GSL)으로 상기 하측 선택 트랜지스터를 턴온(turn on)시킨 후 상기 복수 개의 비활성 메모리 소자의 쓰기 동작으로 상기 SRAM 셀의 상기 제 1 데이터 노드의 데이터를 상기 NAND Flash 스트링으로 전송하는 것을 특징으로 한다.
본 발명의 일 실시예에 의한 NAS 메모리 어레이의 동작방법은 상기 NAND Flash 워드 라인 디코더에서 상기 M개 행 중에서 1개 이상의 행이 선택되고, 상기 1개 이상의 행으로 선택된 각 행에 배치된 NAS 메모리 셀들은 각각 상기 제 1 데이터 노드를 V SS로 만드는 제 1 단계; 상기 출력 노드를 V SS로 만드는 제 2 단계; 상기 제 1 데이터 노드를 V DD1로 만드는 제 3 단계; 및 상기 전송 제어 라인(NSE)으로 상기 제 1 트랜지스터를 턴온(turn on)시키는 제 4 단계를 포함하는 동작으로 상기 선택된 각 행에 배치된 NAS 메모리 셀들의 NAND Flash 스트링에 저장된 데이터를 SRAM 셀로 한 번에 전송하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의한 NAS 메모리 어레이의 동작방법은 상기 NAND Flash 워드 라인 디코더에서 상기 M개 행 중에서 1개 이상의 행이 선택되고, 상기 1개 이상의 행으로 선택된 각 행에 배치된 NAS 메모리 셀들의 각 행의 제어 신호는, 상기 전송 제어 라인(NSE)과 상기 상측 제어 라인(SSL)으로 상기 제 1 트랜지스터와 상기 상측 선택 트랜지스터를 각각 턴오프(turn off)시키고, 상기 하측 제어 라인(GSL)으로 상기 하측 선택 트랜지스터를 턴온(turn on)시킨 후 상기 복수 개의 비활성 메모리 소자의 쓰기 동작으로 상기 각 행에 배치된 NAS 메모리 셀들의 SRAM 셀의 제 1 데이터 노드에 저장된 데이터를 NAND Flash 스트링으로 한 번에 전송하는 것을 특징으로 한다.
본 발명은 SRAM 셀의 제 1 데이터 노드에 NAND Flash 스트링과 함께 NST 유닛이 연결되어, 도 2와 같이, I/O 버퍼를 비롯한 어떤 중간과정도 거치지 않고, 선택된 모든 행에 대하여 한 번에 NAND Flash 스트링에서 SRAM 셀로 또는 그 반대로 데이터를 전송(①)할 수 있는 효과가 있다.
도 1은 종래 메모리 시스템의 구성을 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 의한 NAS 메모리 시스템의 구성을 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 의한 NAS 메모리 셀의 구성을 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 의한 NAS 메모리 셀의 SRAM 모드 쓰기 동작 타이밍 다이어그램이다.
도 5는 본 발명의 일 실시예에 의한 NAS 메모리 셀의 SRAM 모드 읽기 동작 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 의한 NAS 메모리 셀의 NAND Flash 모드 쓰기 동작 타이밍 다이어그램이다.
도 7은 본 발명의 일 실시예에 의한 NAS 메모리 셀의 NAND Flash 모드 읽기 동작 타이밍 다이어그램이다.
도 8은 본 발명의 일 실시예에 의한 NAS 메모리 셀의 SNT 모드 동작 타이밍 다이어그램이다.
도 9는 본 발명의 일 실시예에 의한 NAS 메모리 셀의 NST 모드 동작 타이밍 다이어그램이다.
도 10은 본 발명의 일 실시예에 의한 NAS 메모리 어레이 및 시스템의 구성을 보여주는 블록도이다.
도 11은 본 발명의 일 실시예에 의한 NAS 메모리 어레이의 SRAM 모드 읽기 동작 타이밍 다이어그램이다.
도 12는 본 발명의 일 실시예에 의한 NAS 메모리 어레이의 SNT 모드 동작 타이밍 다이어그램이다.
도 13은 본 발명의 일 실시예에 의한 NAS 메모리 어레이의 NST 모드 동작 타이밍 다이어그램이다.
도 14는 본 발명의 일 실시예에 의한 NAS 메모리 셀의 SNT 모드 동작 시뮬레이션 결과도이다.
도 15는 본 발명의 일 실시예에 의한 NAS 메모리 셀의 NST 모드 동작 시뮬레이션 결과도이다.
도 16은 본 발명의 다른 실시예로, VDD 형 NST 유닛을 가지는 NAS 메모리 셀의 구성을 보여주는 회로도이다.
도 17은 본 발명의 다른 실시예로, 상단이 게이트와 함께 전송 제어 라인(NSE)에 연결된 NST 유닛을 가지는 NAS 메모리 셀의 구성을 보여주는 회로도이다.
도 18은 본 발명의 다른 실시예로, 4T SRAM 셀을 가지는 NAS 메모리 셀의 구성을 보여주는 회로도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
본 발명의 일 실시예에 의한 NAS 메모리 셀은, 도 3에 예시된 바와 같이, 상측 선택 트랜지스터(N5), 복수 개의 비활성 메모리 소자(NV1, NV2, ..., NVn) 및 하측 선택 트랜지스터(N6)가 직렬로 연결된 NAND Flash 스트링(10); 상기 하측 선택 트랜지스터(N6)의 하단에 연결된 제 1 데이터 노드(Q)와 상기 제 1 데이터 노드의 전기적 신호가 반전되는 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000001
)를 갖는 휘발성 저장 유닛을 갖는 SRAM 셀(20); 및 상기 제 1 데이터 노드(Q)와 전송 제어 라인(NSE)에 연결되어 상기 NAND Flash 스트링(10)에서 상기 SRAM 셀(20)로 데이터를 전송하는 NST 유닛(30)을 포함한다.
여기서, 본 발명의 NAS 메모리 셀이란 NAND의 'NA'와 SRAM의 'S'를 따서 만든 이름이므로, NAND 플래시 메모리와 SRAM(Static Random Acess Memory)이 하나의 칩 내에서 융합 집적되어 메모리 어레이의 단위로 사용되는 것이라면 이에 해당되는 것으로 보아야 한다.
상기 NAS 메모리 셀은 구체적인 실시예에 따라, 도 3의 NAND Flash 스트링(10)에서 복수 개의 비활성 메모리 소자(NV1, NV2, ..., NVn)는 1개에서 128개, 혹은 그 이상까지 자유롭게 구성할 수 있다. 여기서, 상기 비활성 메모리 소자는 비활성 메모리로 기능하는 것이면 충분하므로, flash memory device로 단순히 floating-gate MOSFET, charge trap flash (CTF) 뿐만 아니라, 여러 트랜지스터로 구성된 single-poly embedded flash, tunnel FET (TFET), Ferroelectric FET (FeFET), 기타 상용되거나 연구되는 메모리 디바이스일 수 있다.
상기 SRAM 셀(20)의 휘발성 저장 유닛은 제 1 데이터 노드(Q)와 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000002
) 사이에 구비되어 전원 인가시 앞의 두 노드의 전기적 신호가 반전된 상태로 데이터를 저장할 수 있게 하는 것이면 모두 이에 해당된다. 일 실시예로, 도 3과 같이, 두 개의 인버터(P1과 N1, P2과 N2)로 구성되되, 어느 하나의 인버터(P1과 N1)의 출력은 다른 인버터(P2과 N2)의 입력과 연결되고, 어느 하나의 인버터(P1과 N1)의 입력은 다른 인버터(P2과 N2)의 출력과 연결될 수 있다.
상기 휘발성 저장 유닛의 다른 실시예로, 도 18과 같이, 두 개의 저장용 트랜지스터(N1과 N2)와 두 개의 저항(R1과 R2)으로 구성되되, 상기 제 1 데이터 노드(Q)와 접지 사이에는 제 1 저장용 트랜지스터(N1)가, 상기 제 1 데이터 노드(Q)와 공급전압단(VDD2) 사이에는 제 1 저항(R1)이 각각 연결되고, 상기 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000003
)와 접지 사이에는 제 2 저장용 트랜지스터(N2)가, 상기 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000004
)와 상기 공급전압단(VDD2) 사이에는 제 2 저항(R2)이 각각 연결되고, 상기 제 1 저장용 트랜지스터(N1)의 게이트는 상기 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000005
)에 연결되고, 상기 제 2 저장용 트랜지스터(N2)의 게이트는 상기 제 1 데이터 노드(Q)에 연결될 수 있다.
상기 NST 유닛(30)은 NAND Flash to SRAM Transfer Unit을 줄여서 이름한 것으로, 제 1 데이터 노드(Q)와 전송 제어 라인(NSE)에 연결되어, NAND Flash 스트링(10)에서 SRAM 셀(20)로 데이터를 전송할 수 있게 구비된 것이면 이에 해당한다.
도 3을 참조하면, 상기 NST 유닛(30)은 기본적으로 상기 제 1 데이터 노드(Q)에 직렬로 연결된 제 1 및 제 2 트랜지스터(N7, N8)로 구성되고, 상기 제 1 트랜지스터(N7)의 게이트는 상기 전송 제어 라인(NSE)에 연결되고, 상기 제 2 트랜지스터(N8)의 게이트는 상기 NAND Flash 스트링(10)의 하단에 있는 마지막 비활성 메모리 소자(NVn)와 상기 하측 선택 트랜지스터(N6) 사이의 출력 노드(G)에 연결된 것으로 구비될 수 있다.
여기서, 상기 제 2 트랜지스터(N8)의 하단은 상기 제 1 데이터 노드(Q)에 연결되되, 상기 제 1 트랜지스터(N7)의 상단 연결에 따라, NST 유닛(30)의 실시예를 달리할 수 있다.
먼저, 도 3과 같이, 상기 제 1 트랜지스터(N7)의 상단은 접지될 수 있다(GND형 NST 유닛). 다른 실시예로, 도 16과 같이, 상기 제 1 트랜지스터(N7)의 상단은 공급전압단(VDD2)에 연결되거나(V DD형 NST 유닛), 도 17과 같이, 상기 전송 제어 라인(NSE)에 연결될 수도 있다(Diode형 NST 유닛).
V DD형 NST 유닛은 NST(NAND Flash to SRAM Transfer) 동작 시 초기에 제 1 데이터 노드(Q)의 전압을 V SS로 설정하고 다시 V DD2 로 바꿀 필요가 없어 동작이 단순해지는 장점이 있다. 하지만 GND형 NST 유닛에 비해 제 1 데이터 노드(Q)를 V SS에서 V DD2로 바꿔주는 힘이 약해서 latency가 발생하고, 제 2 트랜지스터(N8)의 channel width를 크게 설정해줘야 하는 단점이 있다.
한편, Diode형 NST 유닛은 전송 제어 라인(NSE)에 V DD2 보다 큰 전압을 가해줄 경우 V DD2형 NST 유닛에 비해 제 1 데이터 노드(Q) 전압을 더 잘 바꿔줄 수 있다.
도 3을 참조하면, 상기 SRAM 셀(20)은 상기 제 1 데이터 노드(Q)와 SRAM 비트 라인(BLSRAM, 42) 사이에 연결된 제 1 액세스 트랜지스터(N3) 및 상기 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000006
)와 SRAM 반전 비트 라인(
Figure PCTKR2022009114-appb-I000007
, 46) 사이에 연결된 제 2 액세스 트랜지스터(N4)를 더 포함하여 구성되고, 상기 제 1 액세스 트랜지스터(N3)의 게이트와 상기 제 2 액세스 트랜지스터(N4)의 게이트는 SRAM 워드 라인(WLSRAM, 60)에 연결된다.
또한, 상기 상측 선택 트랜지스터(N5)의 상단은 Flash 비트 라인(BLFlash, 44), 상기 상측 선택 트랜지스터(N5)의 게이트는 상측 제어 라인(SSL, 52), 상기 복수 개의 비활성 메모리 소자(NV1, NV2, ..., NVn)의 각 게이트는 복수 개의 워드 라인(WLFlash,0, WLFlash,1, ..., WLFlash,n-1; 54), 상기 하측 선택 트랜지스터(N6)의 게이트는 하측 제어 라인(GSL, 56)에 각각 연결된다
도 10을 참조하면, 본 발명의 일 실시예에 의한 NAS 메모리 어레이(100)는 상술한 NAS 메모리 셀을 하나의 단위(110)로 하여 M개의 행과 N개의 열로 매트릭스 형태(M x N)로 배치하여 구성하게 된다. 여기서, M과 N은 1 또는 1보다 큰 자연수이다(단, 동시에 1이 되지 않음).
도 3과 도 10을 함께 참조하면, 상기 M개 행으로 배치된 NAS 메모리 셀들은 각 행마다 상기 상측 제어 라인(SSL, 52), 상기 복수 개의 워드 라인(WLFlash,0, WLFlash,1, ..., WLFlash,n-1; 54), 상기 전송 제어 라인(NSE, 70), 상기 하측 제어 라인(GSL, 56) 및 상기 SRAM 워드 라인(WLSRAM, 60)을 서로 공유할 수 있다. 한편, 상기 N개 열로 배치된 NAS 메모리 셀들은 각 열마다 상기 Flash 비트 라인(BLFlash, 44), 상기 SRAM 비트 라인(BLSRAM, 42) 및 상기 SRAM 반전 비트 라인(
Figure PCTKR2022009114-appb-I000008
, 46)을 서로 공유할 수 있다.
상기 M개 행으로 배치된 NAS 메모리 셀들은 NAND Flash 워드 라인 디코더(210)와 SRAM 워드 라인 디코더(310)로 각 행마다 독립적으로 제어되어 둘 이상의 행 데이터를 동시에 전송할 수 있게 구비될 수 있다.
상기 NAS 메모리 어레이(100)는, 도 10과 같이, 동작을 위해 주변으로 NAND Peripheral Circuits(200)과 SRAM Peripheral Circuits(300)가 구비된다.
상기 NAND Peripheral Circuits(200)은 좌측면에 구비된 NAND Flash 워드 라인 디코더(210)와 함께 NAS 메모리 어레이(100)의 상단에는 NAND Flash 열 디코더(220)와 NAND Flash Page Buffer(230)가 구비되어 각 BLFlash에 가해지는 전압을 컨트롤하고, NAND flash 모드 읽기 동작 등을 수행할 때 관여한다.
상기 SRAM Peripheral Circuits(300)은 우측면에 구비된 SRAM 워드 라인 디코더(310)와 함께 NAS 메모리 어레이(100)의 하단에는 SRAM 셀(20) 구동을 위한 Precharge Circuit(320), Columm Mux(330), Write Circuit(340) 및 Sense Amplifier(350)가 구비되어 각 BLSRAM과
Figure PCTKR2022009114-appb-I000009
의 전압을 조절하고, SRAM 셀(20)에 저장된 정보를 읽기 동작 등을 수행할 때 관여한다.
도 10을 참조하면, 외부에서 데이터가 들어오면 상단의 NAND Flash I/O Buffers(400)이나 하단의 SRAM I/O Buffers(500)에 잠시 저장되었다가 명령어는 Command Rregister(410)로, address는 Address Register/Counter(430)로, NAS 메모리 어레이(100)에 저장할 데이터는 NAND Peripheral Circuits(200)나 SRAM Peripheral Circuits(300)으로 전달된다. Command Rregister(410)에 들어간 명령어는 Command Interface Logic 회로(420)에 전달되며, Command Interface Logic 회로(420)에서는 해당 명령을 구현하는 데 필요한 위치에 명령어를 보낸다. Address Register/Counter(430)로 입력된 address data는 각 디코더로 전달되며, 디코더에서는 전달받은 data를 바탕으로 어레이(100) 내에서 데이터를 읽거나 쓸 메모리 셀의 위치를 선택한다. 따라서, 어레이(100)에 저장하기 위해 입력한 데이터는 외부에서 I/O 버퍼(400, 500)로 전달되며, I/O 버스를 통하여 어레이(100)로 전달된다. 반대로 읽기 동작을 통해 읽은 어레이(100)의 데이터는 I/O 버스를 통해 I/O 버퍼(400, 500)로 전달된 후 외부로 출력된다.
다음은, 도 4 내지 도 9를 참조하며, 본 발명의 NAS 메모리 셀의 동작방법에 대하여 설명한다.
<SRAM 모드>
도 4는 본 발명의 일 실시예에 의한 NAS 메모리 셀의 SRAM 모드 쓰기 동작 타이밍 다이어그램이다. 먼저, GSL(56)과 NSE(70)에 각각 V SS (예컨대, 0V)를 가하여 NAND Flash 스트링(10)과 SRAM 셀(20) 사이, 그리고 NST 유닛(30)과 SRAM 셀(20) 사이의 전기적인 연결을 끊어준다. 이후 동작은 일반적인 SRAM 셀(20)의 쓰기 동작과 같다.
SRAM 셀(20)의 쓰기 동작은 BL PairSRAM(42, 46)를 V DD2(예컨대, 약 1V. 그러나 적용하는 시스템이나 응용 분야 등의 상황에 따라 다양하게 바뀔 수 있음)로 precharge 해준 상태에서 WLSRAM(60)의 전압을 V DD2로 올려 BLSRAM(42)과
Figure PCTKR2022009114-appb-I000010
(46) 을 각각 제 1 데이터 노드(Q) 및 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000011
)에 연결되게 해준다. 동시에 저장하고자 하는 정보에 따라 BLSRAM(42)과
Figure PCTKR2022009114-appb-I000012
(46) 중 하나의 전압을 V DD2에서 V SS로 내린다. 마지막으로 WLSRAM(60)의 전압을 V SS로 내려 제 1 액세스 트랜지스터(N3)와 제 2 액세스 트랜지스터(N4)를 꺼주면 SRAM 셀(20)에 정보가 저장된다. 이후 다음 동작을 수행할 수 있도록 BL PairSRAM(42, 46)를 다시 V DD2로 precharge 해놓는다.
도 5는 본 발명의 일 실시예에 의한 NAS 메모리 셀의 SRAM 모드 읽기 동작 타이밍 다이어그램이다. SRAM 모드 쓰기 동작과 마찬가지로, 먼저 GSL(56)과 NSE(70)에 모두 V SS를 가해 전체 NAS 메모리 셀이 단일 SRAM 셀(20)처럼 동작하도록 만들어준다. 이후 동작은 일반적인 SRAM 셀(20)의 읽기 동작과 같다.
SRAM 셀(20)의 읽기 동작은 BL PairSRAM(42, 46)를 V DD2로 precharge 해준 상태에서 WLSRAM(60)의 전압을 V DD로 올려 BLSRAM(42)과
Figure PCTKR2022009114-appb-I000013
(46)을 각각 제 1 데이터 노드(Q) 및 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000014
)에 연결되게 해준다. 이때 제 1 데이터 노드(Q)와 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000015
)는 이미 정보를 저장하고 있는 상태로 한쪽 노드는 V DD2, 다른 한쪽 노드에는 V SS의 전압을 형성하고 있다. 연결이 되면 제 1 데이터 노드(Q)와 제 2 데이터 노드(
Figure PCTKR2022009114-appb-I000016
) 중 V SS의 전압을 저장하고 있는 노드와 연결된 BLSRAM의 전압이 V DD2에서 V SS로 내려가게 되는데, sense amplifier에서 이 전압 변화를 감지하여 SRAM 셀(20)에 저장된 정보를 읽는다.
<NAND Flash 모드>
NAND flash 모드의 쓰기 동작은 복수 개의 비활성 메모리 소자(flash memory 소자) 중 하나의 소자에서만 이루어지는 것이 아닌 selected WLFlash과 연결된 모든 flash memory 소자에서 동시에 이루어진다. 여기서 프로그래밍할 flash memory 소자의 BLFlash에는 V SS를 인가하며, 프로그래밍하지 않을 flash memory 소자의 BLFlash에는 self-boosting을 위해 V DD1(예컨대, 약 3V)을 인가한다.
도 6은 본 발명의 일 실시예에 의한 NAS 메모리 셀의 NAND Flash 모드 쓰기 동작 타이밍 다이어그램이다. 먼저, GSL(56)에 V SS(예컨대, 약 0V)를 가하여 NAND Flash 스트링(10)과 SRAM 셀(20) 사이의 연결을 끊어준다. 이후 동작은 일반적인 NAND Flash의 쓰기 동작과 같다.
NAND Flash 스트링(10)의 쓰기 동작은 BLFlash에 V SS 또는 V DD1로 가하는 동시에 SSL(52)의 전압을 V DD1으로 올려 BLFlash와 flash memory 소자들을 연결해준다. 이후, WLFlash의 전압을 모두 V pass,p(예컨대, 약 6V)로 올리고, selected WLFlash의 전압만 V pp(예컨대, 약 20V)까지 추가적으로 올린다. BLFlash에 V SS를 가한 flash memory 소자들에는 selected WLFlash와 연결된 flash memory 소자의 gate와 channel 사이에 V pp의 전압이 인가되어 FN 방식의 program이 일어난다. 반면 BLFlash에 V DD1을 가한 flash memory 소자들에는 self boosting이 일어나 channel 전압이 올라가게 되고, 이에 따라 selected WLFlash와 연결된 flash memory 소자의 gate와 channel 사이의 전압이 줄어들어 program이 일어나지 않게 된다.
NAND flash 모드의 읽기 동작은 precharge 해놓은 BLFlash 전압의 변화를 page buffer에서 감지하여 수행된다. BLFlash 전압은 selected WLFlash와 연결된 flash memory 소자의 V th 값에 따라 원래 상태를 유지하거나 V SS로 내려간다.
도 7은 본 발명의 일 실시예에 의한 NAS 메모리 셀의 NAND Flash 모드 읽기 동작 타이밍 다이어그램이다. 먼저, SRAM 셀(20)의 쓰기 동작을 수행하여 제 1 데이터 노드(Q)의 전압을 V SS로 만든다. 일반적인 NAND Flash에서는 NAND Flash 스트링의 하단(GSL과 연결된 하측 선택 트랜지스터의 source 부분)이 Common Source Line(CSL)과 연결되어 있고, 읽기 동작을 수행할 때 CSL에 V SS를 가해준다. 하지만 본 발명의 NAS 메모리 셀에서는 NAND Flash 스트링(10)의 하단이 제 1 데이터 노드(Q)를 통해 SRAM 셀(20)과 연결되어 있어, 바로 V SS를 가해줄 수 없다. 대신 동작 초기에 제 1 데이터 노드(Q)를 V SS로 만들면 CSL에 V SS를 가하는 것과 같은 효과를 낼 수 있다. 이후 동작은 일반적인 NAND Flash 메모리의 읽기 동작과 같다.
NAND Flash 스트링(10)의 읽기 동작은 BLFlash를 V BL,r(예컨대, 약 2V)로 precharge 하고, 동시에 SSL(52)과 GSL(56)에는 각각 V DD 전압을, selected WLFlash에는 V read(예컨대, 약 2V) 전압을, unselected WLFlash에는 V pass,r(예컨대, 약 6V) 전압을 가한다. 이렇게 전압을 가하면 selected WLFlash와 연결된 flash memory 소자의 V th가 V read보다 큰 경우에는 BLFlash와 제 1 데이터 노드(Q) 사이의 연결이 끊어져 BLFlash는 원래 전압을 유지하고, V th가 V read보다 작은 경우에는 BLFlash와 제 1 데이터 노드(Q)가 연결돼 BLFlash가 V SS로 떨어지게 된다.
<SNT 모드>
SNT는 SRAM-to-NAND Data Transfer의 약자로, SNT 모드는 SRAM 셀(20)에 저장된 정보를 NAND flash 스트링(10)으로 전송할 때 사용한다. SNT 모드의 동작 방법은 NAND flash 모드의 쓰기 동작과 비슷한데, 이는 양쪽 모드 모두 flash memory 소자를 program 해주는 동작이기 때문이다. 다만, NAND flash 모드 쓰기 동작은 BLFlash의 전압으로 각 flash memory 소자의 program을 컨트롤했다면, SNT 모드는 SRAM 셀(20)에 저장된 정보에 따라, 다시 말해 제 1 데이터 노드(Q) 전압에 따라 각 NAND flash 소자에서의 program 여부가 결정된다.
도 8은 본 발명의 일 실시예에 의한 NAS 메모리 셀의 SNT 모드 동작 타이밍 다이어그램이다. 먼저, GSL(56)을 V DD1(예컨대, 약 1V)으로 올려 flash memory 소자와 제 1 데이터 노드(Q)를 연결해준다. 이후 WLFlash 전압을 모두 V pass,p (예컨대, 약 6V)로 올려주고, selected WLFlash는 V pp(예컨대, 약 20V)까지 올린다. 제 1 데이터 노드(Q)의 전압이 V SS일 경우, 선택된 flash memory 소자의 gate와 channel 사이에 V pp의 전압이 걸려 해당 소자가 program 되고, 제 1 데이터 노드(Q)의 전압이 V DD2 일 경우, self-boosting이 일어나 해당 소자가 program 되지 않는다.
<NST 모드>
NST는 NAND-to-SRAM Data Transfer의 약자로, NST 모드는 NAND flash 스트링(10)에 저장된 정보를 SRAM 셀(20)로 전송할 때 사용한다. 선택된 flash memory 소자의 V th에 따라 제 1 데이터 노드(Q)에 V SS 혹은 V DD2를 저장한다.
도 9는 본 발명의 일 실시예에 의한 NAS 메모리 셀의 NST 모드 동작 타이밍 다이어그램이다. 먼저, SRAM 셀(20)의 쓰기 동작을 수행하여 초기 제 1 데이터 노드(Q)의 전압을 V SS로 설정한다. 이후 selected WLFlash는 V read, unselected WLFlash는 V pass,r로 전압을 올린다. 동시에 GSL(56)의 전압을 V DD1으로 올려 출력 노드(G)와 제 1 데이터 노드(Q)를 연결해주고, 출력 노드(G)의 전압을 V SS로 설정해준다. 이렇게 출력 노드(G)의 초기 전압을 잡아줘야 self-boosting으로 인한 오작동을 방지할 수 있다. 출력 노드(G)의 초기 전압 설정이 끝났으면 GSL(56)을 V SS로 낮춰 출력 노드(G)와 제 1 데이터 노드(Q)를 분리시킨다. 이후 제 1 데이터 노드(Q)의 전압을 V DD2 로 만들어준다. 다음으로 BLFlash(44)와 SSL(52)의 전압을 각각 V DD1으로 올리고, NSE(70)의 전압을 V DD2으로 올려 NST 유닛을 활성화한다. 선택한 flash memory 소자의 V th가 클 경우, BLFlash(44)와 출력 노드(G) 사이의 전기적 연결이 끊겨 출력 노드(G)는 V SS를 유지한다. 이 경우 제 1 데이터 노드(Q)에는 초기 전압인 V DD2가 유지된다. 반대로 선택한 소자의 V th가 작을 경우, 출력 노드(G)가 BLFlash(44)와 전기적으로 연결되어 출력 노드(G)의 전압이 올라간다. 이 경우 제 1 데이터 노드(Q)가 NST unit의 접지(GND)와 연결되어 제 1 데이터 노드(Q)에 V SS를 저장한다.
다음은, 도 10 내지 도 13을 참조하며, 본 발명의 NAS 메모리 어레이의 동작방법에 대하여 설명한다.
<SRAM 모드 및 NAND Flash 모드>
도 10은 본 발명의 일 실시예에 의한 NAS 메모리 어레이 및 시스템의 구성을 보여주는 블록도이다. NAS 메모리 어레이(100)에서의 SRAM 모드, NAND flash 모드 동작은 위에서 설명한 NAS 메모리 셀(110)의 SRAM 모드, NAND flash 모드 동작과 동일한 동작이 어레이의 행 단위로 이루어진다. 다시 말해 여러 행에서 동시에 SRAM 모드 및 NAND flash 모드 동작을 수행할 수는 없다. 이는 SRAM 모드 및 NAND flash 모드 동작 시 데이터가 BL을 통하여 이동하는데, 어레이 구조상 각 행들이 BL을 서로 공유하고 있어 한 행에서 BL을 사용하고 있으면 다른 행에서는 BL을 사용할 수 없다. 이에 따라 다량의 데이터를 읽고 쓸 경우, 동작은 행 단위로 순차적으로 이루어진다.
도 11은 본 발명의 NAS 메모리 어레이(100)에서 n번째 행과 n+1번째 행의 SRAM 셀에 저장된 데이터, 즉 두 행에 저장된 데이터를 읽는 상황에서의 타이밍 다이어그램이다. 먼저, BLSRAM과
Figure PCTKR2022009114-appb-I000017
들을 모두 precharge 한 후, WLSRAM,n을 켜 n번째 행에 저장된 데이터를 읽는다. 다음으로 BLSRAM과
Figure PCTKR2022009114-appb-I000018
들을 다시 precharge 한 후, WLSRAM,n+1을 켜 n+1번째 행에 저장된 데이터를 읽는다. 이와 같이 여러 행에 저장된 데이터를 읽을 경우 행 단위로 끊어 순차적으로 읽기 동작을 수행한다. 이러한 동작은 SRAM 읽기 동작 뿐만이 아닌, SRAM 쓰기 동작, flash 읽기 동작, 그리고 flash 쓰기 동작까지 동일하게 적용된다.
<SNT 모드>
도 12는 본 발명의 NAS 메모리 어레이(100)에서 SNT 모드 동작을 수행할 때의 타이밍 다이어그램이다. SNT 동작을 수행할 행들의 GSL 즉, GSLsel을 켜고 해당 행들의 WL 즉, WLFlash,sel 전압을 SNT 동작에 맞게 조절해준다. 여기서 선택한 행이란 하나의 행을 의미하는 것이 아니라 SNT 동작을 수행하고 싶은 모든 행을 말한다. SNT 동작을 수행하지 않을 나머지 WLFlash,Unsel.과 GSLUnsel.에는 V SS를 가해주고, SNT 동작 시 필요하지 않은 나머지 line에도 V SS를 가해준다. 이렇게 하면 원하는 행 모두에서 동시에 SNT 동작이 가능하다.
<NST 모드>
도 13은 본 발명의 NAS 메모리 어레이(100)에서 NST 모드 동작을 수행할 때의 타이밍 다이어그램이다. 동작을 수행할 행의 line들, 즉 SSLSel., WLFlash,Sel., GSLSel., NSESel., WLSRAM,Sel. 전압을 NST 동작에 맞게 조절해준다. NST 동작을 수행하지 않을 나머지 행의 line들, 즉 SSLUnsel., WLFlash,Unsel., GSLUnsel., NSEUnsel., WLSRAM,Unsel.에는 V SS를 가해준다. 마지막으로 BL PairSRAM 및 BLFlash는 NST 동작에 맞게 조절해주면 원하는 모든 행에서 동시에 NST 동작이 가능하다.
다음은, 도 14 및 도 15를 참조하며, 도 3의 NAS 메모리 셀에 대한 시뮬레이션 결과에 대하여 설명한다.
도 3의 NAS 메모리 셀에 대해서 Cadence Virtuoso® 회로 시뮬레이션 툴을 사용하여 아래 표 1과 표 2의 SNT 모드와 NST 모드로 시뮬레이션을 진행하였다. NAND 스트링의 Flash memory 소자 개수는 64개로 설정하여 진행하였다.
<SNT 모드 시뮬레이션에서 인가한 전압>
Simulation Parameters Values
V DD2 1V
V SS 0V
V pass,p 10V
V pp 20V
도 14를 참조하면, 제 1 데이터 노드(Q) 상태(state)가 V SS 일 때, T2에서 메모리 노드(K)의 전압이 일정부분 올라갔다가 내려오는 것을 확인할 수 있다. 이는 WLFlash의 전압이 일제히 올라가면서 Capacitance coupling으로 인해 Flash memory 소자의 Channel 전압이 함께 올라가기 때문이다. 하지만 메모리 노드(K)와 연결되어 있는 제 1 데이터 노드(Q)에 V SS가 저장되어 있기 때문에 시간이 지남에 따라 올라갔던 전압이 다시 V SS로 내려가는 것을 확인할 수 있다.
<NST 모드 시뮬레이션에서 인가한 전압>
Simulation Parameters Values
V DD1 3V
V DD2 1V
V SS 0V
V read 2V
V pass,r 6V
도 15를 참조하면, T2에서 출력 노드(G)의 전압이 일시적으로 올라가는데 SNT 모드에서와 마찬가지로 이는 WLFlash의 전압이 일제히 올라가면서 Capacitance coupling으로 인해 Flash memory 소자의 Channel 전압이 함께 올라가기 때문이다. 제 1 데이터 노드(Q)를 V SS로 설정하고 GSL을 켜 제 1 데이터 노드(Q)와 메모리 노드(K)를 연결해주면 올라갔던 전압이 곧 다시 내려오는 것을 확인할 수 있다. 두 모드 모두에서 예상과 일치하는 결과를 확인할 수 있다.본 발명의 NAS memory의 가장 큰 장점 중 하나는 NAND flash 와 SRAM 사이의 데이터 전송 시, 데이터를 데이터의 크기와 상관없이 한 번에 보낼 수 있다는 데에 있다. 일반적인 메모리 시스템에서는, 도 1과 같이, 데이터를 일정 단위로 끊어서 전송하기 때문에 데이터의 크기와 비례하여 데이터 전송 시간이 증가한다. 일반적인 메모리 시스템에서의 데이터 전송 과정은 다음과 같다. 1)먼저, SRAM의 n번째 행의 데이터를 읽는다. 2)다음으로 읽은 데이터를 NAND Flash의 I/O buffer로 전송한다. 동시에 다음 행인 n+1번째 행의 데이터를 읽는다. 3)다음은 NAND Flash의 I/O buffer에 저장된 SRAM의 n번째 행의 데이터를 NAND Flash에 저장한다. 동시에 SRAM의 n+1번째 행에서 읽은 데이터를 NAND Flash의 I/O buffer로 보내고 SRAM의 n+2번째 행을 읽는다. 위 과정을 반복하여 SRAM의 m번째 행 데이터까지 전송을 완료한다. 이러한 특성으로 인해 데이터의 크기와 비례하여 데이터 전송 시간이 증가한다. 그러나, 본 발명에 의한 NAS memory에서는, 도 2와 같이, 데이터의 크기와 상관없이 원하는 복수 개의 행들에 대해서 SNT 동작 혹은 NST 동작을 수행하면 데이터를 한 번에 전송할 수 있다. 이러한 특성 때문에 속도, 전력 측면에서 종래 일반적인 메모리 시스템보다 효율적이다.
본 발명은 하나의 칩 내에 NAND 플래시 메모리와 SRAM이 융합된 NAS 메모리 셀 및 이를 이용한 NAS 메모리 어레이에 관한 것이어서 산업상 이용가능성이 있다.

Claims (13)

  1. 상측 선택 트랜지스터, 복수 개의 비활성 메모리 소자 및 하측 선택 트랜지스터가 직렬로 연결된 NAND Flash 스트링;
    상기 하측 선택 트랜지스터의 하단에 연결된 제 1 데이터 노드와 상기 제 1 데이터 노드의 전기적 신호가 반전되는 제 2 데이터 노드를 갖는 휘발성 저장 유닛을 갖는 SRAM 셀; 및
    상기 제 1 데이터 노드와 전송 제어 라인(NSE)에 연결되어 상기 NAND Flash 스트링에서 상기 SRAM 셀로 데이터를 전송하는 NST 유닛을 포함하는 것을 특징으로 하는 NAS 메모리 셀.
  2. 제 1 항에 있어서,
    상기 휘발성 저장 유닛은 두 개의 인버터로 구성되되, 어느 하나의 인버터의 출력은 다른 인버터의 입력과 연결되고, 어느 하나의 인버터의 입력은 다른 인버터의 출력과 연결된 것을 특징으로 하는 NAS 메모리 셀.
  3. 제 1 항에 있어서,
    상기 휘발성 저장 유닛은 두 개의 저장용 트랜지스터와 두 개의 저항으로 구성되되, 상기 제 1 데이터 노드와 접지 사이에는 제 1 저장용 트랜지스터가, 상기 제 1 데이터 노드와 공급전압단 사이에는 제 1 저항이 각각 연결되고, 상기 제 2 데이터 노드와 접지 사이에는 제 2 저장용 트랜지스터가, 상기 제 2 데이터 노드와 상기 공급전압단 사이에는 제 2 저항이 각각 연결되고, 상기 제 1 저장용 트랜지스터의 게이트는 상기 제 2 데이터 노드에 연결되고, 상기 제 2 저장용 트랜지스터의 게이트는 상기 제 1 데이터 노드에 연결된 것을 특징으로 하는 NAS 메모리 셀.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 NST 유닛은 상기 제 1 데이터 노드에 직렬로 연결된 제 1 및 제 2 트랜지스터로 구성되고, 상기 제 1 트랜지스터의 게이트는 상기 전송 제어 라인에 연결되고, 상기 제 2 트랜지스터의 게이트는 상기 NAND Flash 스트링의 마지막 비활성 메모리 소자와 상기 하측 선택 트랜지스터 사이의 출력 노드에 연결되고,
    상기 SRAM 셀은 상기 제 1 데이터 노드와 SRAM 비트 라인 사이에 연결된 제 1 액세스 트랜지스터 및 상기 제 2 데이터 노드와 SRAM 반전 비트 라인 사이에 연결된 제 2 액세스 트랜지스터를 더 포함하여 구성되고, 상기 제 1 액세스 트랜지스터의 게이트와 상기 제 2 액세스 트랜지스터의 게이트는 SRAM 워드 라인에 연결되고,
    상기 상측 선택 트랜지스터의 상단은 Flash 비트 라인, 상기 상측 선택 트랜지스터의 게이트는 상측 제어 라인(SSL), 상기 복수 개의 비활성 메모리 소자의 각 게이트는 복수 개의 워드 라인, 상기 하측 선택 트랜지스터의 게이트는 하측 제어 라인(GSL)에 각각 연결된 것을 특징으로 하는 NAS 메모리 셀.
  5. 제 4 항의 NAS 메모리 셀을 M개의 행과 N개의 열로 매트릭스 형태(M x N)로 배치하여 구성된 것을 특징으로 하는 NAS 메모리 어레이.
  6. 제 5 항에 있어서,
    상기 M개 행으로 배치된 NAS 메모리 셀들은 각 행마다 상기 상측 제어 라인(SSL), 상기 복수 개의 워드 라인, 상기 전송 제어 라인(NSE), 상기 하측 제어 라인(GSL) 및 상기 SRAM 워드 라인을 서로 공유하고,
    상기 N개 열로 배치된 NAS 메모리 셀들은 각 열마다 상기 Flash 비트 라인, 상기 SRAM 비트 라인 및 상기 SRAM 반전 비트 라인을 서로 공유하는 것을 특징으로 하는 NAS 메모리 어레이.
  7. 제 6 항에 있어서,
    상기 M개 행으로 배치된 NAS 메모리 셀들은 NAND Flash 워드 라인 디코더와 SRAM 워드 라인 디코더로 각 행마다 독립적으로 제어되어 둘 이상의 행 데이터를 동시에 전송할 수 있게 구비된 것을 특징으로 하는 NAS 메모리 어레이.
  8. 제 4 항의 NAS 메모리 셀을 동작하는 방법에 있어서,
    상기 전송 제어 라인(NSE)에 V SS를 인가하여 상기 NAS 메모리 셀을 NAND Flash 메모리로 사용하는 것을 특징으로 하는 NAS 메모리 셀의 동작방법.
  9. 제 4 항의 NAS 메모리 셀을 동작하는 방법에 있어서,
    상기 전송 제어 라인(NSE)과 상기 하측 제어 라인(GSL)에 각각 V SS를 인가하여 상기 NAS 메모리 셀을 SRAM 셀로 사용하는 것을 특징으로 하는 NAS 메모리 셀의 동작방법.
  10. 제 4 항의 NAS 메모리 셀을 동작하는 방법에 있어서,
    상기 제 1 데이터 노드를 V SS로 만드는 제 1 단계;
    상기 출력 노드를 V SS로 만드는 제 2 단계;
    상기 제 1 데이터 노드를 V DD1로 만드는 제 3 단계; 및
    상기 전송 제어 라인(NSE)으로 상기 제 1 트랜지스터를 턴온(turn on)시키는 제 4 단계를 포함하여 상기 NAND Flash 스트링에 저장된 데이터를 상기 SRAM 셀로 전송하는 것을 특징으로 하는 NAS 메모리 셀의 동작방법.
  11. 제 4 항의 NAS 메모리 셀을 동작하는 방법에 있어서,
    상기 전송 제어 라인(NSE)과 상기 상측 제어 라인(SSL)으로 상기 제 1 트랜지스터와 상기 상측 선택 트랜지스터를 각각 턴오프(turn off)시키고, 상기 하측 제어 라인(GSL)으로 상기 하측 선택 트랜지스터를 턴온(turn on)시킨 후 상기 복수 개의 비활성 메모리 소자의 쓰기 동작으로 상기 SRAM 셀의 상기 제 1 데이터 노드의 데이터를 상기 NAND Flash 스트링으로 전송하는 것을 특징으로 하는 NAS 메모리 셀의 동작방법.
  12. 제 7 항의 NAS 메모리 어레이를 동작하는 방법에 있어서,
    상기 NAND Flash 워드 라인 디코더에서 상기 M개 행 중에서 1개 이상의 행이 선택되고, 상기 1개 이상의 행으로 선택된 각 행에 배치된 NAS 메모리 셀들은 각각
    상기 제 1 데이터 노드를 V SS로 만드는 제 1 단계;
    상기 출력 노드를 V SS로 만드는 제 2 단계;
    상기 제 1 데이터 노드를 V DD1로 만드는 제 3 단계; 및
    상기 전송 제어 라인(NSE)으로 상기 제 1 트랜지스터를 턴온(turn on)시키는 제 4 단계를 포함하는 동작으로 상기 선택된 각 행에 배치된 NAS 메모리 셀들의 NAND Flash 스트링에 저장된 데이터를 SRAM 셀로 한 번에 전송하는 것을 특징으로 하는 NAS 메모리 어레이의 동작방법.
  13. 제 7 항의 NAS 메모리 어레이를 동작하는 방법에 있어서,
    상기 NAND Flash 워드 라인 디코더에서 상기 M개 행 중에서 1개 이상의 행이 선택되고, 상기 1개 이상의 행으로 선택된 각 행에 배치된 NAS 메모리 셀들의 각 행의 제어 신호는, 상기 전송 제어 라인(NSE)과 상기 상측 제어 라인(SSL)으로 상기 제 1 트랜지스터와 상기 상측 선택 트랜지스터를 각각 턴오프(turn off)시키고, 상기 하측 제어 라인(GSL)으로 상기 하측 선택 트랜지스터를 턴온(turn on)시킨 후 상기 복수 개의 비활성 메모리 소자의 쓰기 동작으로 상기 각 행에 배치된 NAS 메모리 셀들의 SRAM 셀의 제 1 데이터 노드에 저장된 데이터를 NAND Flash 스트링으로 한 번에 전송하는 것을 특징으로 하는 NAS 메모리 어레이의 동작방법.
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