KR20090028568A - 더미 ｓｒａｍ 셀에 관한 방법 및 장치 - Google Patents

더미 ｓｒａｍ 셀에 관한 방법 및 장치 Download PDF

Info

Publication number
KR20090028568A
KR20090028568A KR1020087031978A KR20087031978A KR20090028568A KR 20090028568 A KR20090028568 A KR 20090028568A KR 1020087031978 A KR1020087031978 A KR 1020087031978A KR 20087031978 A KR20087031978 A KR 20087031978A KR 20090028568 A KR20090028568 A KR 20090028568A
Authority
KR
South Korea
Prior art keywords
bit line
dummy
sram cell
transistors
circuit
Prior art date
Application number
KR1020087031978A
Other languages
English (en)
Other versions
KR101042094B1 (ko
Inventor
람 반 뉴옌
콴 뉴옌
Original Assignee
콸콤 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 콸콤 인코포레이티드 filed Critical 콸콤 인코포레이티드
Publication of KR20090028568A publication Critical patent/KR20090028568A/ko
Application granted granted Critical
Publication of KR101042094B1 publication Critical patent/KR101042094B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

더미 비트 라인 회로에서의 이용을 위한 더미 SRAM 셀은 표준 SRAM 셀에서 이용되는 것과 동일한 트랜지스터들을 이용하며, 이는 제 1 및 제 2 비트 라인 출력 회로들로서 구성되는 트랜지스터들의 제 1 및 제 2 서브셋들을 포함한다. 상기 더미 SRAM 셀은 트랜지스터들의 동일한 제 1 및 제 2 서브셋들을 포함하며, 상기 제 1 트랜지스터들은 상기 표준 SRAM 셀의 제 1 비트 라인 출력 회로와 실질적으로 동일한 전기적 특성들을 갖는 더미 비트 라인 출력 회로로서 구성된다. 추가로, 상기 제 2 트랜지스터들은, 달리 더미 SRAM 셀 기능에 요구되지 않으며, 상기 더미 비트 라인 출력에 대한 전압 타이 회로로서 재구성된다. 본 목적을 위해 상기 제 2 트랜지스터들을 이용하는 것은 더미 비트 라인 출력 회로를 상기 더미 비트 라인에 대한 부하 또는 구동기로서 구성하기 위해 전압 타이 회로를 형성하는 추가적인 트랜지스터들을 부가할 필요성을 제거한다.

Description

더미 ＳＲＡＭ 셀에 관한 방법 및 장치{METHOD AND APPARATUS FOR A DUMMY SRAM CELL}
본 개시물은 일반적으로 메모리들, 특히 더 흔히 SRAM들로 지칭되는, 정적 랜덤 액세스 메모리(Static Random Access Memory)들에 관한 것이다.
SRMA들, 특히 작은 장치 구조들을 활용하는 고-밀도 SRAM들은, 일반적으로 센스 증폭기(sense amplifier)들을 통합하여 메모리 판독(read)들에 대한 출력 장치 기능을 제공한다. 각각의 센스 증폭기는 SRAM 어레이 내의 상보적인 비트 라인들(BL과 BL')의 대응 쌍에 걸친 차분(differential) 전압을 검출한다. 상기 메모리 어레이로부터 정확하게 센싱(sense)된 비트 데이터를 출력하는 것은 센스 증폭기 안정화(settling) 시간들에 의존하며, 이는 이번에는 다수의 프로세스-관련 및 환경 변수들에 의존한다.
예를 들어, 각 SRAM 셀의 유효 커패시턴스(effective capacitance), 및 상기 비트 라인들에 접속되는 SRAM 셀들(행(row)들)의 수는, 상기 비트 라인들의 충전 및 방전 시간(time)들에 영향을 미치며 그러므로 상기 센스 증폭기들을 통한 차분 비트 라인 전압들을 신뢰성있게 센싱하기 위한 안정화 시간에 영향을 미친다. 셀 커패시턴스는 상기 프로세스에서의 변동(variation)들-예컨대, 금속 화(metallization) 층(layer) 폭(width)들-에 따라 변화하고, 더 일반적으로는, 전체 회로 타이밍은 프로세스, 온도, 및 전압 변동들에 따라 변경된다.
설계자들은 다양한 방식들로 판독(read) 타이밍 변동들을 다룬다. 한 가지 종래의 접근방식은 실제 SRAM 어레이에서의 변화들을 추적하는 회로를 통해 판독 클록 타이밍을 생성한다. 예를 들어, 설계자는 실제 메모리 어레이의 일부가 아닌 추가적인 SRAM 셀들로써 로딩(load)되는 "더미(dummy)" 비트 라인을 구현할 수 있다. 실제 비트 라인들과 동일한 SRAM 셀들 및 설계 규칙들을 이용함으로써, 상기 더미 비트 라인의 충전/방전 시간들은 실제 비트 라인들의 충전/방전 시간들을 비례하여 추적한다. 그리하여, 판독 클록 생성에 있어서 더미 비트 라인을 이용하는 것은 SRAM 어레이에서의 타이밍 변화들을 자동으로 보상한다.
그러나, 더비 비트 라인들의 이용은 어떠한 불이익들을 수반한다. 예를 들어, 통상의 기존 및 개발중인 공정 기술들은 시스템 전압들의 트랜지스터 게이트 입력들로의 직접 접속을 허용하지 않는다. 본 설계 제약으로의 몇가지 고려사항 인자들이, 정전기 손상(electrostatic damage, ESD)을 포함하여 우려된다.
상기 제약은 해결하기 어려운데 이는 더미 비트 라인을 구성(configure)하는 것이 어떠한 개수의 SRAM 셀들을 높이 그리고 나머지 것들을 낮게 타이(tie)시키는 것을 필요로 하기 때문이다. VDD(전력) 및 VSS(접지 또는 기준(reference))으로의 직접 접속들이 설계 규칙들에 의해 불허되므로, 추가적인 "타이(tie)" 구조가 상기 더미 비트 라인 상의 표준 SRAM 셀들 각각에 이용되어야 한다. 각각의 타이 구조는 일반적으로 두 개의 트랜지스터들을 포함하여 드레인/소스 경로들을 통한 VSS 또는 VDD 접속을 생성하며 상기 타이 구조에 의한 면적(real estate)의 대응하는 소모가 상당할 수 있다.
SRAM 회로의 더미 비트 라인 상에서의 이용을 위한 더미 SRAM 셀은 상기 더미 SRAM 셀을 (실제의) SRAM 셀과 동일한 트랜지스터들과 레이아웃(layout)에 기반을 두게 함으로써 상기 SRAM 셀과 실질적으로 동일한 비트 라인 전기적 특성들을 나타내게 될 수 있다. 예를 들어, SRAM 셀로부터 더미 SRAM 셀을 유도하는 한 가지 방법은 상기 SRAM 셀 내의 제 1 트랜지스터들이 더미 비트 라인 출력 회로로서 동작하도록, 상기 제 1 트랜지스터들에 대한 금속 층 접속들을 재구성하는 단계, 및 상기 SRAM 셀 내의 제 2 트랜지스터들이 상기 더미 비트 라인 출력 회로에 대한 전압 타이 회로로서 동작하도록, 상기 SRAM 셀 내의 제 2 트랜지스터들에 대한 금속 층 접속들을 재구성하는 단계를 포함한다.
한 가지 구성으로, 상기 더미 비트 라인 출력 회로는 비트 라인 부하(load)로서 구성되며, 전압 타이 회로는 상기 더미 비트 라인 출력 회로의 입력을 (논리) 로우(low) 전압 접속에 커플링(couple)시키기 위한 타이-로우(tie-low) 회로로서 구성된다. 다른 구성으로, 상기 더미 비트 라인 출력 회로는 비트 라인 구동기(driver)로서 구성되며 상기 전압 타이 회로는 더미 비트 라인 출력 회로의 입력을 (논리) 하이(high) 전압 접속에 커플링시키기 위한 타이-하이(tie-high) 회로로서 구성된다. 그러한 구성 변경들은 표준 (기능성) SRAM 셀에서 이용되는 제 1 및 제 2 트랜지스터들에 대한 금속화 층 접속들을 변경시킴으로써 이뤄질 수 있다.
전자 설계 라이브러리(electronic design library)의 일 실시예는 상기 더미 SRAM 셀의 구동기 구성들과 더미 비트 라인 부하를 포함한다. 더 일반적으로는, 전자 라이브러리의 더미 SRAM 셀은 상기 라이브러리에서도 정의되는 기능성(functional) SRAM 셀의 수정된 버전을 나타낸다. 기능적으로 더미 SRAM 셀은 상기 SRAM 셀의 유사한(like) 제 1 트랜지스터들에 대응하는 제 1 트랜지스터들을 이용하여 형성되는 더미 비트 라인 출력 회로, 및 상기 더미 비트 라인 출력 회로의 전압 입력을 요구되는 전압 레벨로 타이(tie)하는 전압 타이 회로를 포함한다. 상기 전압 타이 회로는 상기 SRAM 셀 내의 유사한 제 2 트랜지스터들에 대응하는 제 2 트랜지스터들을 이용하여 형성된다. 예를 들어, 상기 전압 타이 회로를 형성하는데 이용되는 제 2 트랜지스터들은 상기 SRAM 셀의 상보적인 비트 라인 출력을 형성하는데 이용될 것이며, 이는 더미 SRAM 셀에서는 필요하지 않다.
전자 라이브러리 내의 전자적 형태로 표현되던지 또는 집적 회로에 물리적으로 예시되던지 간에, 더미 SRAM 셀의 일 실시예는 더미 비트 라인 출력 회로를 형성하는 제 1 트랜지스터들 및 상기 더미 비트 라인 출력 회로에 대한 전압 타이 회로를 형성하는 제 2 트랜지스터들을 포함한다. 상기 제 1 트랜지스터들은 기능성(functional) SRAM 셀 내의 제 1 비트 라인 출력 회로를 형성하는 상기 기능성 SRAM 셀 내의 유사(like) 제 1 트랜지스터들에 대응하며, 상기 제 2 트랜지스터들은 상기 기능성 SRAM 셀 내의 제 2 비트 라인 출력 회로의 적어도 일부를 형성하는 상기 기능성 SRAM 셀 내의 유사 제 2 트랜지스터들에 대응한다.
SRAM 회로는 여기에 제시되는 바와 같이 더미 SRAM 셀들을 이용하여 구현될 수 있다. 일 실시예로, SRAM 회로는 데이터를 저장하기 위한 SRAM 셀들의 어레이, 상기 SRAM 셀들의 어레이로의 액세스를 제공하기 위한 판독/기록(read/write) 회로, 및 상기 판독/기록 회로에 관련되는 타이밍 신호 생성을 위한 하나 이상의 더미 비트 라인 회로들을 포함하며, 각각의 더미 비트 라인 회로는 더미 비트 라인 및 상기 더미 비트 라인에 커플링되는 다수의 더미 SRAM 셀들을 포함한다.
도 1은 SRAM 회로의 일 실시예의 블록도이다.
도 2는 비트 라인들과 대응하는 SRAM 셀들, 그리고 더미 비트 라인과 대응하는 더미 SRAM 셀들의 일 실시예의 블록도이다.
도 3은 SRAM 셀의 일 실시예의 블록도이다.
도 4는 SRAM 셀의 일 실시예의 블록도이다.
도 5는 더미 비트 라인 부하로서 구성되는, 더미 SRAM 셀의 일 실시예의 블록도이다.
도 6은 더미 비트 라인 구동기로서 구성되는, 더미 SRAM 셀의 일 실시예의 블록도이다.
도 7은 SRAM 어레이와 대응하는 더미 비트 라인 회로의 일 실시예의 블록도이다.
도 8은 전자 설계 라이브러리 내의 더미 SRAM 셀을 구현하는 방법의 일 실시예의 논리 순서도이다.
도 1은 SRAM 어레이(12), 판독/기록 회로(14), 및 하나 이상의 비트 라인 회로들(16)을 포함하는 SRAM 회로(10)를 나타내며, 이는 여기 제시되는 더미 SRAM 셀 방법들 및 장치를 이용하여 구성된다. 비-한정적 예시로서, SRAM 회로(10)는 마이크로프로세서(18) 내의 내장형 메모리 회로를 포함한다. 다른 실시예들로, SRAM 회로(10)는 FPGA 또는 다른 복합 프로그램가능 논리 장치와 같은, 다른 종류들의 집적 회로 장치들에 내장된다. 다른 실시예들로, SRAM 회로(10)는 내장되지 않는다.
도 1은 판독/기록 회로(14) 그리고, 더 특정하게는, SRAM 어레이(12)와 별도의, 더미 비트 라인 회로(16)의 실시예를 나타낸다. 본 기능적 예시는 명확성을 돕기 위한 논의를 제공하며 다양한 구성요소들이 달리 구현될 수 있음을 알아야 한다. 예를 들어, 판독/기록 회로(14) 및 더미 비트 라인 회로(16)는 SRAM 어레이(12) 내에 집적될 수 있으며, 이는 다수의 SRAM 어레이 비트 라인들 및 SRAM 셀들을 포함한다.
도 2는 SRAM 어레이(12) 및 상기 SRAM 어레이(12)에 관련되는 더미 비트 라인 상세사항들의 일 실시예를 나타낸다. SRAM 셀들(20)의 열(column)은 제 1 및 제 2 비트 라인들(24 및 26)을 통해 센스 증폭기(22)에 접속된다. 센스 증폭기(22)는, 비트라인들 BL 및 BL'으로 지칭되는, 상보적인 제 1 및 제 2 비트 라인들(24 및 26)에 걸쳐 나타나는 차분(differential) 전압을 "판독(read)"한다. SRAM 어레이(12)가, 각각 비트 라인들(24/26)의 쌍들에 의해 대응하는 센스 증폭기들(22)에 커플링되는, 복수의 SRAM 셀 열들을 가질 수 있음을 알아야 한다. 비-한 정적 예시로서, SRAM 어레이(12)는 SRAM 셀들(20)의 64개의 열들에 64-비트 디지털 워드(word)들을 저장하도록 구성된다.
메모리 판독 동작들을 위한 센스 증폭기 클로킹(clocking)은 클록 생성 회로(28)에 의해 출력되는 하나 이상의 클록 신호들에 의존한다. 타이밍 신호 생성은 하나 이상의 더미 비트 라인 회로들(16)에 종속(slave)되어, 판독 타이밍이 SRAM 어레이(12)에서의 타이밍 변화들을 추적한다.
도 2에 도시된 바아 같이, 비트 라인 회로(16)의 일 실시예는 복수의 더미 SRAM 셀들(34)에 커플링되는 더미 비트 라인(32)을 포함한다-간소화를 위해 두 개가 도시된다-이들은 더미 비트 라인 구동기들과 더미 비트 라인 부하들의 혼합(mix)으로서 구성된다. 특히, 더미 비트 라인(32)의 특성들은 실제 비트 라인들(24 및 26)과 실질적으로 동일하다. 마찬가지로, 상기 더미 SRAM 셀들(34)의 전기적 특성들은 실제 SRAM 셀들(20)과 실질적으로 동일하다-적어도 이들의 비트 라인 출력 특성들에 대해서는. 더미 SRAM 셀들(34)과 더미 비트 라인들(32)의 특성들을 SRAM 셀들(20) 및 비트 라인들(24/26)과 매칭시키는 것은 판독 클록 타이밍 생성으로 하여금 SRAM 어레이(12)에 영향을 미치는 공정-온도-전압(process-temperature-voltage, PTV) 변화들을 추적하게 하여 준다.
하나 이상의 실시예들에서, 더미 비트 라인 회로(들)(16)은 더미 비트 라인 타이밍 지연이 조정될 수 있다는 점에서 "프로그램가능(programmable)"하다. 더 상세하게는, 타이밍 지연 조정은 더미 비트 기록 라인의 선언(assertion)으로부터 클록 생성 회로(28)의 트리거(trigger) 임계(threshold) 이하(below)로 떨어지는 대응하는 더미 비트 라인(32) 상의 전압까지 상기 시간 지연의 제어를 허용한다. 상기 시간 지연은 SRAM 어레이(12)의 "정규(regular)" 기록 라인의 선언(assertion)으로부터 대응하는 센스 증폭기(22)를 트리거시키는 레벨까지 떨어지는 대응하는 BL/BL' 라인들까지 타이밍 지연을 매칭/추적하여야 한다. 지연 타이밍 프로그램가능성(probrammability)은, 상기 더미 SRAM 회로들이 실리콘(또는 다른 반도체 물질)에 고정된 이후에조차, 더미 비트 라인 타이밍 지연 조정을 허용한다.
상기 요점들에 유념하여, 상기 매칭과 상기 더미 SRAM 셀들(34)의 공간 효율성 이점들을 이해하는 것은 실제 SRAM 어레이(12) 내의 기능성 메모리 엘리먼트들로서 이용되는 "정규(regular)" 또는 "표준" SRAM 셀들(20)을 더 잘 이해하는 것으로 시작된다. 예를 들어, 도 3은 SRAM 셀(20)의 일 실시예에 대한 세부사항들을 나타내며, 여기서 이는 백-투-백(back-to-back) 인버터(inverter)들(40 및 42)의 쌍, 제 1 비트 라인 출력(44)에서 제 1 비트 라인(BL)으로의 커플링을 위한 제 1 비트 라인 출력 트랜지스터(M1), 및 제 2 비트 라인 출력(46)에서, 상보적인 제 2 비트 라인(BL')으로의 커플링을 위한 제 2 비트 라인 출력 트랜지스터(M2)로부터 구축되는 비트 저장(storage) 회로를 포함한다. (이러한 출력들이 SRAM 셀(20)에 대한 기록들 동안 입력들로서 기능함에 유의하라.)
도 4는 상기 백-투-백 인버터들(40 및 42)의 트랜지스터-기반 구조를 나타냄으로써 추가적인 세부사항들을 제공한다. NFET 트랜지스터(M3) 및 PFET 트랜지스터(M4)는 상기 인버터(40)를 포함하는 한편, 트랜지스터들(M5 및 M6)의 유사한 NFET/PFET 쌍은 인버터(42)를 포함한다. 각 인버터 내의 NFET 트랜지스터, 인버터(40) 내의 M3와 인버터(42) 내의 M5는, "풀-다운(pull-down)" 장치들로서 지칭될 수 있다.
다른 편리한 명명법이 이용될 수 있다. 예를 들어, 트랜지스터들(M1, M3, 및 M4)은 제 1 세트의 SRAM 셀 트랜지스터들로 간주될 수 있으며, 트랜지스터들(M2, M5, 및 M6)은 제 2 세트의 SRAM 셀 트랜지스터들로 간주될 수 있다. 상기 제 1 트랜지스터들(M1, M3, 및 M4)은 판독(read) 동작 동안 상기 제 1 비트 라인 출력(44)을 구동하도록 동작하는 제 1 비트 라인 출력 회로로서 구성된다. 마찬가지로, 상기 제 2 트랜지스터들(M2, M5, 및 M6)은 제 2 비트 라인 출력(46)을 구동하도록 동작하는 제 2 비트 라인 출력 회로로서 구성된다.
도 5 및 6은 더미 SRAM 셀(34)의 상이한 구성들을 나타내며 더미 비트 라인 애플리케이션에서의 이용을 위한 이러한 동일한 트랜지스터들의 재구성을 강조한다. 특히, 도 5는 더미 SRAM 셀(34)의 더미 비트 라인 부하 구성을 나타내는 한편, 도 6은 더미 비트 라인 구동기 구성을 나타낸다. 두 도면들은 SRAM 셀(20)에서 이용되는 것과 동일한 기본 셀 구조와 배치가 수정되어, 비트 라인 로딩(loading)/구동(driving) 특성들의 관점에서, SRAM 셀(20)과 양호한 전기적 매칭을 가져오는 방식으로 더미 SRAM 셀(34)을 생성할 수 있다. 추가로, 더미 SRAM 셀(34)은 SRAM 셀들(20)에 추가로 더미 비트 라인 로딩 및 구동을 위한 별도의 전압-타이 회로들을 이용하는 것과 비교하여 양호한 공간 효율성을 가져온다.
더미 비트 라인 부하 구성의 도시를 위한 도 5로 돌아가면, 트랜지스터(M1) 와 인버터(40)-트랜지스터들(M3 및 M4)-가 SRAM 셀(20)에서 이러한 동일한 트랜지스터들을 이용하여 형성되는 비트 라인 출력 회로와 실질적으로 동일한 더미 비트 라인 출력 회로를 형성함을 알 것이다. 특히, 더미 SRAM 셀(34)은 SRAM 셀(20)이 실제 비트 라인(24/26)에 커플링하는데 이용하는 것과 동일한 M1 트랜지스터를 이용하여 대응하는 비트 라인(32)에 커플링한다. 따라서, M1의 오프-상태(off-state) 동안, 출력(50)에서 더미 SRAM 셀(34)에 의해 더미 비트 라인(32)에 제공되는 확산(diffusion) 용량(capacitance)은 SRAM 셀(20)에 의해 비트 라인(24 또는 26)에 제공되는 확산 용량과 실질적으로 동일하다. 추가로, 상기 더미 SRAM 셀(34)과 SRAM 셀(20)이 모두 인버터(40)를 이용하여 M1 트랜지스터에 대한 드레인/소스 전류를 제공하기 때문에, 이들의 비트 라인 출력 구동 특성들은 실질적으로 동일하다.
그러나, 도 5에 도시된 바와 같이, 더미 SRAM 셀(34)은 상기 SRAM 셀(20)의 출력 트랜지스터(M2) 및 제 2 인버터(42)(트랜지스터들 M5 및 M6)이 "필요"하지 않은데, 이는 더미 SRAM 셀(34)이 상보적인 비트 라인 BL'을 구동하거나, 또는 BL'에 의해 구동될 필요가 없기 때문이다. 이러한 "여분의" 트랜지스터들 중 적어도 일부가 인버터(40) 및 비트 라인 출력 트랜지스터(M1)으로부터 형성되는 더미 비트 라인 출력 회로에 대한 전압 타이 회로(52)를 생성하는데 이용된다.
더 상세하게는, 도 5에 도시된 BL' 라인(M2에 접속된)은 공급 전압 레벨(VDD)로 바이어스(bias)되며, 트랜지스터(M2)는 다이오드로서 구성되고, 이는 정적(static) "하이(high)" 입력을 인버터(40)에 제공한다. 이번에는, 인버터(40)의 출력 노드(53)가 "로우(low)"로 유지되며, 이는 트랜지스터(M1)가 OFF 상태에 고정되도록 유지하여, 더미 비트 라인(DBL)이 M1의 접합(junction) 부하를 "보게(see)" 된다. 따라서, 도 5의 더미 부하 구성에서, 트랜지스터(M1)는 동작 동안 오프 상태에 머무르며, M1의 확산 용량 덕에 더미 비트 라인(32)을 로딩(load)한다.
도 6은 더미 SRAM 셀(34)의 다른 구성을 나타내며, 여기서 이는 트랜지스터(M1)가 더미 기록 라인(DUMMY WRITE LINE) 신호, 또는 SRAM 어레이(12)를 액세스하기 위해 생성되는 다른 신호를 이용한 동작 동안 게이팅(gate)되는 더미 비트 라인 구동기로서 구성된다. 본 구성에서, 전압 타이 회로(54)는 다시 상기 인버터(42)와 출력 트랜지스터(M2)를 이용하는 타이-하이 회로로서 구성된다. 다시금, 인버터(40)의 입력을 하이(high)로 고정하기 위해, 도시된 BL'은 VDD로 바이어스되며, 트랜지스터(M2)는 다이오드로서 구성되어, 인버터(40)의 출력 노드(53)가 로우(low)로 유지된다. 그러나, 출력 트랜지스터(M1)의 게이트는 더미 쓰기 라인(DUMMY WRITE LINE) 또는 다른 신호로 타이되며, 이는 SRAM 액세스(판독 또는 기록 동작) 동안 논리 하이(logic high)로 세팅된다. 상기 게이트 접속 때문에, 트랜지스터(M1)는 SRAM 어레이 판독/기록 동작들 동안 DBL을 논리 로우(logic low)로 풀링(pull)한다-즉, 이는 DBL 라인을 로딩한다.
상기 예시들에서, 그 상이한 구성들의 더미 SRAM 셀(34)은 SRAM 셀(20)에서 이용되는 것과 동일한 트랜지스터들을 활용한다. 더 특정하게는, SRAM 셀(20)은 제 1 및 제 2 비트 라인 출력 회로들로서 구성되는 트랜지스터들의 제 1 및 제 2 서브셋들을 포함한다. 더미 SRAM 셀(34)은 트랜지스터들의 동일한 제 1 및 제 2 서브셋들을 포함하며, 여기서 상기 제 1 트랜지스터들은 표준 SRAM 셀(20)의 제 1 비트 라인 출력 회로와 실질적으로 동일한 전기적 특성들을 갖는 더미 비트 라인 출력 회로로서 구성된다. 추가로, 더미 SRAM 셀 기능을 위해 달리 요구되지 않는, 상기 제 2 트랜지스터들은, 더미 비트 라인 출력을 위한 전압 타이 회로로서 재구성된다.
본 목적을 위해 제 2 트랜지스터들을 이용하는 것은 더미 SRAM 셀(34)을 부하 또는 구동기로서 고정(fix)하는데 요구되는 전압 타이 회로들을 형성하기 위해 추가적인 트랜지스터들을 부가할 필요성을 제거한다. (전술한 바와 같이, 공정-관련(process-related) 설계 규칙들이 트랜지스터 게이트들을 전압 레일(rail)들에 직접 부착시키는 것을 금지할 수 있으며, 이는 트랜지스터-기반 타이 회로들이 트랜지스터 게이트들로의 VDD/VSS 접속들을 만드는데 요구됨을 의미한다.)
더미 SRAM 셀(34)의 부하 및 구동기 구성들에 대해, 양 구성들의 혼합이 공통 더미 비트 라인 회로 구현들에 있어서 더미 비트 라인(DBL)(32)에 커플링될 것임을 알아야 한다. 즉, 구동 및 로딩 더미 SRAM 셀들(34)의 혼합(mix)을 판독 타이밍 요구조건들의 함수(function)로서 정의할 것이다. 주어진 더미 비트 라인(32)에 커플링되는 더미 SRAM 셀들(34)의 주어진 총 개수에 대해, 이들의 더 큰(또는 더 적은) 개수를 더미 비트 라인 구동기들로서 구성하는 것은 더 빠른(또는 더 느린) 더미 비트 라인 충전/방전 시간들의 결과를 가져온다.
도 7은 SRAM 회로(10)의 실시예를 나타내며, 여기서 더미 비트 라인 회로(16)가 SRAM 어레이(12)에 대한 클록 생성 타이밍을 제어하는데 이용된다. 상세 히 설명될 바와 같이, 도시된 더미 비트 라인 회로는 더미 비트 라인 구동기로서 구성되는 하나의 더미 SRAM 셀(34)을 포함하며, 이는 비트 라인 당 단 하나의 SRAM 셀(20)이 SRAM 판독 동안 "온(on)"인 SRAM 어레이(12)의 실시예들에서 조건(condition)들을 매칭시킨다.
상기 도시된 회로 세부사항들로 돌아가면, 인버터(60)와 트랜지스터(62)가 더미 비트 라인 회로의 BL' 라인을 VDD로 바이어싱하는데 이용됨을 알 것이며, 그리하여 도 5 및 6의 전압-타이 회로들(52 및 54)이, 각각, 하나 이상의 더미 SRAM 셀들(34)을 비트 라인 부하들로서, 그리고 이들 중 하나 이상을 비트 라인 구동기들로서 세팅하기 위해 적절히 바이어스된다. 추가로, 더미 비트 라인 구동기들로서 구성되는 더미 SRAM 셀들(34)을 구동하기 위해 더미 WL(DUMMY WL) 또는 R/WL(64)을 이용하는 것을 알 것이다. 상기 도시사항은 추가로 사전-충전(pre-charge) 회로(66)와 대응하는 사전-충전 신호 라인(67)의 이용을 나타내며, 이는 더미 비트 라인 타이밍 특성들에 기초하여, 클록 생성 회로(28)에 대한 타이밍 입력을 제공한다. (또한 더미 비트 라인 회로(16)를 분리시키기 위한, 에지(edge) 트랜지스터 회로들(68 및 70)의 이용을 알 것이다.)
추가적으로, 여기서 이전에 언급한 지연 타이밍 프로그램가능성(delay timing programmability)에 대해, 도 7은 스택된(stacked) 풀-다운(pull-down) 트랜지스터들(M10 및 M12)의 세 쌍들을 포함하는 프로그램가능 지여 제어 회로(72)의 일 실시예를 나타낸다. 각 쌍의 하부 M12 트랜지스터는 3-비트 디지털 제어 신호 EN[0,1,2]로 하나의 비트에 의해 게이팅(gate)되며 각 쌍의 상단 M10 트랜지스터는 상기 더미 WL 신호 또는 다른 조정된 어레이 액세스 신호에 의해 게이팅된다. 따라서, 더미 비트 라인 부하로서 구성되는 더미 SRAM 셀(34)은 더미 WL이 선언(assert)될 때 더미 비트 라인(32)을 풀 다운(pull down)시키며, 추가적인 "양(amount)"의 풀-다운 로딩이 상기 프로그램가능 지연 제어 회로(72)에 의해 추가된다.
더 상세히는, 상기 더미 WL(또는 다른 조정된 SRAM 어레이 액세스 신호)은 비트 라인 구동기 더미 SRAM 셀(34)의 M1 비트 라인 출력 트랜지스터를 턴 온(turn on)시키며, 프로그램가능 지연 제어 회로(72) 내의 각 M10/M12 트랜지스터 쌍의 상단 M10 트랜지스터를 턴 온 시킨다. M10 트랜지스터들이 더미 WL 신호를 통해 바이어스 온(bias on)되면, 각 개별 M10/M12 트랜지스터 쌍은 대응하는 이네이블(enable) 신호 비트에 의해 풀-다운 "도우미(helper)"로서 이네이블 또는 디스에이블(disable)된다. 예를 들어, EN[0]을 하이(high)로 그리고 EN[1], EN[2]를 로우로 세팅하는 것은, 상기 3개의 풀-다운 쌍들 M10/M12 중 하나를 턴 온 시킬 것이다.
하나 이상의 실시예들에서, 프로그램가능 지연 제어 회로(72)의 트랜지스터들은 SRAM 셀들(20)/더미 SRAM 셀들(34)에서 이용되는 트랜지스터들의 "스케일링된(scaled)" 버전들을 포함한다. 예를 들어, 일 실시예로, 프로그램가능 지연 제어 회로(72)의 트랜지스터(M10)는 도 4에 도시된 바와 같은, 비트 라인 출력 트랜지스터(M1)의 정수 스케일링이다. 즉, 트랜지스터 구조들의 관점에서, M10=N×M1이며, 여기서 N은 요구되는 스케일링 인자를 나타낸다. 유사하게, 프로그램가능 지연 제어 회로(72)의 트랜지스터(M12)는, 하나 이상의 실시예들에서, 예를 들어, 도 4에 도시된 트랜지스터(M3)의 스케일링된 버전으로서 구현된다. 따라서, M12=R×M3이며, 여기서 R은 요구되는 스케일링 인자를 나타내고 여기서 적어도 일부 실시예들에서 R=N이다.
상기 프로그램가능 지연 제어 회로(72)의 트랜지스터 스케일링을 이용하여, 더미 비트 라인 지연 시간은 프로그램가능 지연 제어 회로(72)에 의해 제어되며, 이는 전류원으로서 동작하도록 구성된다. 상기 전류원은 SRAM 셀(20)의 판독 전류의 정수와 같다. 따라서, 더미 비트 라인(32)의 지연 시간은 더미 비트 라인 구동기로서 구성되는 상기 하나의 더미 SRAM 셀(34)의 전류 소싱(sourcing) 능력과, 프로그램가능 지연 제어 회로(72)의 M10/M12 트랜지스터들의 이네이블된 쌍들의 전류 소싱 능력에 의해 세팅된다.
상기 접근법은 트랜지스터들(M10과 M12)의 전기적 작용(behavior)을 SRAM 셀(20)의 트랜지스터들(M1과 M3)의 전기적 작용과 매칭시킨다. 따라서 더미 비트 라인 회로(16)의 지연 타이밍은 EN[0,1,2] 신호의 비트 패턴을 제어함으로써 필요 또는 요구에 따라 조정될 수 있다-즉, 상기 풀-다운 트랜지스터 쌍들은 디지털적으로 어드레싱가능한(addressable) 구성요소들이다. 물론, 더 적거나 더 많은 수의 풀-다운 회로들이 이용되어 더 광범위한 프로그램가능성 범위를 가져올 수 있으며, 다른 종류의 프로그램가능 지연 타이밍 제어들, 예컨대 아날로그 제어 바이어스 회로들 등이 이용될 수 있다.
이러한 세부사항들에 관계없이, 당해 기술분야에서 통상의 지식을 가진 자는 더미 SRAM 셀(34)의 구성들 모두(부하 또는 구동기)가 전자 설계 라이브러리로 구현되어, SRAM 설계자로 하여금 필요에 따라 로딩 및 구동 구성들을 예시하도록 하여줄 수 있다. 유사하게, 집적된 더미 비트 라인 회로(16)들을 구비하는 전체(whole) 더미 비트 라인 회로들(16), 또는 SRAM 어레이들(12)과 같은, 매크로 구조들이 임의의 수의 전자 설계 도구들과의 이용을 위해 구현될 수 있다.
어떻게 더미 SRAM 셀(34)이 전자적으로, 또는 물리적 회로에서 예시되는지에 관계없이, 도 8은 더미 SRAM 셀(34)로서의 이용을 위한 SRAM 셀(20)을 재구성하는 방법을 도시한다. SRAM 셀(20)을 복제(copy)함으로써 본 방법은, 기본 셀 레이아웃 및 SRAM 셀(20)의 전자 설계 규칙 제약들을 유지하는 것을 "시작(begin)"한다(단계(100)). 본 상황에서, 설계 규칙 제약들은, 예를 들어, 금속화 층 폭들/두께들, 트랜지스터 장치 특성들(구조들, 도핑, 산화물 두께들 등), 및 다른 설계 파라미터들을 포함할 수 있다.
본 방법은 상기 SRAM 셀(20)의 M1, M3, 및 M4 트랜지스터들-제 1 트랜지스터들로 지칭됨-에 대한 금속화 층 접속들을 최소로 변경함으로써 계속되어, 이들이 실제 SRAM 셀(20)의 동일한 트랜지스터들로써 형성되는 비트 라인 출력 회로와 실질적으로 동일한 특성들을 나타내는 더미 비트 라인 출력 회로로서 기능하게 된다(단계(102)). 본 방법은 SRAM 셀(20)의 M2, M5, 및 M6 트랜지스터들-제 2 트랜지스터들로 지칭됨-에 요구되는 바와 같이 금속화 층 접속들을 변경함으로써 추가로 계속되어, 이들 중 적어도 일부가 실제 SRAM 셀(20)의 동일한 트랜지스터들로써 형성되는 제 2 비트 라인 출력 회로로서 보다는, 전압 타이 회로(52 또는 54)로서 기 능하게 된다(단계(104)).
기재되고 도시된 실시예들 중 하나 이상이 6-트랜지스터 SRAM 셀(20)에 관련되며, 이는 더미 SRAM 셀(34)로서 기능하도록 재구성된다. 당해 기술분야에서 통상의 지식을 가진 자는 다른 표준 SRAM 셀 구조들도, 더 많거나 더 적은 수의 트랜지스터들을 구비하는 것들을 포함하여, 여기에 제시되는 방법들과 장치에 따라 더미 SRAM 셀들로서 재구성될 수 있음을 알 것이다. 그리하여, 당해 기술분야에서 통상의 지식을 가진 자는 본 발명이 다양한 예시적 실시예들에 관련되는 여기의 논의들에 의해 한정되는 것이 아니며, 또한 첨부된 도면들에 의해 한정되는 것이 아님을 알 것이다. 오히려, 본 발명은 다음의 청구의 범위들과, 이들의 법률적 균등물들에 의해서만 한정된다.

Claims (14)

  1. SRAM 회로의 더미(dummy) 비트 라인(bit line) 상에서의 이용을 위한 더미 SRAM 셀로서:
    더미 비트 라인 출력 회로로서 구성되며, 기능적(functional) SRAM 셀 내의 제 1 비트 라인 출력 회로로서 구성되는 상기 기능적 SRAM 셀 내의 유사한(like) 제 1 트랜지스터들에 대응하는 제 1 트랜지스터들; 및
    상기 더미 비트 라인 출력 회로에 대한 전압 타이(tie) 회로로서 구성되며, 상기 기능적 SRAM 셀 내의 제 2 비트 라인 출력 회로의 적어도 일부분으로서 구성되는 상기 기능적 SRAM 셀 내의 유사한 제 2 트랜지스터들에 대응하는 제 2 트랜지스터들을 포함하는 더미 SRAM 셀.
  2. 제 1 항에 있어서,
    상기 전압 타이 회로는 상기 더미 비트 라인 출력 회로를 더미 비트 라인 부하(load)로서 구성하기 위해, 논리 로우(logic low) 전압 레일(rail)을 상기 더미 비트 라인 출력 회로의 트랜지스터 게이트 입력에 커플링(couple)시키는 타이-로우(tie-low) 회로를 포함하는, 더미 SRAM 셀.
  3. 제 1 항에 있어서,
    상기 전압 타이 회로는, 상기 더미 비트 라인 출력 회로를 더미 비트 라인 구동기(driver)로서 구성하기 위해, 논리 하이(logic high) 전압 레일을 상기 더미 비트 라인 출력 회로의 트랜지스터 게이트 입력에 커플링시키는 타이-하이(tie-high) 회로를 포함하는, 더미 SRAM 셀.
  4. 제 1 항에 있어서,
    상기 더미 SRAM 셀의 상기 제 1 트랜지스터들 사이의 금속 층 상호접속들은 상기 기능적 SRAM 셀의 상기 유사한 제 1 트랜지스터들 간에 존재하는 실질적으로 동일한 금속 층 상호접속들을 포함하며, 상기 더미 SRAM 셀의 상기 제 2 트랜지스터들이 상기 기능적 SRAM 셀의 상기 제 2 비트 라인 출력 회로로서 보다는 상기 더미 비트 라인 출력 회로에 대한 상기 전압 타이 회로로서 기능하도록, 상기 더미 SRAM 셀의 상기 제 2 트랜지스터들 사이의 금속 층 상호접속들은 상기 기능적 SRAM 셀의 상기 유사한 제 2 트랜지스터들에 대응하여 변경되는 금속 층 상호접속들을 포함하는, 더미 SRAM 셀.
  5. 데이터를 저장하는 SRAM 셀들의 어레이;
    기능적(functional) SRAM 셀들의 어레이에 대한 액세스를 제공하는 판독/기록(read/write) 회로; 및
    상기 판독/기록 회로에 관련하여 타이밍 신호 생성을 위한 하나 이상의 더미 비트 라인 회로들을 포함하는 SRAM 회로로서, 각각의 더미 비트 라인 회로는 더미 비트 라인 및 상기 더미 비트 라인에 커플링되는 다수의 더미 SRAM 셀들을 포함하 며, 각각의 상기 더미 SRAM 셀은:
    더미 비트 라인 출력 회로로서 구성되며, 기능적 SRAM 셀 내의 제 1 비트 라인 출력 회로로서 구성되는 상기 기능적 SRAM 셀의 유사한 제 1 트랜지스터들에 대응하는 제 1 트랜지스터들; 및
    상기 더미 비트 라인 출력 회로에 대한 전압 타이 회로로서 구성되며, 상기 기능적 SRAM 셀의 제 2 비트 라인 출력 회로의 적어도 일부로서 구성되는 상기 기능적 SRAM 셀의 유사한 제 2 트랜지스터들에 대응하는 제 2 트랜지스터들을 포함하는, SRAM 회로.
  6. 제 5 항에 있어서,
    내장형(embedded) 메모리로서 상기 SRAM 회로를 포함하는 마이크로프로세서를 더 포함하는 SRAM 회로.
  7. 제 5 항에 있어서,
    더미 SRAM 셀들의 수는 더미 비트 라인 구동기로서 구성되는 하나의 더미 SRAM 셀들, 및 더미 비트 라인 부하들로서 구성되는 하나 이상의 더미 SRAM 셀들을 포함하는, SRAM 회로.
  8. 제 7 항에 있어서,
    상기 더미 비트 라인 회로는 상기 더미 비트 라인 회로에 대한 지연 타이밍 조정을 제공하도록 구성되는 프로그램가능(programmable) 지연 제어 회로를 포함하는, SRAM 회로.
  9. 제 8 항에 있어서,
    상기 프로그램가능 지연 제어 회로는, 영(none), 하나, 또는 그 이상의 병렬(parallel) 풀-다운(pull-down) 소자(element)들이 상기 하나 이상의 더미 비트 라인 구동기들을 이네이블(enable)시키는 것과 함께 이네이블될 수 있도록, 디지털적으로 어드레싱가능한(addressable), 병렬 풀-다운 소자들을 포함하는, SRAM 회로.
  10. 제 9 항에 있어서,
    상기 프로그램가능 지연 제어 회로의 상기 병렬 풀-다운 소자들은 상기 SRAM 셀들에서 이용되는 하나 이상의 트랜지스터들의 스케일링된 버전들을 포함하는, SRAM 회로.
  11. 전자 설계 라이브러리(electronic design library) 내의 더미 SRAM 셀로서, 상기 더미 SRAM 셀은 상기 전자 설계 라이브러리에서 정의되는 표준 SRAM 셀의 수정된 버전을 나타내며, 상기 더미 SRAM 셀은:
    상기 표준 SRAM 셀의 유사한 제 1 트랜지스터들에 대응하는 제 1 트랜지스터들을 이용하여 구성되는 더미 비트 라인 출력 회로; 및
    상기 더미 비트 라인 출력 회로의 전압 입력을 요구되는 전압 신호에 타이(tie)시키는 전압 타이(tie) 회로를 포함하며, 상기 전압 타이 회로는 상기 표준 SRAM 셀의 유사한 제 2 트랜지스터들에 대응하는 제 2 트랜지스터들을 이용하여 구성되는, 더미 SRAM 셀.
  12. 더미 SRAM 셀이 비트 라인 로딩(loading)에 관하여 표준 SRAM 셀과 실질적으로 유사한 전기적 특성들을 나타내도록, 상기 표준 SRAM 셀로부터 더미 SRAM 셀을 유도(derive)하는 방법으로서:
    상기 표준 SRAM 셀의 제 1 트랜지스터들이 더미 비트 라인 출력 회로로서 동작하도록, 상기 제 1 트랜지스터들에 대한 금속 층 접속들을 재구성하는 단계; 및
    상기 표준 SRAM 셀의 제 2 트랜지스터들이 상기 더미 비트 라인 출력 회로에 대한 전압 타이 회로로서 동작하도록, 상기 제 2 트랜지스터들에 대한 금속 층 접속들을 재구성하는 단계를 포함하는 더미 SRAM 셀 유도 방법.
  13. 제 12 항에 있어서,
    상기 제 1 트랜지스터들에 대한 금속 층 접속들을 재구성하는 단계는 상기 더미 비트 라인 출력 회로를 더미 비트 라인 부하로서 구성하기 위해 상기 금속 층 접속들을 재구성하는 단계를 포함하며, 상기 제 2 트랜지스터들에 대한 금속 층 접속들을 재구성하는 단계는 상기 전압 타이 회로를 상기 더미 비트 라인 부하의 입력을 로우(low) 전압 레일(rail)에 커플링시키기 위한 타이-로우(tie-low) 회로로 서 구성하기 위해 상기 금속 층 접속들을 재구성하는 단계를 포함하는, 더미 SRAM 셀 유도 방법.
  14. 제 12 항에 있어서,
    상기 제 1 트랜지스터들에 대한 금속 층 접속들을 재구성하는 단계는 상기 더미 비트 라인 출력 회로를 더미 비트 라인 구동기로서 구성하기 위해 상기 금속 층 접속들을 재구성하는 단계를 포함하며, 상기 제 2 트랜지스터들에 대한 금속 층 접속들을 재구성하는 단계는 상기 전압 타이 회로를 상기 더미 비트 라인 부하의 입력을 하이 전압 레일(high voltage rail)에 커플링시키는 타이-하이(tie-high) 회로로서 구성하기 위해 상기 금속 층 접속들을 재구성하는 단계를 포함하는, 더미 SRAM 셀 유도 방법.
KR1020087031978A 2006-06-01 2007-05-29 더미 ｓｒａｍ 셀에 관한 방법 및 장치 KR101042094B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/421,497 US7376032B2 (en) 2006-06-01 2006-06-01 Method and apparatus for a dummy SRAM cell
US11/421,497 2006-06-01

Publications (2)

Publication Number Publication Date
KR20090028568A true KR20090028568A (ko) 2009-03-18
KR101042094B1 KR101042094B1 (ko) 2011-06-16

Family

ID=38789939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087031978A KR101042094B1 (ko) 2006-06-01 2007-05-29 더미 ｓｒａｍ 셀에 관한 방법 및 장치

Country Status (7)

Country Link
US (1) US7376032B2 (ko)
EP (1) EP2024977B1 (ko)
JP (1) JP5265532B2 (ko)
KR (1) KR101042094B1 (ko)
CN (1) CN101454841B (ko)
AT (1) ATE544154T1 (ko)
WO (1) WO2007143458A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023287061A1 (ko) * 2021-07-14 2023-01-19 서울시립대학교 산학협력단 Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7855924B2 (en) * 2006-05-19 2010-12-21 Arm Limited Data processing memory circuit having pull-down circuit with on/off configuration
JP2008097787A (ja) * 2006-10-16 2008-04-24 Toshiba Corp 半導体記憶装置
US7755964B2 (en) * 2006-10-25 2010-07-13 Qualcomm Incorporated Memory device with configurable delay tracking
JP5093885B2 (ja) * 2007-04-26 2012-12-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin
JP5262454B2 (ja) * 2008-09-01 2013-08-14 富士通セミコンダクター株式会社 半導体メモリ
JP2010140534A (ja) * 2008-12-10 2010-06-24 Toshiba Corp 半導体記憶装置
US8279693B2 (en) 2010-04-09 2012-10-02 Qualcomm Incorporated Programmable tracking circuit for tracking semiconductor memory read current
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
WO2013108124A1 (en) * 2012-01-17 2013-07-25 Marvell World Trade Ltd. System and method for modifying activation of a sense amplifier
US9142274B2 (en) * 2012-01-30 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Tracking for write operations of memory devices
CN103219036A (zh) * 2012-12-21 2013-07-24 西安华芯半导体有限公司 一个可调整的静态随机存储器自定时电路
US9099200B2 (en) 2013-06-27 2015-08-04 International Business Machines Corporation SRAM restore tracking circuit and method
CN105336358B (zh) * 2014-05-28 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种sram存储单元、sram存储器及其控制方法
US10236055B1 (en) 2014-12-12 2019-03-19 Altera Corporation Memory element write-assist circuitry with dummy bit lines
US9858985B2 (en) 2015-10-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dual port SRAM cell
US9865316B2 (en) 2016-01-21 2018-01-09 Qualcomm Incorporated Memory with a word line assertion delayed by a bit line discharge for write operations with improved write time and reduced write power
CN107293323B (zh) * 2016-04-05 2020-04-10 中芯国际集成电路制造(上海)有限公司 写操作追踪电路及包括写操作追踪电路的存储器
US9858217B1 (en) * 2016-06-29 2018-01-02 Qualcomm Incorporated Within-die special oscillator for tracking SRAM memory performance with global process variation, voltage and temperature
TWI699781B (zh) * 2016-12-28 2020-07-21 聯華電子股份有限公司 靜態隨機存取記憶元件
CN109308920B (zh) * 2017-07-27 2020-11-13 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器阵列的供电控制电路
US20200135266A1 (en) * 2018-10-30 2020-04-30 Intel Corporation Random-access memory with loaded capacitance
US11694745B1 (en) 2019-10-18 2023-07-04 Gigajot Technology, Inc. SRAM with small-footprint low bit-error-rate readout

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61264590A (ja) * 1985-05-17 1986-11-22 Matsushita Electric Ind Co Ltd 信号発生回路
JPH02199850A (ja) * 1989-01-30 1990-08-08 Nec Corp ゲートアレイ半導体集積回路
US5091879A (en) * 1989-02-14 1992-02-25 Texas Instruments Incorporated BiCMOS static memory with improved performance stability
JPH0448816A (ja) * 1990-06-18 1992-02-18 Hitachi Ltd 半導体集積回路
US5936905A (en) * 1996-09-03 1999-08-10 Townsend And Townsend And Crew Llp Self adjusting delay circuit and method for compensating sense amplifier clock timing
JP3326560B2 (ja) * 2000-03-21 2002-09-24 日本テキサス・インスツルメンツ株式会社 半導体メモリ装置
JP4837841B2 (ja) * 2001-06-12 2011-12-14 富士通セミコンダクター株式会社 スタティックｒａｍ
JP4339532B2 (ja) * 2001-07-25 2009-10-07 富士通マイクロエレクトロニクス株式会社 セルフタイミング回路を有するスタティックメモリ
JP4408610B2 (ja) * 2002-08-09 2010-02-03 株式会社ルネサステクノロジ スタティック型半導体記憶装置
JP3981033B2 (ja) * 2003-03-24 2007-09-26 株式会社東芝 半導体記憶装置
JP4090967B2 (ja) * 2003-08-29 2008-05-28 松下電器産業株式会社 半導体記憶装置
JP4272592B2 (ja) * 2004-05-31 2009-06-03 パナソニック株式会社 半導体集積回路
JP2006079692A (ja) * 2004-09-08 2006-03-23 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007328900A (ja) * 2006-05-09 2007-12-20 Matsushita Electric Ind Co Ltd スタティック型半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023287061A1 (ko) * 2021-07-14 2023-01-19 서울시립대학교 산학협력단 Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이

Also Published As

Publication number Publication date
CN101454841A (zh) 2009-06-10
ATE544154T1 (de) 2012-02-15
US7376032B2 (en) 2008-05-20
WO2007143458A2 (en) 2007-12-13
KR101042094B1 (ko) 2011-06-16
JP5265532B2 (ja) 2013-08-14
JP2009539204A (ja) 2009-11-12
EP2024977A2 (en) 2009-02-18
US20070280022A1 (en) 2007-12-06
EP2024977B1 (en) 2012-02-01
CN101454841B (zh) 2013-05-08
WO2007143458A3 (en) 2008-05-02

Similar Documents

Publication Publication Date Title
KR101042094B1 (ko) 더미 ｓｒａｍ 셀에 관한 방법 및 장치
US10446224B2 (en) Semiconductor SRAM circuit having a plurality of MOSFETS controlling ground potential
US7957177B2 (en) Static random-access memory with boosted voltages
US7196942B2 (en) Configuration memory structure
US7710813B1 (en) Electronic fuse array
TWI688949B (zh) 在一記憶體器件中之讀取輔助技術
US20090073782A1 (en) System, apparatus, and method to increase read and write stability of scaled sram memory cells
US7301793B2 (en) Semiconductor memory device
US8295099B1 (en) Dual port memory with write assist
US8716809B2 (en) Hardened programmable devices
US8804450B2 (en) Memory circuits having a diode-connected transistor with back-biased control
US10236055B1 (en) Memory element write-assist circuitry with dummy bit lines
JP3831277B2 (ja) 半導体装置
US20170092353A1 (en) Memory with regulated ground nodes and method of retaining data therein
KR20220050054A (ko) 계층-특정 제어들을 갖는 3d 저장 아키텍처
US8680887B2 (en) Nonvolatile configuration memory
US20210304824A1 (en) Sense amplifier look-through latch for famos-based eprom

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140529

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160330

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170330

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 8