CN109308920B - 静态随机存取存储器阵列的供电控制电路 - Google Patents

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Abstract

本发明公开一种静态随机存取存储器SRAM阵列的供电控制电路，该供电控制电路包括：SRAM测试单元，SRAM测试单元的结构与SRAM阵列一个基本单元的结构相同；开关装置，分别与电源、SRAM测试单元和SRAM阵列连接；开关控制电路，分别与SRAM测试单元和开关装置连接，在SRAM测试单元的测试电压小于预定电压的情况下，控制开关装置导通，使得电源为SRAM阵列和SRAM测试单元充电。本发明通过监测SRAM测试单元的漏电电流的方式，来监测SRAM阵列的漏电电流，控制开关装置导通，为SRAM阵列充电。本发明上述实施例的SRAM阵列供电控制电路输出电压稳定，不受温度等环境因素影响；本发明上述实施例可直接适应温度、压降以及环境造成变化，提前进行电压恢复。

Description

静态随机存取存储器阵列的供电控制电路
技术领域
本发明涉及半导体领域，特别涉及一种SRAM(Static Random Access Memory，静态随机存取存储器)阵列的供电控制电路。
背景技术
维持SRAM中储存的数据所需的电压很小，约在0.6v～0.9v，而且所需求电流非常小，大概是uA级别的量级。在便携式产品中，通常使用LDO(low dropout regulator，低压差线性稳压器)来给该模块供电，但是LDO本身也会消耗uA级别的电流，而随着可穿戴式设备的出现对功耗的要求也越来越高，因此如何节省功耗将是必须解决的问题。
另一种使用晶体管连接的方式供电，这种方法的优点是自身不消耗DC电流，但是输出电压不可控制，一般会随着门限电压Vth改变，如55nm中2.5v的device，Vth为0.6～0.75v，三个MOS串接压降变化为1.8～2.25v，对输出的影响变化为0.45v。
若使用电容来稳定输出则输出电流会受到器件影响，若受到影响则输出时间将会被拉长或缩短，导致器件上的压降不足。
发明内容
鉴于以上技术问题，本发明提供了一种静态随机存取存储器阵列的供电控制电路，输出电压稳定，不受温度等环境因素影响。
根据本发明的一个方面，提供一种静态随机存取存储器阵列的供电控制电路，包括：
SRAM测试单元，SRAM测试单元的结构与SRAM阵列一个基本单元的结构相同；
开关装置，分别与电源、SRAM测试单元和SRAM阵列连接；
开关控制电路，分别与SRAM测试单元和开关装置连接，在SRAM测试单元的测试电压小于预定电压的情况下，控制开关装置导通，使得电源为SRAM阵列和SRAM测试单元充电。
在本发明的一个实施例中，开关控制电路在SRAM测试单元的漏电电压大于等于预定电压的情况下，控制开关装置断开，以断开电源向SRAM阵列和SRAM测试单元的充电。
在本发明的一个实施例中，SRAM测试单元的供电电压小于SRAM阵列的供电电压，其中所述供电电压为SRAM基本单元中P沟道金属氧化物半导体的源极电压。
在本发明的一个实施例中，SRAM测试单元为SRAM阵列的一个基本单元。
在本发明的一个实施例中，SRAM测试单元为SRAM阵列的备用基本单元。
在本发明的一个实施例中，SRAM测试单元和SRAM阵列处于相同的温度环境。
在本发明的一个实施例中，所述电源还分别与SRAM测试单元和SRAM阵列连接，用于对SRAM测试单元和SRAM阵列提供最小电流。
在本发明的一个实施例中，所述SRAM供电控制电路还包括：
漏电加速电路，分别与SRAM测试单元和开关控制电路连接，对SRAM测试单元的漏电进行加速。
在本发明的一个实施例中，所述漏电加速电路为互补金属氧化物半导体。
在本发明的一个实施例中，所述开关控制电路为缓冲器。
在本发明的一个实施例中，所述SRAM供电控制电路为低压差线性稳压器。
在本发明的一个实施例中，所述开关装置包括第一开关和第二开关，其中：
第一开关，分别与电源和SRAM测试单元连接；
第二开关，分别与SRAM阵列和第一开关连接；
开关控制电路，分别与第一开关和第二开关连接，在SRAM测试单元的测试电压小于预定电压的情况下，控制第一开关和第二开关导通，使得电源为SRAM阵列和SRAM测试单元充电。
在本发明的一个实施例中，所述第一开关为继电器、P沟道金属氧化物半导体、N沟道金属氧化物半导体中的任一项。
在本发明的一个实施例中，所述第二开关为继电器、P沟道金属氧化物半导体、N沟道金属氧化物半导体中的任一项。
本发明采用监测SRAM测试单元的漏电电流的方式，来监测SRAM阵列的漏电电流，使得在SRAM阵列将要从维持状态切换到不稳定状态的情况下，控制开关装置导通，为SRAM阵列充电。本发明上述实施例的SRAM阵列供电控制电路输出电压稳定，不受温度等环境因素影响；本发明上述实施例可直接适应温度、压降以及环境造成变化，提前进行电压恢复。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明SRAM阵列的供电控制电路第一实施例的示意图。
图2为SRAM基本单元的结构示意图。
图3为本发明SRAM阵列的供电控制电路第二实施例的示意图。
图4为本发明SRAM阵列的供电控制电路第三实施例的示意图。
图5为本发明SRAM阵列的供电控制电路第四实施例的示意图。
图6为本发明SRAM阵列的供电控制电路第五实施例的示意图。
图7为本发明SRAM阵列的供电控制电路第六实施例的示意图。
图8为现有LDO的结构示意图。
图9为125摄氏度下图8实施例中各测试点的波形图。
图10为125摄氏度下图7实施例中各测试点的波形图。
图11为27摄氏度下图8实施例中各测试点的波形图。
图12为27摄氏度下图7实施例中各测试点的波形图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1为本发明SRAM阵列的供电控制电路第一实施例的示意图。如图1所示，所述SRAM阵列的供电控制电路包括SRAM测试单元(bit cell)10、开关装置20和开关控制电路30，其中：
在本发明的一个实施例中，所述SRAM供电控制电路为低压差线性稳压器。
SRAM测试单元10，SRAM测试单元10的结构与SRAM阵列40中一个基本单元的结构相同。
在本发明的一个实施例中，SRAM测试单元10和SRAM阵列40处于相同的温度环境。
在本发明的一个实施例中，SRAM测试单元10可以为SRAM阵列40的一个基本单元(如图2所示)。
图2为SRAM基本单元的结构示意图。如图2所示，所述SRAM基本单元包括6个场效应管M1、M2、M3、M4、M5、M6，其中，SRAM的每一位bit存储在4个场效应管(M1、M2、M3、M4)构成的交叉耦合的两个反相器中，其中M1和M2构成反相器，M3和M4构成第二反相器。另外，两个场效应管(M5、M6)是存储基本单元到用于读写的位线(bit line)的控制开关。
在本发明的一个实施例中，SRAM测试单元10可以为SRAM阵列40的备用基本单元。通常在进行流片的时候，一般可以在被切割的周围都会有多余的空间，可以直在在上面依照相同制程多制作几个bit cell当做备用。
开关装置20，分别与电源50、SRAM测试单元10和SRAM阵列连接40连接。
在本发明的一个实施例中，所述开关装置可以为继电器、P沟道金属氧化物半导体PMOS、N沟道金属氧化物半导体NMOS中的任一项。
开关控制电路30，分别与SRAM测试单元10和开关装置20连接。
在本发明的一个实施例中，所述开关控制电路30为缓冲器(buffer)。
开关控制电路30，用于在SRAM测试单元10的测试电压小于预定电压的情况下，控制开关装置20导通，使得电源50为SRAM阵列40和SRAM测试单元10充电，以便将SRAM阵列40和SRAM测试单元10从维持状态(Retention Mode)切换到充电状态，其中所述SRAM测试单元10的测试电压指的是如图2所示的第二反相器的输出端电压(即M3和M4的漏极电压)。
在本发明的一个实施例中，开关控制电路30还可以用于在SRAM测试单元10的漏电电压大于等于预定电压的情况下，控制开关装置20断开，以断开电源50向SRAM阵列40和SRAM测试单元10的充电，使得SRAM阵列40和SRAM测试单元10处于维持状态。
在本发明的一个实施例中，所述电源50还可以分别与SRAM测试单元10和SRAM阵列40连接，用于对SRAM测试单元10和SRAM阵列40提供在维持状态所需的最小电流。
在本发明的第一具体实施例中，所述电源50可以通过第一最小电流通路给SRAM测试单元10提供最小电流，并通过第二最小电流通路给SRAM阵列40提供在维持状态所需的最小电流。
在本发明的第二具体实施例中，所述电源50可以通过第三最小电流通路给SRAM测试单元10和SRAM阵列40提供最小电流。
所述维持状态在任何SRAM中皆可以看到，其主要的用处是维持最低电压使存储的数据不会消失，电压会随着时间逐渐放电，当放电的电压低于MOS管偏压的时候数据会变成不稳定unstable的状态，也就是常说的数据遗失，无法肯定是不是正确数据，但是如果一直给他充电就很浪费电了，才采用Retention Mode。
基于本发明上述实施例提供的SRAM阵列供电控制电路，采用监测SRAM测试单元的漏电电流的方式，来监测SRAM阵列的漏电电流，使得在SRAM阵列将要从维持状态切换到不稳定状态的情况下，控制开关装置导通，为SRAM阵列充电。由此，本发明上述实施例的SRAM阵列供电控制电路输出电压稳定，不受温度等环境因素影响，从而解决了现有LDO电路输出不稳定，输出电压易受温度影响的问题。
在本发明的一个实施例中，SRAM测试单元10的供电电压小于SRAM阵列40的供电电压，其中所述供电电压为SRAM基本单元中P沟道金属氧化物半导体PMOS(如图2中M2和M4)的源极电压。
本发明上述实施例中，SRAM测试单元10的供电电压小于SRAM阵列40的供电电压，因此SRAM测试单元10的漏电速度会比相同环境的SRAM阵列40快，即SRAM测试单元10的漏电电流更高，从而可以起到重新充电的提前预警作用。
例如：在本发明的一个实施例中，可以对SRAM测试单元10配的电压是SRAM_DVDD而不是直接连接DVDD，因此SRAM测试单元10的掉电速度会比一般相同环境的SRAM阵列还快。当发生电压掉电进入不稳定状态时，会使与它并用的开关控制电路30产生效应，马上反应出电压不稳定，控制开关装置开始进行充电，以便稳定SRAM阵列的电压。
图3为本发明SRAM阵列的供电控制电路第二实施例的示意图。与图1所示实施例相比，在图3所示实施例中，所述SRAM供电控制电路还可以包括漏电加速电路60，其中：
漏电加速电路60，分别与SRAM测试单元10和开关控制电路30连接，对SRAM测试单元10的漏电进行加速，使得预警用的SRAM测试单元10相比SRAM阵列40更容易进入unstable状态。
在本发明的一个实施例中，所述漏电加速电路60可以为电阻或互补金属氧化物半导体CMOS等任意用电器。
对于SRAM阵列而言，漏电流的发生一般与温度湿度等环境要素有关，如果在高温情况下SRAM漏电也会加速，而供电控制电路本身带有漏电加速电路，所以SRAM测试单元的漏电会更快，一样能起到提前预警的做用，不像其它电路是固定电压，更容易受到外部影响。
本发明上述实施例可以自动依照环境(工艺、电压、温度)调整充放电时间，借此产生最小电流来维持SRAM的Retention Mode，进而取代传统只能使用Worst Case来维持Retention Mode的状况。
本发明上述实施例通过额外漏电的方式来进行充电预警；本发明上述实施例改进无直流电流的设计模块，从而进一步防止了环境(工艺、电压、温度)造成电流变化产生的影响。
本发明上述实施例不需要一直维持电流来保持数据，本发明上述实施例只有在retention mode被触发的时候才会产生高电流充电，因此本发明上述实施例可以有效减少功耗消耗，实现节能。
图4为本发明SRAM阵列的供电控制电路第三实施例的示意图。与图3所示实施例相比，在图4所示实施例中，所述供电控制电路还包括第三开关70，其中：
第三开关70为PMOS，第三开关70的源极接VDD，栅极接地，漏极分别接SRAM阵列40和SRAM测试单元10。第三开关70始终导通，构成第三最小电流通路，给SRAM阵列40和SRAM测试单元10提供维持状态所需的最小电流。
开关装置20为PMOS，开关装置20的源极接VDD，栅极接SRAM维持状态的控制端(具体为开关控制电路30的输出端)，漏极分别接SRAM阵列40和SRAM测试单元10。
开关装置20为SRAM阵列40和SRAM测试单元10的充电控制开关。当开关装置20导通时，电源为SRAM阵列40和SRAM测试单元10充电；当开关装置20断开时，SRAM阵列40和SRAM测试单元10处于维持状态，电源只是通过第三开关70给SRAM阵列40和SRAM测试单元10提供最小电流。
图4实施例中，漏电加速电路60为栅极和源极接地的CMOS，漏电加速电路60的存在，使得SRAM测试单元10比SRAM阵列40的漏电更快，从而起到了提前预警的作用。
图4实施例中，开关控制电路为缓冲器Buffer。如图4所示，缓冲器包括两个串联连接的CMOS反相器，其中一个CMOS反相器由两个互补的MOS管组成，源极连接高电平的为PMOS，源极连接低电平的为NMOS。输入电路接在两个场效应管的栅极处，输出电路从两个场效应管的漏极连接处接出。当输入为低电平时，PMOS导通，NMOS关闭，输出高电平；当输入为高电平时，NMOS导通，PMOS关闭，输出低电平。
在图4实施例中，当SRAM测试单元10处于维持状态的情况下，由于漏电的存在，测试电压(即Buffer的输入电压)逐渐减小，当测试电压小于预定值的情况下，Buffer输出为低电平。在Buffer输出为低电平的情况下，开关装置(PMOS)20导通，给SRAM阵列40和SRAM测试单元10充电。在充电一定时间后，当测试电压大于预定值时，Buffer输出为高电平。
在Buffer输出为高电平的情况下，开关装置(PMOS)20断开，SRAM阵列40和SRAM测试单元10处于维持状态，电源只是通过第三开关70给SRAM阵列40和SRAM测试单元10提供最小电流。
本发明上述实施例通过额外漏电的方式来进行充电预警；本发明上述实施例改进无直流电流的设计模块，从而进一步防止了环境(工艺、电压、温度)造成电流变化产生的影响。
本发明上述实施例不需要一直维持电流来保持数据，本发明上述实施例只有在retention mode被触发的时候才会产生高电流充电，因此本发明上述实施例可以有效减少功耗消耗，实现了节能。
图5为本发明SRAM阵列的供电控制电路第四实施例的示意图。与图3所示实施例相比，在图5所示实施例中，所述开关装置可以包括第一开关21和第二开关22，其中：
第一开关21分别与电源50和SRAM测试单元10连接。第一开关21为SRAM测试单元10的充电控制开关。在第一开关21导通的情况下，电源为SRAM测试单元10充电；在第一开关21断开的情况下，SRAM测试单元10处于维持状态。
在本发明的一个实施例中，所述第一开关21为继电器、P沟道金属氧化物半导体PMOS、N沟道金属氧化物半导体NMOS中的任一项。
第二开关22分别与SRAM阵列40和第一开关21连接。第二开关22为SRAM阵列40的充电控制开关。在第一开关21和第二开关22均导通的情况下，电源为SRAM阵列40充电；在第一开关21和第二开关22中任一开关断开的情况下，SRAM阵列40处于维持状态。
在本发明的一个实施例中，所述第二开关22为继电器、P沟道金属氧化物半导体PMOS、N沟道金属氧化物半导体NMOS中的任一项。
图6为本发明SRAM阵列的供电控制电路第五实施例的示意图。图6实施例是本发明图5实施例的一个具体示例。与图5所示实施例相比，在图6所示实施例中，所述供电控制电路还可以包括第四开关80和第五开关90，其中：
第四开关80为PMOS，第四开关80的源极接VDD，栅极接地，漏极接SRAM阵列40。第四开关80始终导通，构成第二最小电流通路，给SRAM阵列40提供在维持状态所需的最小电流。
第五开关90为PMOS，第五开关90的源极接VDD，栅极接地，漏极接SRAM测试单元10。第五开关90始终导通，构成第一最小电流通路，给SRAM测试单元10提供在维持状态所需的最小电流。
图6实施例中，第一开关21为PMOS，第一开关21的源极接VDD，第一开关21的栅极接SRAM维持状态的控制端(具体为开关控制电路30的输出端)，第一开关21的漏极接SRAM测试单元10和第五开关90的漏极。
第一开关21为SRAM测试单元10的充电控制开关。在第一开关21导通的情况下，电源为SRAM测试单元10充电；在第一开关21断开的情况下，SRAM测试单元10处于维持状态。
图6实施例中，第二开关22为PMOS，第二开关22的源极接第一开关21的漏极，第二开关22的栅极接SRAM维持状态的控制端(具体为开关控制电路30的输出端)，第二开关22的漏极接第四开关80的漏极。
第二开关22为SRAM阵列40的充电控制开关。在第一开关21和第二开关22均导通的情况下，电源为SRAM阵列40充电；在第一开关21和第二开关22中任一开关断开的情况下，SRAM阵列40处于维持状态。
图6实施例中SRAM测试单元10的结构与图2实施例中SRAM基本单元的结构相同，这里不再详述。
图6实施例中缓存器50的结构与图4实施例中缓存器50的结构相同或类似，这里不再详述。
在图6实施例中，当SRAM测试单元10处于维持状态的情况下，由于漏电的存在，测试电压(即Buffer的输入电压)逐渐减小，当测试电压小于预定值的情况下，Buffer输出为低电平。在Buffer输出为低电平的情况下，第一开关21和第二开关22导通，给SRAM阵列40和SRAM测试单元10充电。
在充电一定时间后，当测试电压大于预定值时，Buffer输出为高电平。在Buffer输出为高电平的情况下，第一开关21和第二开关22断开，SRAM阵列40和SRAM测试单元10处于维持状态，电源只是通过第四开关80和第五开关90给SRAM阵列40和SRAM测试单元10提供最小电流。
本发明上述实施例的SRAM阵列供电控制电路，输出电压稳定，不受温度等环境因素影响，从而解决了现有LDO电路输出不稳定，输出电压易受温度影响的问题；本发明上述实施例通过额外漏电的方式来进行充电预警；本发明上述实施例改进无直流电流的设计模块，从而进一步防止了环境(工艺、电压、温度)造成电流变化产生的影响；本发明上述实施例不需要一直维持电流来保持数据，本发明上述实施例只有在retention mode被触发的时候才会产生高电流充电，因此本发明上述实施例可以有效减少功耗消耗，实现了节能。
图7为本发明SRAM阵列的供电控制电路第六实施例的示意图。图7实施例是本发明图5实施例的另一具体示例。图7实施例与图6所示实施例相比，差别在于：第二开关22为继电器，继电器包括继电器线圈221和继电器触点222，其中：
继电器线圈221的一端与SRAM维持状态的控制端(具体为开关控制电路30的输出端)连接，继电器线圈221的另一端接地。
继电器触点222的一端与第四开关80的漏极连接，继电器触点222的另一端与第五开关90的漏极连接。
在图7实施例中，当SRAM测试单元10处于维持状态的情况下，由于漏电的存在，测试电压(即Buffer的输入电压)逐渐减小，当测试电压小于预定值的情况下，Buffer输出为低电平。在Buffer输出为低电平的情况下，第一开关21(PMOS)导通，电源给SRAM测试单元10充电；在Buffer输出为低电平的情况下，继电器线圈221通电，继电器触点222接通，电源给SRAM阵列40充电。
在充电一定时间后，当测试电压大于预定值时，Buffer输出为高电平。在Buffer输出为高电平的情况下，第一开关21和第二开关22断开，SRAM阵列40和SRAM测试单元10处于维持状态，电源只是通过第四开关80和第五开关90给SRAM阵列40和SRAM测试单元10提供最小电流。
在图7实施例中，所述SRAM阵列供电控制电路还可以包括第一电阻R1、第二电阻R2和第三电阻R3，其中：
第一电阻R1设置在电源50与第一开关21之间；第二电阻R2设置在电源50与第四开关80之间；第三电阻R3设置在电源50与第五开关90之间。
在本发明一个实施例中，通过将第一电阻R1、第二电阻R2和第三电阻R3设置为不同阻值的电阻，使得SRAM测试单元10的供电电压小于SRAM阵列40的供电电压。
在本发明一个优选实施例中，第一电阻R1的电阻值小于第二电阻R2的电阻值；第二电阻R2的电阻值小于第三电阻R3的电阻值。
在本发明一个具体实施例中，第一电阻R1的电阻值为10.484K欧姆，第二电阻R2的电阻值为484M欧姆；第三电阻R3的电阻值为484G欧姆。
本发明上述实施例中，SRAM测试单元10的供电电压小于SRAM阵列40的供电电压，因此SRAM测试单元10的漏电速度会比相同环境的SRAM阵列40快，即SRAM测试单元10的漏电电流更高，从而可以起到重新充电的提前预警作用。
本发明上述实施例通过额外漏电的方式来进行充电预警。本发明上述实施例改进无直流电流的设计模块，从而进一步防止了环境(工艺、电压、温度)造成电流变化产生的影响。
本发明上述实施例不需要一直维持电流来保持数据，本发明上述实施例只有在retention mode被触发的时候才会产生高电流充电，因此本发明上述实施例可以有效减少功率消耗，实现节能。
下面通过具体实施例本发明SRAM阵列供电控制电路(新LDO)和现有LDO在不同温度下的功率消耗进行对比。
图8为现有LDO的结构示意图。如图8所示，现有LDO包括NMOS场效应管N1和N2、以及电子R0，其中，NMOS场效应管N1的栅极和漏极接电源Vdd；N1的源极与NMOS场效应管N2的栅极和漏极连接；N2的源极与电阻R0的第一端连接，电阻R0的第二端与SRAM阵列的连接。
图9和图10分别为125摄氏度下图8和图7实施例中各测试点的波形图。图11和图12分别为27摄氏度下图8和图7实施例中各测试点的波形图。
图9和图11所示的有关图8实施例的测试波形中，净电压(net1)为LDO网络的电压值，即电阻R0的第二端的电压值；而测试点(R0/PLUS)的平均电流为流经图8实施例中电阻R0的第一端的平均电流值。
图10和图12所示的有关图7实施例的测试波形中，第一测试点(chenk_in)的电压值为如图7所示的SRAM测试单元10中第二反相器的输出端电压(即M3和M4的漏极电压、缓冲器的输出电压)；第二测试点(SRAM_ctrl)的电压值为图7实施例中缓冲器Buffer的输出端电压、即第一开关21和第二开关22的栅极电压；第三测试点(bit_cell)的电压值为图7实施例中第四开关80的漏极电压值；第四测试点(SRAM_in)的电压值为图7实施例中第二开关22的源极电压值；第五测试点(R3/MINUS)的平均电流为流经图7实施例中第五开关90的源极的平均电流值；而第五测试点(bitcell_current)的平均电流为SRAM阵列40的平均电流值。
通过对比可知，对于现有LDO结构而言，不包含充电预警电路，SRAM一直在充电，所以图9和图11的电流波形为平稳的。
而对于本申请的SRAM阵列供电控制电路(新LDO)而言，包括充电预警电路，只有在维持状态retention mode被触发(测试电压低于0.4v)的时候才会产生高电流充电，所以如图10和12所示，电流波形为尖锐的。
表1
温度 现有LDO电流 新LDO电流 功耗减小比例
27度 237.5nA 59nA 75.16％
125度 3.384uA 0.975uA 71.19％
表1为通过图9-图12的波形图获取的不同温度下，新旧LDO电路的平均电流对比，以及功耗的减小比例。如表1所示，本申请的SRAM阵列供电控制电路(新LDO)相对现有LDO而言，流经LDO的平均电流值大大减小，从而使得新LDO电路的功耗大大减小。
本发明上述实施例改进了无直流电流的设计模块，从而进一步防止了环境(工艺、电压、温度)造成电流变化产生的影响。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
本发明的描述是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。

Claims (11)

1.一种静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，包括：
SRAM测试单元，SRAM测试单元的结构与SRAM阵列一个基本单元的结构相同；
开关装置，分别与电源、SRAM测试单元和SRAM阵列连接；
开关控制电路，分别与SRAM测试单元和开关装置连接，在SRAM测试单元的测试电压小于预定电压的情况下，控制开关装置导通，使得电源为SRAM阵列和SRAM测试单元充电；
其中，SRAM测试单元的供电电压小于SRAM阵列的供电电压，其中所述供电电压为SRAM基本单元中P沟道金属氧化物半导体的源极电压。
2.根据权利要求1所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，
开关控制电路在SRAM测试单元的漏电电压大于等于预定电压的情况下，控制开关装置断开，以断开电源向SRAM阵列和SRAM测试单元的充电。
3.根据权利要求1或2所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，
SRAM测试单元为SRAM阵列的一个基本单元；
和/或，
SRAM测试单元为SRAM阵列的备用基本单元；
和/或，
SRAM测试单元和SRAM阵列处于相同的温度环境。
4.根据权利要求1或2所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，
所述电源还分别与SRAM测试单元和SRAM阵列连接，用于对SRAM测试单元和SRAM阵列提供最小电流。
5.根据权利要求1或2所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，还包括：
漏电加速电路，分别与SRAM测试单元和开关控制电路连接，对SRAM测试单元的漏电进行加速。
6.根据权利要求5所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，
所述漏电加速电路为互补金属氧化物半导体。
7.根据权利要求1或2所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，
所述开关控制电路为缓冲器。
8.根据权利要求1或2所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，
所述SRAM供电控制电路为低压差线性稳压器。
9.根据权利要求1或2所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，
所述开关装置为继电器、P沟道金属氧化物半导体、N沟道金属氧化物半导体中的任一项。
10.根据权利要求1或2所述静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，所述开关装置包括第一开关和第二开关，其中：
第一开关，分别与电源和SRAM测试单元连接；
第二开关，分别与SRAM阵列和第一开关连接；
开关控制电路，分别与第一开关和第二开关连接，在SRAM测试单元的测试电压小于预定电压的情况下，控制第一开关和第二开关导通，使得电源为SRAM阵列和SRAM测试单元充电。
11.根据权利要求10所述的静态随机存取存储器SRAM阵列的供电控制电路，其特征在于，
所述第一开关为继电器、P沟道金属氧化物半导体、N沟道金属氧化物半导体中的任一项；
和/或，
所述第二开关为继电器、P沟道金属氧化物半导体、N沟道金属氧化物半导体中的任一项。
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