CN102105940A - 半导体存储装置 - Google Patents

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CN102105940A CN2010800021703A CN201080002170A CN102105940A CN 102105940 A CN102105940 A CN 102105940A CN 2010800021703 A CN2010800021703 A CN 2010800021703A CN 201080002170 A CN201080002170 A CN 201080002170A CN 102105940 A CN102105940 A CN 102105940A
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县泰宏
角谷范彦
增尾昭
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Abstract

本发明提供一种半导体存储装置。其中，通过在存储单元阵列(101)内配置虚拟单元阵列(201)、在输入输出电路(400)之间配置中间缓冲器(300)，从而在位宽大的存储器中也能将面积增大效果抑制在最小限度，同时使输入输出电路(400)的控制信号高速且高频率地动作。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置的高速化。
背景技术
在使位宽大的存储器高速动作时，由于对读出放大器启动信号、位线预充电信号、列译码信号等输入输出电路的控制信号进行传送之际的布线电阻、布线电容及栅极电容变大，从而越靠后级则波形越难以上升或下降。因此，为了实现高速化，存在经由中继器供给控制信号的结构(参照专利文献1)。
专利文献1：日本特开平11-353870号公报
在现有的一般结构的存储器的情况下，由于若位宽变大，则读出放大器启动信号、位线预充电信号、列译码信号等输入输出电路的控制信号的布线电阻、布线电容及栅极电容就会变大，因此难以适应高速化。
另外，在配置如专利文献1那样的中继器的情况下，由于中继器的区域，配置在不同于如读出放大器或列译码器这样的与存储单元的间距相匹配的区域的区域上，因此在中继器的周边无法配置存储单元，从而该区域会成为大的无信号区(dead space)，为了实现高速化而带来的面积增大后果变大。
发明内容
本发明的半导体存储装置，在存储单元阵列内沿着位线方向配置虚拟单元，在该虚拟单元的延长上和输入输出电路的交叉区域配置中间缓冲器。由此，不会损坏存储单元的连续性，并且，既能将面积增加抑制在最小限度，又能使通向输入输出电路的控制信号高速动作。
(发明效果)
根据本发明的半导体存储装置，通过将输入输出电路的控制信号的中间缓冲器，配置在存储单元阵列内设置的虚拟区域的延长上与输入输出电路之间的交叉区域，从而能够使通向输入输出电路的控制信号高速地动作。另外，通过将虚拟单元配置在与中间缓冲器对应的存储单元阵列区域内，从而能够在不损坏存储单元的连续性的情况下将面积增加抑制在最小限度。
附图说明
图1是本发明的第1实施方式中的电路图。
图2是本发明的第1实施方式中的电路动作图。
图3是本发明的第2实施方式中的电路图。
图4是本发明的第2实施方式中的电路动作图。
图5是本发明的第3实施方式中的布局图。
图6是本发明的第3实施方式中的存储单元电路图。
图7是本发明的第4实施方式中的布局图。
图8是本发明的第4实施方式中的电路图。
图9是本发明的第4实施方式中的布局图。
图10是本发明的第5实施方式中的布局图。
图11是本发明的第5实施方式中的电路图。
图12是本发明的第5实施方式中的布局图。
图13是本发明的第6实施方式中的电路图。
图14是本发明的第7实施方式中的电路图。
图15是本发明的第8实施方式中的电路图。
图16是本发明的第9实施方式中的电路图。
图17是本发明的第10实施方式中的电路图。
图18是本发明的第11实施方式中的电路图。
图19是本发明的第12实施方式中的电路图。
图20是本发明的第13实施方式中的电路图。
图21是本发明的第14实施方式中的电路图。
图22是本发明的第15实施方式中的电路图。
图23是本发明的第16实施方式中的电路图。
图24是本发明的第16实施方式中的电路动作图。
符号说明：100-存储单元；101-存储单元阵列；102、202-触点电阻；200-虚拟单元；201-虚拟单元阵列；300-中间缓冲器；400-输入输出电路；500-控制电路；600-行译码器；701-栅极；702-扩散区域；703-触点；800-基板触点；900-读出放大器。
具体实施方式
图1是发明的实施方式中的半导体存储装置的结构图，是由存储单元阵列101、虚拟单元阵列201、中间缓冲器300、输入输出电路400、控制电路500及行译码器600构成的m+n位宽的存储器。中间缓冲器300被配置在第m位输入输出电路400和第m+1位输入输出电路400之间，在存储单元阵列101内的与中间缓冲器300对应的位置处，配置有沿着位线方向排列了虚拟单元的虚拟单元阵列201。SIG0～SIGm+n-1代表性表示输入输出电路400的控制信号，是在各自的输入输出电路400位置处的节点。例如，读出放大器启动信号、位线预充电信号、列译码信号等对应于此。由于SIGm通过中间缓冲器300对SIGm-1进行缓冲，因此在门电路级数上有2级不同。
图2是表示图1的电路的SIG0～SIGm+n-1的波形。即使在位宽m+n较大而高速地进行动作的情况下，由于在第m位输入输出电路400和第m+1位输入输出电路400之间配置有中间缓冲器300，因此SIG0～SIGm+n-1也能够特别快速地上升至VDD或下降至VSS。此外，在SIGm～SIGm+n-1中，相对于SIG0～SIGm-1发生与2级门电路相应的延迟DT。无论输入输出电路400是输入电路还是输出电路都是一样的。
图3是表示本发明的实施方式中的半导体存储装置的结构图，是由存储单元阵列101、虚拟单元阵列201、中间缓冲器300、输入输出电路400、控制电路500及行译码器600构成的m+n位宽的存储器。中间缓冲器300配置为被第m位输入输出电路400和第m+1位输入输出电路400夹持，在存储单元阵列101内的与中间缓冲器300对应的位置处，配置有沿着位线方向排列了虚拟单元的虚拟单元阵列201。SIG0～SIGm+n-1代表性表示输入输出电路400的控制信号，是各自的输入输出电路400的位置处的节点。例如，放大读出器启动信号、位线预充电信号、列译码信号等相当于此。由于在控制电路500和中间缓冲器300中分别配置了用于使SIG0～SIGm+n-1的延迟一致的缓冲电路，因此SIG0～SIGm+n-1都是相同的延迟。
图4是图3的电路的SIG0～SIGm+n-1的波形。即使在位宽m+n较大而高速动作的情况下，由于在控制电路500内配置有缓冲电路，并且在第m位输入输出电路400和第m+1位输入输出电路400之间配置有中间缓冲器300，因此第m位信号SIGm-1、第m+n位信号SIGm+n-1也都能特别快速地上升至VDD或下降至VSS。输入输出电路400无论是输出电路还是输入电路都是一样的。
图5是本发明的实施方式中的SRAM的结构图，示出了构成图1或图3的存储单元阵列101的存储单元100、以及构成虚拟单元阵列201的虚拟单元200的布局形状。701表示栅极，702表示扩散区域，703表示触点。虚拟单元200成为存储单元100的基板触点800，既能将面积增大抑制在最小限度，又能在输入输出电路400之间配置中间缓冲器300。此外，在ROM及DRAM等SRAM以外的存储器中也是一样的。
图6是SRAM情况下的存储单元100的电路图。图6的存储单元100由P沟道型负载晶体管MP1、MP2、N沟道型存取晶体管MN1、MN2、N沟道型驱动晶体管MN3、MN4构成。WL表示字线，BL、NBL表示1对位线。
图7是本发明的实施方式中的SRAM的结构图，示出了构成图1或图3的存储单元阵列101的存储单元100及构成虚拟单元阵列201的虚拟单元200的布局形状。虚拟单元200的栅极、扩散、触点成为与存储单元100的栅极、扩散、触点的一部分相同的形状，能够在不损坏存储单元100的光学上的连续性的情况下，在将面积增大抑制在最小限度的同时在输入输出电路400之间配置中间缓冲器300。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图8是图7的布局所对应的电路图。在此，在虚拟单元200中，省略了负载晶体管MP1、MP2的配设，驱动晶体管MN3、MN4的栅极与VSS连接。DBL、NDBL1是一对虚拟位线。
即使如图9所示那样配置2列以上的虚拟单元200，也能得到同样的效果。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图10是本发明的实施方式中的SRAM的结构图，示出了构成图1或图3的存储单元阵列101的存储单元100、以及构成虚拟单元阵列201的虚拟单元200的布局形状。虚拟单元200的栅极、扩散、触点呈与存储单元100的栅极、扩散、触点相同的形状，能够在不损坏存储单元100的光学上的连续性的情况下，在将面积增大抑制在最小限度的同时在输入输出电路400之间设置中间缓冲器300。
图11是图10的布局所对应的电路图。在此，虚拟单元200具有与存储单元100相同的内部结构。
即使如图12所示那样配置2列以上的虚拟单元200，也能得到同样的效果。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图13是本发明的实施方式中的SRAM的结构图，通过预充电晶体管MP3、MP4对构成图1或图3的虚拟单元阵列201的虚拟单元200的虚拟位线DBL、NDBL进行预充电，该预充电晶体管MP3、MP4与对存储单元100的位线BL、NBL进行预充电的预充电晶体管MP3、MP4为相同形状。PCL、PCR是位线预充电信号，PCL对应于前述的SIG0～SIGm-1，PCR对应于前述的SIGm～SIGm+n-1。通过将存储单元100的位线BL、NBL与虚拟单元200的虚拟位线DBL、NDBL的预充电晶体管设为相同形状，能够使用重复图案，因此虚拟单元200的虚拟位线DBL、NDBL的布局结构变得简单。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图14是本发明的实施方式中的SRAM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200的虚拟位线DBL、NDBL的电位，通过晶体管MP5、MP6而被固定在VDD。由此，晶体管MP5、MP6能够由比对存储单元100的位线BL、NBL进行预充电的预充电晶体管MP3、MP4还小的晶体管构成，容易小面积化。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图15是本发明的实施方式中的ROM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200的虚拟位线DBL的电位，通过晶体管MN5被固定在VSS。102表示存储单元100的触点电阻，202表示虚拟单元200的触点电阻。由此，在虚拟位线DBL中没有电流流动，能够实现更低耗电化。在DRAM等ROM以外的存储器中也是一样的。
图16是本发明的实施方式中的SRAM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200的虚拟位线DBL的电位，通过晶体管MP5被固定在VDD，虚拟位线NDBL的电位通过晶体管MN5被固定在VSS。由此，晶体管MP5、MN5能够由比对存储单元100的位线BL、NBL进行预充电的预充电晶体管MP3、MP4还小的晶体管构成，容易小面积化、且由于在动作时虚拟位线DBL、NDBL中没有电流流动因此可实现更低耗电化。
图17是本发明的实施方式中的SRAM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200未与字线WL连接。由此，可减轻字线WL的负载，从而能够进一步高速地动作。在ROM及RAM等SRAM以外的存储器中也是一样的。
图18是本发明的实施方式中的SRAM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200配置有2列，虚拟单元200的2个存取晶体管MN1、MN2中的一方未与字线WL连接。由此，可减轻字线WL的负载，从而能够进一步高速地动作。在SRAM以外的存储器中也是一样的。
图19是本发明的实施方式中的SRAM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200的虚拟位线DBL、NDBL经由晶体管MN6、MN7与外部端子TBL、NTBL连接，且将TEST端子设为High，从而作为自外部的直接过程管理或解析用，可测定在靠近存储单元100的位置处的单元电流。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图20是本发明的实施方式中的SRAM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200的存取晶体管MN1、MN2的栅极及漏极，与虚拟位线TBL、NTBL连接，源极与VSS连接，并且虚拟位线TBL、NTBL与SRAM外部连接。根据该结构，通过将外部端子TBL、NTBL设为High，从而作为过程管理或解析用，可测定在靠近存储单元100的位置处的存储单元100的存取晶体管MN1、MN2的电流及阈值电压。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图21是本发明的实施方式中的SRAM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200的虚拟位线DBL经由MP8、MN8、MP9、NN9与左右的位线BL连接，NDBL经由MP10、MN10、MP11、NN11与左右的位线NBL连接。根据该构成，能够将虚拟存储单元200作为冗余补偿用单元使用，无需重新配置冗余补偿单元，从而能实现小面积化。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图22是本发明的实施方式中的SRAM的结构图，构成图1或图3的虚拟单元阵列201的虚拟单元200配置为2列，各自的虚拟位线DBL经由MP12、MN12、MP14、MN14分别与左右的位线BL连接，NDBL经由MP13、MN13、MP15、NN15分别与左右的位线NBL连接。根据该构成，能够将虚拟存储单元200作为冗余补偿用单元使用，无需重新配置冗余补偿单元，从而能实现小面积化。在ROM及DRAM等SRAM以外的存储器中也是一样的。
图23是发明的实施方式中的SRAM的结构图。构成图1或图3的虚拟单元阵列201的虚拟单元200的一部分的存取晶体管MN1的源极与VSS连接。901、903及904表示反相器电路，902表示NAND电路。存储单元100的位线BL、NBL经由晶体管MP21、MP22与读出放大器900连接。REL、RER是读出激活信号。并且，将虚拟位线DBL的反相数据和读出放大器启动信号SAE的逻辑与SAEL、SAER，连接到对存储单元100的数据进行放大的读出放大器900。此外，各读出放大器900由2个P沟道型晶体管MP16、MP17、以及3个N沟道型晶体管MN16、MN17、MN18构成。
图24是图23的电路的波形图。在字线WL激活之前，将位线预充电信号PCL、PCR提升至VDD，来解除预充电。另外，预先将读出激活信号REL、RER下拉至VSS，且将读出放大器启动信号SAE提升至VDD。在字线WL被激活之后，虚拟位线DBL的电位比位线BL、NBL更迅速地下降至VSS。接着，SAEL、SAER被激活，读出放大器900启动。此时，通过将和存储单元100具有同等偏差的虚拟单元200以任意数量与虚拟位线DBL连接，从而能够在适当的定时将读出放大器900启动。在ROM及DRAM等SRAM以外的存储器中也是一样的。
(产业上的可用性)
本发明所涉及的半导体存储装置通过在存储单元阵列内配置虚拟单元，并且在输入输出电路之间配置对输入输出电路的控制信号进行缓冲的中间缓冲器，从而既能保持存储单元在形状上的连续性、又能抑制面积增大效果，同时能使输入输出电路的控制信号高速地动作，因此是有用的。

Claims (11)

1.一种半导体存储装置，具备：
存储单元阵列，阵列状配置有对数据进行存储的存储单元；
第1电路，具有将来自所述存储单元的数据输出的功能、或向所述存储单元输入数据的功能中的至少一个功能；和
第2电路，具有将来自所述存储单元的数据输出的功能、或向所述存储单元输入数据的功能中的至少一个功能；
所述存储单元阵列内除所述对数据进行存储的存储单元以外的虚拟单元，与所述存储单元的位线方向平行地被配置了至少一列，
在所述第1电路与所述第2电路之间的、将所述虚拟单元沿着位线方向延伸而得到的区域内，配置有缓冲电路，该缓冲电路对通向所述第1电路或所述第2电路的控制信号进行缓冲。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元具有所述存储单元阵列的基板触点。
3.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元具有与所述存储单元的至少一部分相同的形状。
4.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元内的栅极及扩散层与所述存储单元具有相同形状。
5.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元具备第1位线，所述第1位线与预充电晶体管连接，该预充电晶体管具有与对所述存储单元所具有的位线进行预充电的预充电晶体管相同的结构。
6.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元具备第1位线，将所述第1位线设定在规定电位。
7.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元具备第1位线和第2位线，将所述第1位线设定在第1电位，将所述第2位线设定在第2电位。
8.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元具有1个以上的位线，用于与所述1个以上的位线连接的1个以上的晶体管中的、已经与所述1个以上的位线连接的所述晶体管，未与激活所述存储单元的字线连接。
9.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元具备第1位线，所述第1位线和所述存储单元的位线经由不同的路径与外部连接。
10.根据权利要求1所述的半导体存储装置，其特征在于，
所述虚拟单元是所述存储单元的冗余补偿单元。
11.根据权利要求1所述的半导体存储装置，其特征在于，
根据从所述虚拟单元读出的数据，启动用于将来自所述存储单元的数据输出的放大电路。
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