CN104464812A - 半导体存储装置及其测试方法 - Google Patents

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Abstract

本发明涉及半导体存储装置及其测试方法。提供了一种半导体存储装置，其包括：第一存储单元；第一字线；第一公共位线；第二存储单元；第二字线；第二位线；第二公共位线；第一选择电路，将第一公共位线连接到从第一位线中选择出的第一位线；第二选择电路，将第二公共位线连接到从第二位线中选择出的第二位线；字线驱动器，激活第一和第二字线中的任一个；参考电流供应单元，将参考电流供应到第一和第二公共位线之中的未电气连接到数据读取目标存储单元的公共位线；以及感测放大器，放大第一和第二公共位线之间的电位差。

Description

半导体存储装置及其测试方法
相关申请的交叉引用
本申请基于2013年9月19日提交的日本专利申请No.2013-194249并且要求其优先权，该日本专利申请的公开通过参考全部被并入于此。
技术领域
本发明涉及半导体存储装置及其测试方法，并且更特别地涉及适合于例如抑制电路尺寸的增大的半导体存储装置及其测试方法。
背景技术
存在对半导体存储装置的小型化的需求。特别地，存在对包括多个存储单元的半导体存储装置的小型化的需求，其中通过使用单端的位线来从该多个存储单元读取数据。
在日本未经审查的专利申请公开No.2005-50479中公开了现有技术。日本未经审查的专利申请公开No.2005-50479公开了一种半导体存储器，其包括具有单端的数位(digit)结构的多个存储单元。这个半导体存储器将单端的数位线(digit line)的电位与伪(dummy)数位线的参考电位之间的电位差放大，并且将经放大的电位差输出作为读取数据。
发明内容
在日本未经审查的专利申请公开No.2005-50479中公开的半导体存储器需要设置有伪数位线(伪位线)，其导致电路尺寸增大的问题。根据本说明书及其附图的以下描述，本发明的要解决的其它问题以及新颖的特征将变得清晰。
本发明的第一方面是一种半导体存储装置，其包括：参考电流供应单元，将参考电流供应到第一和第二公共位线之中的未电气连接到数据读取目标存储单元的公共位线；以及感测放大器(senseamplifier)，放大第一和第二公共位线之间的电位差。
本发明的第二方面是一种半导体存储装置，其包括：测试控制电路，在测试模式期间激活写入字线中的任一个，并且还在经过了预定的时间段之后激活与写入字线中的所述任一个相同的行中的读取字线。
本发明的第三方面是一种半导体存储装置的测试方法，其包括：在测试模式期间激活写入字线中的任一个，并且还在经过了预定的时间段之后激活与写入字线中的所述任一个相同的行中的读取字线。
根据上述方面，可以提供能够抑制电路尺寸增大的半导体存储装置及其测试方法。
附图说明
根据和附图一起进行的特定实施例的以下描述，上述和其它方面、优点和特征将更明白，在附图中：
图1是示出根据第一实施例的半导体存储装置的配置示例的框图；
图2是示出在根据第一实施例的半导体存储装置中设置的存储单元的第一具体配置示例的电路图；
图3是示出在根据第一实施例的半导体存储装置中设置的存储单元的第二具体配置示例的电路图；
图4是示出在根据第一实施例的半导体存储装置中设置的数据输出单元的配置示例的框图；
图5是示出在根据第一实施例的半导体存储装置中设置的数据输出单元的具体配置示例的图；
图6是示出根据第一实施例的半导体存储装置的操作的一部分的时序图；
图7是示出在根据第二实施例的半导体存储装置中设置的感测放大器的具体配置示例的图；
图8是示出在根据第三实施例的半导体存储装置中设置的输出切换电路的具体配置示例的电路图；
图9是示出在根据第四实施例的半导体存储装置中设置的控制单元和字线驱动器中的每一个的一部分的具体配置示例的图；
图10是示出在根据第五实施例的半导体存储装置中设置的时钟产生单元的配置示例的框图；
图11是示出在根据第五实施例的半导体存储装置中设置的时钟产生单元的具体配置示例的图；
图12是示出根据第五实施例的半导体存储装置的操作的时序图；
图13是用于说明2端口SRAM中固有的问题的电路图；以及
图14是用于说明2端口SRAM中固有的问题的时序图。
具体实施方式
在下文中，将参考附图描述实施例。以简化方式制作附图，并且因此实施例的技术范围不应该基于附图被狭窄地解释。由相同的附图标记表示相同的组件，并且省略其重复描述。
在以下实施例中，根据需要，为了方便起见通过参考几个部分或者几个实施例来进行说明，但是它们互相有关，并且除非另有规定，否则彼此处于使得它们之一是其它的一部分或全部的修改示例、应用示例、详细说明、补充说明等的关系。此外，在以下实施例中，当提到要素的数字(包括项数、数值、数量、范围等)等时，该数字不限于那个具体的数字，并且可以大于或小于提到的数字，除了其中明确地指示该数字应该是具体提到的数字或理论上清楚该数字应该限于具体提到的数字的情况之外。
此外，在以下实施例中，其组成要素(包括操作步骤等)不一定是必不可少的，除了其中明确地指示具体的要素必不可少或理论上清楚具体的要素必不可少的情况之外。类似地，在以下实施例中，在提到组成要素的形状、位置关系等时，它们包括基本上类似的或类同的形状等等，除了其中明确地指示或理论上清楚上述不真实的情况之外。这也适用于上述值(包括项数、数值、数量、范围等)等。
<第一实施例>
图1是示出根据第一实施例的半导体存储装置1的配置示例的框图。图1仅仅示出数据读取中涉及的电路。
图1中示出的半导体存储装置1包括存储单元阵列11和12、数据输出单元13、控制电路14以及字线驱动器15和16。
存储单元阵列11包括多个存储单元(第一存储单元)MC(在下文中也称为存储单元UMC)，其被布置成m行×n列(m和n是自然数)的矩阵。类似地，存储单元阵列12包括多个存储单元(第二存储单元)MC(在下文中也称为存储单元LMC)，其被布置成m行×n列的矩阵。也就是说，在半导体存储装置1中，以分离的方式在两个存储单元阵列11和12中设置布置成2m行×n列的矩阵的多个存储单元MC。
多个存储单元UMC中的m个行分别被设置有字线(第一字线)UWL1到UWLm。多个存储单元UMC中的n个列分别被设置有位线(第一位线)UBL1到UBLn。
多个存储单元LMC中的m个行分别被设置有字线(第二字线)LWL1到LWLm。多个存储单元LMC中的n个列分别被设置有位线(第二位线)LBL1到LBLn。
注意，通过使用单端的位线从每个存储单元MC读出数据。因此，当读出所存储的数据时每个存储单元MC电气连接到仅仅一个位线。
下面将描述每个存储单元MC的具体配置示例。注意，将描述位于存储单元阵列11的第一行和第一列中的存储单元MC的具体配置示例作为典型示例。
(存储单元MC的第一具体配置示例)
图2是示出存储单元MC的第一具体配置示例的电路图。图2中示出的存储单元MC是SRAM存储单元，并且包括作为PMOS晶体管的晶体管MP1和MP2以及作为NMOS晶体管的晶体管MN1到MN6。
晶体管MP1和MN1构成第一反相器。晶体管MP2和MN2构成第二反相器。第二反相器将第一反相器的输出端(存储节点MT)的电压电平(H电平或L电平)反相，并且将经反相的输出输出到第一反相器的输入端(存储节点MB)。因此，数据被存储。
晶体管MN3被设置在存储节点MT与作为数据写入位线对中的一个的数据写入位线WBLT之间，并且根据数据写入字线WWL的电位控制晶体管MN 3的导通和截止。晶体管MN4被设置在存储节点MB与作为数据写入位线对中的另一个的数据写入位线WBLB之间，并且根据数据写入字线WWL的电位控制晶体管MN4的导通和截止。在数据写入期间，当晶体管MN3和MN4导通时，数据写入位线WBLT和WBLB的对的电位(写入数据)被传送到存储节点MT和MB，使得数据被写入到存储节点MT和MB中。
晶体管(第一MOS晶体管)MN5被设置在数据读取位线UBL1与供应有接地电压VSS的接地电压端子(在下文中称为接地电压端子VSS)之间，并且根据存储节点MB的电位控制晶体管MN5的导通和截止。与晶体管MN5串联地设置晶体管(第二MOS晶体管)MN6，并且根据字线UWL1的电位控制晶体管MN6的导通和截止。
例如，当字线UWL1具有低电位(L电平)时(也就是说，当字线UWL1不被激活时)，晶体管MN6截止。因此，不管存储节点MB的电位如何，位线UBL1维持高电位。另一方面，当字线UWL1具有高电位(H电平)时(也就是说，当字线UWL1被激活时)，晶体管MN6导通。在该情况下，当存储节点MB具有高电位(H电平)时，晶体管MN5导通，使得电流从位线UBL1通过晶体管MN5和MN6流向接地电压端子VSS。结果，位线UBL1的电位被降低。另一方面，当存储节点MB具有低电位(L电平)时，晶体管MN5截止，使得没有电流从位线UBL1通过晶体管MN5和MN6流向接地电压端子VSS。因此，位线UBL1的高电位被维持。然后，与位线UBL1的电位对应的读取数据被读出。
(存储单元MC的第二具体配置示例)
图3是示出存储单元MC的第二具体配置示例的电路图。图3中示出的存储单元MC是用于ROM的存储单元并且包括作为NMOS晶体管的晶体管MN7。
晶体管MN7被设置在位线UBL1与接地电压端子VSS之间，并且根据字线UWL1的电位控制晶体管MN7的导通和截止。
例如，当字线UWL1具有低电位(L电平)时，晶体管MN7截止。因此，位线UBL1的高电位被维持。另一方面，当字线UWL1具有高电位(H电平)时，晶体管MN7导通。因此，因为接地电压端子VSS和位线UBL1彼此电气连接，所以位线UBL1的电位减少。然后，指示与位线UBL1的电位对应的值的读取数据被读出。
返回到图1，字线驱动器15在数据读取期间激活字线UWL1到UWLm中的任一个。字线驱动器16在数据读取期间激活字线LWL1到LWLm中的任一个。字线驱动器15和16在数据读取期间激活2m个字线UWL1-UWLm和LWL1-LWLm中的仅仅一个。
在数据读取期间，数据输出单元13放大在参考电位Vref与位线UBL1-UBLn和LBL1-LBLn之中的连接到数据读取目标存储单元MC的位线的电位之间的电位差，并且将放大后的电位差输出作为读取数据Q。
控制电路14产生例如感测放大器使能信号SAE、阵列选择信号UY和LY、伪字线的电位以及控制信号Y1-Yn，并且控制数据输出单元13。
(数据输出单元13的配置示例)
图4是示出数据输出单元13的配置示例的框图。图4中示出的数据输出单元13包括选择电路(第一选择电路)131、选择电路(第二选择电路)132、公共位线(第一公共位线)UCRL、公共位线(第二公共位线)LCRL、伪字线DWL、PMOS晶体管MP3和MP4、参考电流产生单元133、感测放大器134以及输出切换电路135。晶体管MP3和MP4以及参考电流产生单元133构成参考电流供应单元。
选择电路131将公共位线UCRL连接到基于控制信号Y1到Yn从位线UBL1到UBLn中选择出的位线。选择电路132将公共位线LCRL连接到基于控制信号Y1到Yn从位线LBL1到LBLn中选择出的位线。
例如，当位于存储单元阵列11的第一行和第一列中的存储单元MC是数据读取目标存储单元时，选择电路131将位线UBL1和公共位线UCRL彼此连接。在这时候，选择电路132将位线LBL1和公共位线LCRL彼此连接。
当响应于任何字线的激活而激活伪字线DWL时，参考电流产生单元133产生参考电流Iref。更优选地，当与任何字线的激活基本上同时地激活伪字线DWL时，参考电流产生单元133产生参考电流Iref。
参考电流产生单元133包括例如NMOS晶体管MN8和MN9。晶体管MN8被设置在参考电流产生单元133的输出端子和接地电压端子VSS之间，并且根据伪字线DWL的电位控制晶体管MN8的导通和截止。与晶体管MN8串联地设置晶体管MN9，并且根据偏置电压Vbias控制晶体管MN9的导通电阻。
假设在电气连接到其中存储数据“0”的存储单元MC的状态中流过公共位线的电流由Izero代表并且在电气连接到其中存储数据“1”的存储单元MC的状态中流过公共位线的电流由Ione代表，电流Iref、Izero和Ione之间的关系被表示为例如Izero>Iref>Ione。
晶体管MP3被设置在公共位线UCRL和参考电流产生单元133之间，并且根据阵列选择信号(确定信号)LY控制晶体管MP3的导通和截止。当数据读取目标存储单元MC属于存储单元阵列12时，阵列选择信号LY指示H电平。否则，阵列选择信号LY指示L电平。
晶体管MP4被设置在公共位线LCRL和参考电流产生单元133之间，并且根据阵列选择信号(确定信号)UY控制晶体管MP4的导通和截止。当数据读取目标存储单元MC属于存储单元阵列11时，阵列选择信号UY指示H电平。否则，阵列选择信号UY指示L电平。
因此，公共位线UCRL和LCRL之中的未电气连接到数据读取目标存储单元MC的公共位线连接到参考电流产生单元133。
例如，当位于存储单元阵列11的第一行和第一列中的存储单元MC是数据读取目标存储单元时，数据读取目标存储单元MC和公共位线UCRL彼此电气连接。因此，参考电流产生单元133和未电气连接到数据读取目标存储单元MC的公共位线LCRL彼此连接。
换句话说，当响应于任何字线的激活而激活伪字线DWL时，包括参考电流产生单元133和晶体管MP3和MP4的参考电流供应单元将参考电流Iref供应到公共位线UCRL和LCRL之中的未电气连接到数据读取目标存储单元MC的公共位线。注意，参考电流供应单元的配置不限于上面描述的配置，并且能够被适当地变为具有等同的功能的其它配置。
当感测放大器使能信号SAE被激活时，感测放大器134放大在公共位线UCRL和LCRL之间的电位差。更具体地，当感测放大器使能信号SAE被激活时，感测放大器134放大在处于电气连接到数据读取目标存储单元MC的状态中的公共位线(例如，UCRL)的电位与供应有参考电流Iref的公共位线(例如，LCRL)的电位Vref之间的电位差。
输出切换电路135根据数据读取目标存储单元MC的属性选择性地输出感测放大器134的输出信号与输出信号的反相信号中的一个作为读取数据Q。更具体地，当数据读取目标存储单元MC属于存储单元阵列11时，输出切换电路135输出感测放大器134的输出信号作为读取数据Q，并且当数据读取目标存储单元MC属于存储单元阵列12时，输出切换电路135输出感测放大器134的输出信号的反相信号作为读取数据Q。
(数据输出单元13的具体配置示例)
图5是示出数据输出单元13的具体配置示例的图。图5中示出的数据输出单元13包括各用作选择电路131的PMOS晶体管MP11到MP18以及各用作选择电路132的PMOS晶体管MP21到MP28。
晶体管MP11被设置在位线UBL1和公共位线UCRL之间，并且根据控制信号Y1的反相信号控制晶体管MP11的导通和截止。晶体管MP12被设置在位线UBL1和节点UCDL之间，并且根据控制信号Y1控制晶体管MP12的导通和截止。晶体管MP13被设置在位线UBL2和公共位线UCRL之间，并且根据控制信号Y2的反相信号控制晶体管MP13的导通和截止。晶体管MP14被设置在位线UBL2和节点UCDL之间，并且根据控制信号Y2控制晶体管MP14的导通和截止。晶体管MP15被设置在位线UBL3和公共位线UCRL之间，并且根据控制信号Y3的反相信号控制晶体管MP15的导通和截止。晶体管MP16被设置在位线UBL3和节点UCDL之间，并且根据控制信号Y3控制晶体管MP16的导通和截止。晶体管MP17被设置在位线UBL4和公共位线UCRL之间，并且根据控制信号Y4的反相信号控制晶体管MP17的导通和截止。晶体管MP18被设置在位线UBL4和节点UCDL之间，并且根据控制信号Y4控制晶体管MP18的导通和截止。
晶体管MP21被设置在位线LBL1和公共位线LCRL之间，并且根据控制信号Y1的反相信号控制晶体管MP21的导通和截止。晶体管MP22被设置在位线LBL1和节点LCDL之间，并且根据控制信号Y1控制晶体管MP22的导通和截止。晶体管MP23被设置在位线LBL2和公共位线LCRL之间，并且根据控制信号Y2的反相信号控制晶体管MP23的导通和截止。晶体管MP24被设置在位线LBL2和节点LCDL之间，并且根据控制信号Y2控制晶体管MP24的导通和截止。晶体管MP25被设置在位线LBL3和公共位线LCRL之间，并且根据控制信号Y3的反相信号控制晶体管MP25的导通和截止。晶体管MP26被设置在位线LBL3和节点LCDL之间，并且根据控制信号Y3控制晶体管MP26的导通和截止。晶体管MP27被设置在位线LBL4和公共位线LCRL之间，并且根据控制信号Y4的反相信号控制晶体管MP27的导通和截止。晶体管MP28被设置在位线LBL4和节点LCDL之间，并且根据控制信号Y4控制晶体管MP28的导通和截止。
(半导体存储装置1的操作)
接下来，将参考图6描述半导体存储装置1的数据读取操作。图6是示出半导体存储装置1的操作的一部分的时序图。下面将通过示例的方式描述其中位于存储单元阵列11的第一行和第一列中的存储单元MC为数据读取目标存储单元的情况。
首先，选择位线。在该示例中，选择电路131基于控制信号Y1到Yn将位线UBL1与公共位线UCRL彼此连接，并且选择电路132基于控制信号Y1到Yn将位线LBL1与公共位线LCRL彼此连接。在这时候，基于阵列选择信号UY和LY，未电气连接到数据读取目标存储单元MC的公共位线LCRL与参考电流产生单元133彼此连接。
接下来，选择字线。在该示例中，字线驱动器15激活字线UWL1。结果，存储单元阵列11中设置的第一行中的多个存储单元MC与分别对应于存储单元MC的位线UBL1到UBLn彼此连接。在这时候，字线驱动器16未激活字线LWL1到LWLm中的任一个。
因此，与数据读取目标存储单元MC中存储的数据对应的电流流过公共位线UCRL。例如，当数据“1”被存储在数据读取目标存储单元MC中时，几乎没有电流流过公共位线UCRL。因此，公共位线UCRL的电位被维持在高电位(约VDD)。另一方面，当数据“0”被存储在数据读取目标存储单元MC中时，电流Izero流过公共位线UCRL，使得公共位线UCRL的电位减少。
此外，响应于字线UWL1的激活而激活伪字线DWL。更优选地，与字线UWL1的激活基本上同时地激活伪字线DWL。因此，因为参考电流Iref流过未电气连接到数据读取目标存储单元MC的公共位线LCRL，使得与电流Izero流动的情况相比公共位线LCRL的电位更缓慢地减少。
接下来，当感测放大器使能信号SAE被激活时，感测放大器134放大在公共位线UCRL和LCRL之间的电位差。更具体地，当感测放大器使能信号SAE被激活时，感测放大器134放大在处于电气连接到数据读取目标存储单元MC的状态中的公共位线UCRL的电位与供应有参考电流Iref的公共位线LCRL的电位Vref之间的电位差。其后，感测放大器134的输出通过输出切换电路135被输出到外部作为读取数据Q。
如上所述，不同于现有技术，根据第一实施例的半导体存储装置1消除了对伪位线的需求，由此抑制电路尺寸增大。此外，根据第一实施例的半导体存储装置1通过使用暂时不使用的正常的位线而不是伪位线来将参考电位Vref供应到感测放大器134。因此，能够抑制由制造变化引起的读取裕度的劣化。
<第二实施例>
在第二实施例中，将描述感测放大器134的具体配置示例。图7是示出感测放大器134的具体配置示例的电路图。
图7所示出的感测放大器134包括PMOS晶体管MP31和MP32以及NMOS晶体管MN31和MN32。晶体管MP31和MN31构成第一反相器。晶体管MN32和MN32构成第二反相器。第二反相器将第一反相器的输出端的电压电平(H电平或L电平)反相，并且将经反相的输出输出到第一反相器的输入端。公共位线UCRL与第一反相器的输出端彼此连接。公共位线LCRL与第二反相器的输出端彼此连接。在第一和第二反相器中的每一个的接地电压端子VSS侧设置晶体管MN33。根据感测放大器使能信号SAE控制晶体管MN33的导通与截止。
通常，处于电气连接到其中存储数据“1”的存储单元MC的状态中的公共位线的电位需要指示高电位(约VDD)，但是该电位可能由于非故意的放电(漏电流)而逐渐地减少。然而，图7所示出的感测放大器134具有其中晶体管的漏极接收信号的电路配置，其使得可以通过自放大(self-amplification)操作将公共位线的电位维持在高电位。因此，根据第二实施例的半导体存储装置1不必被设置有用于对于每个位线维持电位的保持器电路。下面将描述其具体示例。
下面将通过示例的方式描述其中位于存储单元阵列11的第一行和第一列中的存储单元MC为数据读取目标存储单元的情况。此外，下面将描述其中数据“1”被存储在数据读取目标存储单元MC中的情况。
首先，处于电气连接到其中存储数据“1”的数据读取目标存储单元MC的状态中的公共位线UCRL的电位由于漏电流而从高电位逐渐地减少。另一方面，由于参考电流Iref与公共位线UCRL的电位相比，未电气连接到数据读取目标存储单元MC的公共位线LCRL的电位更快速地减少。因此，在晶体管MN32导通之前晶体管MP31导通。结果，公共位线UCRL通过晶体管MP31供应有电源电压VDD。因此，公共位线UCRL的电位被维持在高电位。
<第三实施例>
在第三实施例中，将描述输出切换电路135的具体配置示例。图8是示出输出切换电路135的具体配置示例的电路图。图8还示出感测放大器134。
图8中示出的输出切换电路135包括PMOS晶体管MP41到MP44、NMOS晶体管MN41到MN44、与非(NAND)电路136和137、以及反相器138和139。
与非电路136输出感测放大器使能信号SAE与阵列选择信号UY之间的与非。反相器138将与非电路136的输出信号反相并且输出反相信号。与非电路137输出感测放大器使能信号SAE与阵列选择信号LY之间的与非。反相器139将与非电路137的输出信号反相并且输出反相信号。
晶体管MP41具有与电源电压端子VDD连接的源极以及与公共位线UCRL连接的栅极。晶体管MP42具有与晶体管MP41的漏极连接的源极、与输出节点N1连接的漏极以及供应有与非电路136的输出信号的栅极。晶体管MN41具有与接地电压端子VSS连接的源极以及与公共位线UCRL连接的栅极。晶体管MN42具有与晶体管MN41的漏极连接的源极、与输出节点N1连接的漏极以及供应有反相器138的输出信号的栅极。
晶体管MP43具有与电源电压端子VDD连接的源极以及与公共位线LCRL连接的栅极。晶体管MP44具有与晶体管MP43的漏极连接的源极以及与输出节点N1连接的漏极。晶体管MP44的栅极供应有来自与非电路137的输出信号。晶体管MN43具有与接地电压端子VSS连接的源极以及与公共位线LCRL连接的栅极。晶体管MN44具有与晶体管MN43的漏极连接的源极、与输出节点N1连接的漏极以及供应有反相器139的输出信号的栅极。
图8中示出的输出切换电路135具有其中以对称的方式布置位于公共位线UCRL侧的电路与位于公共位线LCRL侧的电路的布局。这个布局允许图8中示出的输出切换电路135即使在数据读取目标存储单元属于存储单元阵列11和12中的任一个时也设定基本上相同的感测裕度或存取速度。
<第四实施例>
在第四实施例中，将描述在每个字线和每个伪字线附近的配置。图9是示出控制电路14和字线驱动器15中的每一个的一部分的具体配置示例的图。
如图9所示，字线驱动器15至少包括地址锁存器151、地址预解码器152和字解码器153。控制电路14至少包括时钟驱动器141和伪字线驱动器142。
地址锁存器151锁存地址信号A。时钟驱动器141驱动时钟信号CLKB并且输出时钟信号TDECB。地址预解码器152预解码由地址锁存器151锁存的地址信号A。字解码器153基于由地址预解码器152获得的预解码结果选择字线WL1到WLm中的任一个，并且在时钟信号TDECB有效的时段期间激活所选择的字线。
类似地，在时钟信号TDECB有效的时段期间伪字线驱动器142激活伪字线DWL。在该情况下，优选地在与字线的激活相同的定时处激活伪字线DWL。因此，在图9中示出的示例中，以相同方式配置将电位供应到对应字线的每个电路和将电位供应到伪字线DWL的电路。具体地，将电位供应到字线中的对应一个字线的每个电路的逻辑级的数量、负荷容量、晶体管尺寸、阈值电压等被设定为等于将电位供应到伪字线DWL的电路的逻辑级的数量、负荷容量、晶体管尺寸、阈值电压等。此外，与字线中的对应一个字线连接的MOS晶体管的总沟道面积被设定为等于与伪字线DWL连接的MOS晶体管的总沟道面积。此外，每个字线的线长度和线宽度被设定为等于伪字线的线长度和线宽度。此外，多个字线和伪字线之间的线间隔被设定为彼此相等。利用这个配置，根据第四实施例的半导体存储装置1能够将每个字线的激活定时和伪字线的激活定时设定为彼此接近，由此使得可以利用高精度读取数据。
<第五实施例>
与半导体存储装置1相比，根据第五实施例的半导体存储装置2还包括测试功能。根据第五实施例的半导体存储装置2是包括只写端口和只读端口的2端口SRAM。图2中示出的存储单元MC被用于每个存储单元MC。
首先，将简要地描述2端口SRAM中固有的问题。图13是用于说明2端口SRAM中固有的问题的电路图。图14是用于说明2端口SRAM中固有的问题的时序图。下面将通过示例的方式描述其中位于存储单元阵列11的第一行和第一列中的存储单元MC为数据读取目标存储单元的情况。此外，下面将通过示例的方式描述其中数据“1”被存储在数据读取目标存储单元MC中的情况。
首先，如图14的左边部分所示，在正常的数据读取操作中，当字线UWL1被激活时，处于电气连接到数据读取目标存储单元MC的状态中的位线UBL1(公共位线UCRL)的电位被维持在高电位(约VDD)。结果，输出指示代表数据“1”的H电平的读取数据Q。
接下来，如图14的右边部分所示，当并行地执行对于数据读取目标存储单元MC的数据读取操作和对于相同行中的其它存储单元MC的数据写入操作时，可以在激活写入字线WWL之后紧接着激活读取字线UWL1。在该情况下，在数据读取目标存储单元MC中，字线WWL的激活使得晶体管MN3和MN4导通，使得存储节点MT和MB中的每一个的电位稍微波动。在图13的示例中，存储节点MB的电位从0V波动到约0.1V。当在该状态下激活字线UWL1时，漏电流流过晶体管MN5和MN6。因此，位线UBL1(公共位线UCRL)的电位从高电位(约VDD)稍微减少。当较大地降低位线UBL1的电位时，无意地输出指示代表数据“0”的L电平的读取数据Q。
如上所述，2端口SRAM具有当通过只写端口和只读端口同时访问相同行中的不同的存储单元MC时读取裕度劣化并且故障(failure)发生的问题。难以在发货测试(shipping test)期间发现读取故障。
在这点上，根据第五实施例的半导体存储装置2故意创建其中在激活字线WWL之后紧接着激活字线UWL1的状态，由此使得可以进行测试以便确定当通过只写端口和只读端口同时访问相同行中的不同的存储单元MC时是否能够正确地读出数据。
图10是示出在半导体存储装置2中设置的时钟产生单元(测试控制电路)17的配置示例的框图。图11是具体示出图10中示出的时钟产生单元17的图。图10中示出的时钟产生单元17包括选择器171到173、写入时钟产生单元174、读取时钟产生单元175以及延迟单元176到178。
选择器171基于测试使能信号TME选择写入时钟信号CLKA和测试时钟信号TCLK中的一个，并且输出所选择的信号。写入时钟产生单元174使得时钟信号TDECA与由选择器171选择的时钟信号的上升沿同步地上升。在通过延迟单元176经过了延迟时间之后，写入时钟产生单元174使得时钟信号TEDCA下降。在时钟信号TDECA有效的时段期间激活写入字线WWL。
选择器172基于测试使能信号TME选择读取时钟信号CLKB和测试时钟信号TCLK中的一个，并且输出所选择的信号。读取时钟产生单元175使得时钟信号TDECB与由选择器172选择的时钟信号的上升沿同步地上升。在通过延迟单元177经过了延迟时间之后，读取时钟产生单元175使得时钟信号TDECB下降。选择器173基于测试使能信号TME选择时钟信号TDECB和通过由延迟单元178延迟时钟信号TDECB而获得的信号中的一个，并且输出所选择的信号。在其中时钟信号TDECB或经延迟的信号有效的时段期间激活读取字线UWL1。
(半导体存储装置2的操作)
接下来，将描述半导体存储装置2的操作。图12是示出半导体存储装置2的操作的时序图。下面将通过示例的方式描述其中位于存储单元阵列11的第一行和第一列中的存储单元MC为数据读取目标存储单元的情况。此外，将通过示例的方式描述其中数据“1”被存储在数据读取目标存储单元MC中的情况。
首先，在正常操作模式中，测试使能信号TME指示L电平。因此，选择器171选择并且输出时钟信号CLKA。选择器172选择并且输出时钟信号CLKB。选择器173直接输出基于时钟信号CLKB产生的时钟信号TDECB。
因此，与时钟信号CLKA(更具体地，基于时钟信号CLKA产生的时钟信号TDECA)同步地激活写入字线WWL。此外，与时钟信号CLKB(更具体地，基于时钟信号CLKB产生的时钟信号TDECB)同步地激活读取字线UWL1，该时钟信号CLKB与时钟信号CLKA不同步。换句话说，在正常操作模式中，数据写入操作和数据读取操作处于不同步关系。
接下来，在测试模式中，测试使能信号TME指示H电平。因此，选择器171和172中的每一个选择并且输出测试时钟信号TCLK。基于测试时钟信号TCLK产生的时钟信号TDECB由延迟单元178延迟并且从选择器173输出。
因此，与测试时钟信号TCLK(更具体地，基于测试时钟信号TCLK产生的时钟信号TDECA)同步地激活写入字线WWL。与通过延迟测试时钟信号TCLK预定时段而获得的信号(更具体地，通过延迟基于测试时钟信号TCLK产生的时钟信号TDECA预定时段而获得的信号)同步地激活读取字线UWL1。换句话说，时钟产生单元17激活写入字线WWL，并且在经过了预定时段之后还激活读取字线UWL1。简而言之，半导体存储装置2能够在测试模式中故意创建其中在激活字线WWL之后紧接着激活字线UWL1的状态。
时钟产生单元17有必要在使得读取字线UWL1无效之后使得写入字线WWL无效。这允许半导体存储装置2在不再次放大数据读取目标存储单元MC的存储节点的电位的情况下进行测试。
以这样的方式，根据第五实施例的半导体存储装置2在测试模式中故意创建其中在激活字线WWl之后紧接着激活字线UWL1的状态。这允许半导体存储装置2进行测试以便确定当通过只写端口和只读端口同时访问相同行中的不同的存储单元MC时是否能够正确地读出数据。
注意，时钟产生单元17不仅可应用于半导体存储装置2，而且可应用于包括只写端口和只读端口的2端口SRAM。例如，时钟产生单元17可应用于下面描述的半导体存储装置3。
半导体存储装置3包括多个存储单元MC、多个写入字线、多个读取字线、多个写入位线对、多个读取位线、写入字线驱动器、读取字线驱动器、写入选择电路、读取选择电路、输入驱动器、感测放大器以及上述的时钟产生单元17。以矩阵方式设置多个存储单元MC。多个写入字线被分别设置在存储单元MC的多个行中。多个读取字线被分别设置在存储单元MC的多个行中。多个写入位线对被分别设置在存储单元MC的多个列中。多个读取位线被分别设置在存储单元MC的多个列中。写入字线驱动器激活多个写入字线中的任一个。读取字线驱动器激活多个读取字线中的任一个。写入选择电路选择多个写入位线对中的任一个。读取选择电路选择多个读取位线中的任一个。输入驱动器将写入数据输出到由写入选择电路选择的写入位线对。感测放大器放大参考电位与由读取选择电路选择的读取位线的电位之间的电位差。
在上面描述的第一到第五实施例中，上面已经主要通过示例的方式描述了位于存储单元阵列11的第一行和第一列中的存储单元MC的情况，但是本发明不限于此。这也适用于其中其它存储单元MC是数据读取目标存储单元的情况。
在根据上述实施例的半导体存储装置中，半导体衬底、半导体层、扩散层(扩散区)等的导电类型(p型或n型)可以反转。因此，当n型和p型的导电类型中的一个被定义为第一导电类型并且另一个导电类型被定义为第二导电类型时，第一导电类型可以是p型并且第二导电类型可以是n型。相反，第一导电类型可以是n型并且第二导电类型可以是p型。
虽然上面已经参考实施例详细描述了由本发明人进行的发明，但是本发明不限于上面描述的实施例，并且能够在不脱离本发明要旨的情况下被以各种方式修改。
本领域技术人员可以根据期望组合第一到第五实施例。
虽然已经依据若干实施例描述了本发明，但是本领域技术人员将认识到本发明可以以在所附权利要求的精神和范围内的各种修改来实践，并且本发明不限于上述的示例。
此外，权利要求的范围不被上述实施例限制。
此外，请注意，申请人的意图是包含所有权利要求要素(甚至稍后在审查(prosecution)期间被修改的要素)的等同物。

Claims (15)

1.一种半导体存储装置，包括：
以矩阵方式设置的多个第一存储单元；
分别设置在所述多个第一存储单元的多个行中的多个第一字线；
分别设置在所述多个第一存储单元的多个列中的多个第一位线；
第一公共位线；
以矩阵方式设置的多个第二存储单元；
分别设置在所述多个第二存储单元的多个行中的多个第二字线；
分别设置在所述多个第二存储单元的多个列中的多个第二位线；
第二公共位线；
第一选择电路，将第一公共位线连接到基于控制信号从所述多个第一位线中选择出的第一位线；
第二选择电路，将第二公共位线连接到基于所述控制信号从所述多个第二位线中选择出的第二位线；
字线驱动器，激活多个第一和第二字线中的任一个；
参考电流供应单元，将参考电流供应到第一和第二公共位线之中的未电气连接到数据读取目标存储单元的公共位线；以及
感测放大器，放大第一和第二公共位线之间的电位差。
2.根据权利要求1所述的半导体存储装置，其中当读取所存储的数据时，第一和第二存储单元中的每一个电气连接到多个第一和第二位线之中的仅仅一个位线。
3.根据权利要求1所述的半导体存储装置，其中第一和第二存储单元中的每一个包括：
连接成环路形状的第一反相器和第二反相器；
第一MOS晶体管，设置在多个第一和第二位线中的任一个与接地电压端子之间，根据第一反相器与第二反相器之间的存储节点的电位控制第一MOS晶体管的导通和截止；以及
第二MOS晶体管，与第一MOS晶体管串联地设置，根据多个第一和第二字线中的任一个的电位控制第二MOS晶体管的导通与截止。
4.根据权利要求1所述的半导体存储装置，其中第一和第二存储单元中的每一个包括设置在多个第一和第二位线中的任一个与接地电压端子之间的MOS晶体管，根据多个第一和第二字线中的任一个的电位控制MOS晶体管的导通与截止。
5.根据权利要求1所述的半导体存储装置，还包括输出切换电路，所述输出切换电路根据数据读取目标存储单元的属性选择性地输出感测放大器的输出信号和所述输出信号的反相信号中的一个作为读取数据。
6.根据权利要求5所述的半导体存储装置，其中当所述数据读取目标存储单元属于所述多个第一存储单元时，所述输出切换电路输出所述感测放大器的输出信号作为读取数据，并且当所述数据读取目标存储单元属于所述多个第二存储单元时，所述输出切换电路输出所述感测放大器的输出信号的反相信号作为读取数据。
7.根据权利要求6所述的半导体存储装置，其中所述输出切换电路包括：
第一PMOS晶体管，具有与电源电压端子连接的源极以及与第一公共位线连接的栅极；
第二PMOS晶体管，具有与第一PMOS晶体管的漏极连接的源极、与输出端子连接的漏极以及供应有指示数据读取目标存储单元是否属于所述多个第一存储单元的确定信号的栅极；
第一NMOS晶体管，具有与接地电压端子连接的源极以及与第一公共位线连接的栅极；
第二NMOS晶体管，具有与第一NMOS晶体管的漏极连接的源极、与输出端子连接的漏极以及供应有所述确定信号的反相信号的栅极；
第三PMOS晶体管，具有与电源电压端子连接的源极以及与第二公共位线连接的栅极；
第四PMOS晶体管，具有与第三PMOS晶体管的漏极连接的源极、与输出端子连接的漏极以及供应有所述确定信号的反相信号的栅极；
第三NMOS晶体管，具有与接地电压端子连接的源极以及与第二公共位线连接的栅极；以及
第四NMOS晶体管，具有与第三NMOS晶体管的漏极连接的源极、与输出端子连接的漏极以及供应有所述确定信号的栅极。
8.根据权利要求1所述的半导体存储装置，其中
所述感测放大器包括：
第一反相器，包括第一PMOS晶体管和第一NMOS晶体管；以及
第二反相器，包括第二PMOS晶体管和第二NMOS晶体管，使第一反相器的输出反相，并且将经反相的输出输出到第一反相器的输入端，以及
第一公共位线和第一反相器的输出端彼此连接，并且第二公共位线和第二反相器的输出端彼此连接。
9.根据权利要求1所述的半导体存储装置，其中所述参考电流供应单元响应于多个第一和第二字线中的任一个的激活而开始供应参考电流。
10.根据权利要求1所述的半导体存储装置，还包括伪字线，所述伪字线响应于多个第一和第二字线中的任一个的激活而被激活，其中
所述参考电流供应单元包括MOS晶体管，所述MOS晶体管根据伪字线的电位来控制是否开始供应参考电流，以及
与第一和第二字线中的对应一个连接的MOS晶体管的总沟道面积基本上等于与伪字线连接的MOS晶体管的总沟道面积。
11.根据权利要求10所述的半导体存储装置，还包括将电位供应到伪字线的伪字线驱动器，
其中所述伪字线驱动器具有与将电位供应到第一和第二字线中的每一个的字线驱动器内的电路配置基本上相同的电路配置。
12.一种半导体存储装置，包括：
以矩阵方式设置的多个存储单元；
多个写入字线和多个读取字线，所述写入字线和所述读取字线分别设置在所述多个存储单元的多个行中；
多个写入位线对和多个读取位线，所述写入位线对和所述读取位线分别设置在所述多个存储单元的多个列中；
写入字线驱动器，激活多个写入字线中的任一个；
读取字线驱动器，激活多个读取字线中的任一个；
写入选择电路，选择多个写入位线对中的任一个；
读取选择电路，选择多个读取位线中的任一个；
输入驱动器，将写入数据输出到由所述写入选择电路选择的写入位线对；
感测放大器，放大在参考电位和由所述读取选择电路选择的读取位线的电位之间的电位差；以及
测试控制电路，在测试模式期间激活写入字线中的任一个，并且还在经过了预定的时间段之后激活与写入字线中的所述任一个相同的行中的读取字线。
13.根据权利要求12所述的半导体存储装置，其中所述测试控制电路使得所述读取字线无效并且其后使得写入字线中的所述任一个无效。
14.一种半导体存储装置的测试方法，所述半导体存储装置包括：
以矩阵方式设置的多个存储单元；
多个写入字线和多个读取字线，所述写入字线和所述读取字线分别设置在所述多个存储单元的多个行中；
多个写入位线对和多个读取位线，所述写入位线对和所述读取位线分别设置在所述多个存储单元的多个列中；
写入字线驱动器，激活多个写入字线中的任一个；
读取字线驱动器，激活多个读取字线中的任一个；
写入选择电路，选择多个写入位线对中的任一个；
读取选择电路，选择多个读取位线中的任一个；
输入驱动器，将写入数据输出到由所述写入选择电路选择的写入位线对；以及
感测放大器，放大在参考电位和由所述读取选择电路选择的读取位线的电位之间的电位差，
所述方法包括：
在测试模式期间激活写入字线中的任一个，并且还在经过了预定的时间段之后激活与写入字线中的所述任一个相同的行中的读取字线。
15.根据权利要求14所述的半导体存储装置的测试方法，还包括使得所述读取字线无效，以及其后使得写入字线中的所述任一个无效。
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