JPH06103789A - 不揮発性メモリ方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、不揮発性メモリ（実施例はマスク
ＲＯＭ）の回路構成に関するもので、センスアンプの動
作速度の遅れや誤動作を除去することを目的とするもの
である。 【構成】 前記目的のため本発明は、分割したメモリア
レイ１ａ、１ｂ間に従来の一方式と同様センスアンプ４
内にダミーセル５を設けるとともに、メモリアレイ１
ａ、１ｂを選択するアドレス信号Ａとその逆信号バーＡ
とをゲートするトランジスタＴｒ１、３を従来の方式の
トランジスタＴｒ２、４の他に設け、ビット線２ａまた
は２ｂの容量値を、１組のメモリアレイ１ａまたは１ｂ
を選択するとき、他のメモリアレイ１ｂまたは１ａを全
てダミーにするようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置としての
不揮発性メモリの回路構成に関するものであり、実施例
としてはマスクＲＯＭ（リード オンリー メモリ）の
回路構成に関するものである。

【０００２】

【従来の技術】従来、この種の回路構成、特にマスクＲ
ＯＭとしては、図２、図３にブロック図として示すもの
がある。

【０００３】いずれもメモリアレイを２分割１ａ，１ｂ
（通常、上側、下側と言うので、ここでもそれに従う）
したものであり（分割するのは、ビット線が長くなり、
その配線容量が多くなるのを防ぐためであり、３分割以
上にするのもある。ここでは２分割とする）、そのメモ
リアレイ１ａ、１ｂ間にセンスアンプを配置した周知の
回路構成であるが、一応簡単に説明しておく。

【０００４】メモリアレイ１ａ、１ｂは、ビット線とワ
ード線のマトリックス状の配線の必要箇所に不純物注入
で特性を変えられた（一般にデプレッション型にし、い
わゆるノーマリーオンにする）トランジスタがメモリセ
ルとして接続されており、読み出し（リード）専用（オ
ンリー）のメモリとしての役割を持つ。そのメモリアレ
イ１ａ、１ｂのビット線２ａ、２ｂは、そのビット線１
ａ、１ｂを選択する回路（Ｙ系デコーダとも言われる）
であるマルチプレクサ３ａ、３ｂに接続されており、そ
のマルチプレクサ３ａ、３ｂ間に、上下メモリアレイ１
ａ、１ｂのいずれを選択するかの信号（通常アドレス信
号）Ａ、バーＡを受け入れるトランジスタ（通常、電解
効果型トランジスタでスイッチングの役割を持つ）を介
して、電流型センスアンプ（以下、単にセンスアンプと
記す。このセンスアンプは、周知のようにＲＡＭ（ラン
ダム アクセス メモリ）の電圧型と違ってＲＯＭは電
流型であり、メモリセル動作の高速化のために微小なメ
モリセルからの電流を増幅して、高速動作をさせるため
にある）４に接続されている。なお、ワード線は本発明
に殆ど関係しないので表示してない。ちなみに、ワード
線を選択するとき、それをローにすると、選ばれたデプ
レッション型トランジスタの出力は“１”になる。

【０００５】図２の方式は、前記センスアンプ４内にダ
ミーセル群（以下、単にダミーセルと称す）５を設けた
ものであり、このダミーセル５で、指定されたメモリア
レイ１ａまたは１ｂのセル（以下、本セルと称す）の電
流値とこのダミーセル５の電流値とを比較して、出力す
る方式である。周知のように、このダミーセル５は、出
力としての“１”、“０”をダミーレベルを基準に判定
させるためのものである。マスクＲＯＭでは、この方式
が一般的であるが、次ぎに説明する方式もかなり用いら
れる。

【０００６】図３の方式は、ＥＰＲＯＭ（電気的消去可
能なＲＯＭ）と同様に、メモリアレイ１ａ、１ｂの中に
専用のダミーセル（図示せず）とそれに接続されるダミ
ービット線６ａ、６ｂを設けたものである。従って、セ
ンスアンプ４ないにはダミーセルを設けてない。このダ
ミービット線６ａ、６ｂは、全く選択されないビット線
であり、本当のビット線の配線容量とのバランスをとる
ためにある。つまり、本セル（１ａ、１ｂ内）と前記図
示しないダミーセルとの電流値および配線などの容量値
をセンスアンプ４内に取り込み、その差によって出力の
“Ｈ”、“Ｌ”（０ｏｒ１）を出力する方式である。こ
のダミービット線６ａ、６ｂは構成上通常８ないし１６
組必要とする。つまり、それだけ占有面積を必要とす
る。

【０００７】

【発明が解決しようとする課題】しかしながら、図２の
方式においては、本セルと比較して、ビット線の配線と
ダミーセル群の配線との容量値に差異が発生する。つま
り、バランスがくずれる。この容量値の差異により、ビ
ット線の配線と比較する本セルのデータを出力するセン
スアンプのスピードに遅れが発生したり、ついには誤動
作する原因にもなりかねない。

【０００８】また、図３の方式においては、上記問題点
は解決されるものの、マスクＲＯＭなどの開発において
重要視されるチップサイズにおいての面積が増え、不利
になってくる。

【０００９】この発明は、以上述べた本セルと比較する
容量値の差異と、チップサイズ増大という二つの問題点
を解決する為、トランスファゲートを追加して、チップ
サイズを増すことなく、センスアンプの誤動作をなくす
方式を提供することを目的とする。

【００１０】

【課題を解決するための手段】この発明は前記目的のた
め、メモリアレイと、マルチプレクサを組にして２分割
したマスクＲＯＭにおいて、マルチプレクサとセンスア
ンプとの間に、アドレス信号をゲートするトランジスタ
を設け、かつ、センスアンプ内にはダミーセル群を設
け、ビット線とダミービット線の容量値を、１組のメモ
リアレイを選択時に、他方のメモリアレイをダミーとす
るようにしたものである。

【００１１】

【作用】前述したようにこの発明によれば、マルチプレ
クサとセンスアンプの間にメモリアレイの上下分割アド
レス信号をゲートとするトランジスタを、上下２つずつ
追加し、電流検出型センスアンプの中にダミーとしての
電流値を提供するダミーセル群を設けて、１組のメモリ
アレイを選択時に他のメモリアレイをダミーとするよう
にしたので、チップサイズに変化をもたせることなく、
本セルと同等のビット線容量値をとり込むことができ、
センスアンプの誤動作を防ぐことができる。

【００１２】

【実施例】図１に、本発明の実施例の回路構成のブロッ
ク図を示し、以下に説明する。従来例と同じ機能の部分
には同じ符号を付してあり、従来と全く変わらない部分
の説明は割愛する。本実施例も、従来例と比較し易くす
るため、メモリアレイを上側下側２分割したマスクＲＯ
Ｍを例とする。

【００１３】本実施例の特長とする点、特に図２の方式
と異なる点は、電流検出型センスアンプ（以下、単にセ
ンスアンプと称す）４内に従来例の図２の方式と同様、
ダミーセル群（以下、単にダミーセルと称す）５を設け
るとともに、１組のメモリセル１ａまたは１ｂを選択し
たときに、片方のメモリセル１ｂ、１ａをダミーとする
ための信号を受け入れるゲートであるトランジスタＴｒ
１、Ｔｒ３を、マルチプレクサ２ａ、２ｂと前記ダミー
セル５間に設けたことにある。そして、従来例の図３の
方式のダミービット線（図３の６ａ、６ｂ）は設けてな
い。上側、下側のメモリアレイ１ａ、１ｂを選択する信
号（通常アドレス信号）は従来同様ＡとバーＡである。
センスアンプ４内に設けたダミーセル５は、従来同様、
本セルと全く同等で、図示しないワード線（８ないし１
６本あり、これは任意）のダミーセルブロックであり、
ノーマリーオン状態のメモリセル群で、これによりダミ
ーの電流値をセンスアンプ４の中に取り込む。

【００１４】容量値の判定は、今、上側メモリアレイ１
ａを任意のアドレスＡでトランジスタ（ＮＭＯＳ型）Ｔ
ｒ２のゲートを駆動したとすると、本セル（選択された
１ａ内）の電流値および容量値（配線容量値）をセンス
アンプ４に取り込ませる。そのとき、下側メモリアレイ
１ｂの図示しないワード線は、前記アドレス信号Ａの逆
信号であるバーＡによってトランジスタＴｒ４が駆動さ
れて非選択状態とするのであるが、ビット線２ａ、２ｂ
選択は、上下に配したマルチプレクサ３ａ、３ｂによ
り、上下とも同様に選択される。

【００１５】ここで、前記Ｔｒ２のゲートを駆動してい
る任意のアドレス信号Ａを、トランジスタ（ＮＭＯＳ
型）Ｔｒ３のゲートにも与えることによって、下側メモ
リアレイ１ｂが選択されるが、ただし、ワード線（図示
せず）はすべて非選択状態になっているので、下側メモ
リアレイ１ｂの全てのビット（セル）は非選択状態とな
っており、その非選択状態となったビット線２ｂが選択
されるため、そのビット線２ｂの容量値のみが前記ダミ
ーセル５に取り込まれることになる。従って、センスア
ンプ５のスピードの遅れや誤動作は発生しない。つま
り、選択されない側のメモリアレイのセルをすべてダミ
ーにする方式である。このためのトランジスタＴｒ１、
Ｔｒ３の追加は、デバイス面積を増すほどのものではな
い。

【００１６】下側メモリアレイを選択する場合は、当然
上述したことの逆のことを行なえばよいことは説明する
までもないであろう。

【００１７】以上の実施例は、マスクＲＯＭを例とした
が、当然、同様の構成を有する他の不揮発性メモリ（Ｅ
ＰＲＯＭなど）にも適用できる。

【００１８】

【発明の効果】以上、詳細に説明したようにこの発明に
よれば、マルチプレクサとセンスアンプの間にメモリア
レイの上下分割アドレス信号をゲートするトランジスタ
を、上下２つ追加し、電流検出型センスアンプの中にダ
ミーとしての電流値を提供するダミーセル群を設けるだ
けで、チップサイズに変化をもたせることなく、本セル
と同等のビット線容量値をとり込むことができ、センス
アンプの遅れや誤動作を防ぐことができる。今後、マス
クＲＯＭは大容量化されていき、メモリアレイは分割さ
れていくが、その全てにおいて有効な方式である。

【図面の簡単な説明】

【図１】本発明の実施例

【図２】従来例１

【図３】従来例２

【符号の説明】

１ａ 上側メモリアレイ １ｂ 下側メモリアレイ ２ａ、２ｂ ビット線 ３ａ、３ｂ マルチプレクサ ４ センスアンプ ５ ダミーセル Ｔｒ１〜４ トランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリアレイが任意の信号で指定できる
   よう分割され、該各メモリアレイのビット線をマルチプ
   レクサに接続し、該各マルチプレクサ間に前記分割され
   たメモリアレイのいずれかを選択する信号を受信する素
   子を介して電流検出型センスアンプに接続される構成の
   不揮発性メモリ方式において、 前記電流検出型センスアンプに、ダミーセルとしての電
   流値を生成するダミーセル群を設け、前記任意の信号で
   選択されたメモリアレイをそのときに機能するセルと
   し、前記信号の逆信号で選択されたメモリアレイをすべ
   てダミーセル用のダミービット線容量値として、前記セ
   ンスアンプに取り込むようにしたことを特徴とする不揮
   発性メモリ方式。