CN102342023B - 半导体集成电路 - Google Patents

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Abstract

在半导体集成电路中，具备串联连接于第1电源(VDD)和第2电源(接地电源)之间的P型MOS晶体管(MP11)、和两个以上的N型MOS晶体管(MN11、MN12)。输入端子(IN)连接于所述P型MOS晶体管(MP11)的栅极端子和所述N型MOS晶体管(MN11、MN12)的栅极端子。并且，具有与作为P型MOS晶体管(MP11)和N型MOS晶体管(MN11)的接点的输出端子(OUT)连接的1个以上的电容元件(C1)，将P型MOS晶体管(MP11)的驱动能力构成为大于串联连接为两个以上的N型MOS晶体管(MN11、MN12)的总驱动能力。因此，能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动，并且，能够小面积地提供抗制造工序中的加工偏差性强，布局扩展性优异的半导体集成电路。

Description

半导体集成电路
技术领域
本发明涉及在半导体集成电路中使用的延迟电路，特别涉及抑制晶体管的特性偏差所导致的、延迟电路的延迟时间的变动的技术。
背景技术
近年来，半导体工艺的精细化得到发展，构成半导体集成电路的晶体管等的特性的偏差日益变大。
作为现有技术，在专利文献1中，公开了一种延迟电路的例子，其中：在专利文献1的图1所示的、具备读出放大器(sense amplifier)驱动电路的SRAM中，通过构成串联连结了多个延迟反转器(专利文献1的图9)的延迟电路，其中该延迟反转器将多个NMOS晶体管的总贝塔比率(ベ一タ比率)(宽度相对于总长度的比率)构成为与位单元(与本发明的以下的“存储单元”相同)的传输晶体管(pass transistor：与本发明的以下的“访问晶体管”(access transistor)相同)的贝塔比率相等，从而对位单元的电压和温度等的变化追踪性良好。
专利文献1：JP特开2003-218239号公报
但是，在专利文献1中，只考虑了位单元的传输晶体管、即NMOS晶体管的特性变动，而没有考虑构成延迟反转器(专利文献1的图9)的PMOS晶体管的特性变动所导致的延迟反转器的延迟时间的变动。
晶体管的特性变动不仅在NMOS晶体管中产生，在PMOS晶体管中也产生。在实际的设备中，产生如下晶体管特性的偏差：晶体管的能力完成得较低，或者反之，晶体管的能力完成得较高。
专利文献1的延迟反转器(延迟电路)只考虑了NMOS晶体管的特性变动。因此，在晶体管的完成情况为，NMOS晶体管的能力较低、PMOS晶体管的能力较高的情况(条件1)，和NMOS晶体管的能力较低、PMOS晶体管的能力也较低的情况(条件2)下，延迟反转器的延迟时间产生差异。
例如，在将从SRAM的存储单元中读出的数据用读出放大器进行放大的情况下，将延迟电路使用于从字线起动开始到读出放大器起动为止的定时生成部分。在专利文献1的延迟电路的情况下，由于是延迟时间由NMOS晶体管和PMOS晶体管两者的特性来决定的结构，因此在将条件1的延迟电路的延迟时间和条件2的延迟电路的延迟时间相比较的情况下，显然与条件1相比条件2的延迟电路的延迟时间变长。
与此相对，来自SRAM存储单元的数据的读出速度，仅由NMOS晶体管(访问晶体管和驱动晶体管)来决定，不受到PMOS晶体管的特性的影响。因此，无论工艺的完成情况是所述条件1还是条件2，读出速度都不发生变化。
读出放大器的起动定时，按照即使在延迟电路的延迟时间变短的条件1的情况下，读出放大器也能够正常地放大数据的方式进行了定时设计。相反，SRAM的访问时间由延迟电路的延迟时间最长的条件2来决定。因此，如专利文献1那样，在条件1和条件2之间延迟电路存在延迟时间的差异的情况下，产生访问时间恶化的问题。此外，因为非选择存储单元对位线的充放电电流也增加，所以还产生消耗功率增加的问题。
发明内容
根据以上问题，在本发明中，目的在于小面积地提供一种能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动，且抗制造工序中的加工偏差性强，布局扩展性优异的半导体集成电路。
鉴于所述问题点，本发明的半导体集成电路构成为：具备在第1电源和第2电源之间串联连接的P型MOS晶体管和两个以上的N型MOS晶体管，输入端子连接于所述P型MOS晶体管的栅极端子和所述两个以上的N型MOS晶体管的栅极端子，具有与输出端子连接的1个以上的电容元件，其中所述输出端子是，所述P型MOS晶体管、和所述两个以上的N型MOS晶体管中的与所述P型MOS晶体管连接的N型MOS晶体管之间的接点，所述P型MOS晶体管的驱动能力大于所述串联连接了两个以上的N型MOS晶体管的驱动能力。
在此情况下，在设所述串联连接了两个以上的多个N型MOS晶体管的总驱动能力为1的情况下，所述P型MOS晶体管的驱动能力也可以为2以上。
此外，在所述各P型以及N型MOS晶体管的沟道长度全部相等的情况下，所述P型MOS晶体管的沟道宽度也可以构成为将所述N型MOS晶体管的沟道宽度除以所述多个N型MOS晶体管的串联级数而得到的值的4倍以上的沟道宽度。
并且，在所述各P型以及N型MOS晶体管的沟道宽度全部相等的情况下，所述P型MOS晶体管的沟道长度也可以构成为对所述N型MOS晶体管的沟道长度乘以所述多个N型MOS晶体管的串联级数而得到的值的1/4以下的沟道长度。
而且，也可以构成为能够分别控制所述P型MOS晶体管或所述各N型MOS晶体管的基板电位。
此外，也可以为如下结构：具有1个以上的P型MOS晶体管，其栅极端子连接于所述输入端子，该1个以上的P型MOS晶体管连接于所述串联连接的多个N型MOS晶体管彼此的连接节点和所述第1电源之间。
并且，也可以为如下结构：具有1个以上的P型MOS晶体管，其栅极端子连接于所述输入端子，该1个以上的P型MOS晶体管连接于所述串联连接的多个N型MOS晶体管彼此的连接节点和所述输出端子之间。
而且，所述电容元件至少由P型MOS晶体管或N型MOS晶体管中的任一者构成，在由所述P型MOS晶体管构成的电容元件和由所述N型MOS晶体管构成的电容元件共存的情况下，由所述P型MOS晶体管构成的电容元件的电容值，也可以小于由所述N型MOS晶体管构成的电容元件的电容值，且由所述P型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积，也可以小于由所述N型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积。
此外，也可以构成为：具备在第1电源和第2电源之间串联连接的两个以上的P型MOS晶体管以及N型MOS晶体管，输入端子连接于所述N型MOS晶体管的栅极端子和所述两个以上的P型MOS晶体管的栅极端子，具有与输出端子连接的1个以上的电容元件，其中所述输出端子是，所述两个以上的P型MOS晶体管中的与所述N型MOS晶体管连接的P型MOS晶体管、和所述N型MOS晶体管之间的接点，所述N型MOS晶体管的驱动能力大于所述串联连接了两个以上的P型MOS晶体管的驱动能力。
在此情况下，在设所述串联连接了两个以上的多个P型MOS晶体管的总驱动能力为1的情况下，所述N型MOS晶体管的驱动能力也可以为2以上。
此外，在所述各P型以及N型MOS晶体管的沟道长度全部相等的情况下，所述N型MOS晶体管的沟道宽度也可以构成为将所述P型MOS晶体管的沟道宽度除以所述多个P型MOS晶体管的串联级数而得到的值以上的沟道宽度。
并且，在所述各P型以及N型MOS晶体管的沟道宽度全部相等的情况下，所述N型MOS晶体管的沟道长度也可以构成为，对所述P型MOS晶体管的沟道长度乘以所述多个P型MOS晶体管的串联级数而得到的值以下的沟道长度。
而且，也可以构成为能够分别控制所述各P型MOS晶体管或所述N型MOS晶体管的基板电位。
此外，也可以为如下结构：具有1个以上的N型MOS晶体管，其栅极端子连接于所述输入端子，该1个以上的N型MOS晶体管连接于所述串联连接的多个P型MOS晶体管彼此的连接节点和所述第2电源之间。
并且，也可以为如下结构：具有1个以上的N型MOS晶体管，其栅极端子连接于所述输入端子，该1个以上的N型MOS晶体管连接于所述串联连接的多个P型MOS晶体管彼此的连接节点和所述输出端子之间。
而且，所述电容元件至少由P型MOS晶体管或N型MOS晶体管中的任一者构成，在由所述P型MOS晶体管构成的电容元件和由所述N型MOS晶体管构成的电容元件共存的情况下，由所述P型MOS晶体管构成的电容元件的电容值也可以大于由所述N型MOS晶体管构成的电容元件的电容值，且由所述P型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积，也可以大于由所述N型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积。
此外，在本半导体集成电路被配备于半导体存储装置中的情况下，也可以为如下结构：所述串联连接的晶体管的极性，与在所述半导体存储装置中串联连接于位线和所述第1电源之间或位线和第2电源之间的晶体管中的、与所述位线连接的晶体管的极性相同。
此外，在本半导体集成电路被配备于半导体存储装置中的情况下，也可以为如下结构：所述串联连接的晶体管的串联级数，与在所述半导体存储装置中串联连接于位线和所述第1电源之间或位线和第2电源之间的晶体管的串联级数相同。
而且，在本半导体集成电路被配备于半导体存储装置中的情况下，所述串联连接的晶体管，也可以由注入了与在所述半导体存储装置中连接于位线的晶体管相同的杂质浓度的晶体管构成。
此外，在本半导体集成电路被配备于存储器阵列部的电位和存储器阵列部以外的电位不同的半导体存储装置中的情况下，也可以为如下结构：提供与所述存储器阵列部的电位相等的电位作为施加给所述半导体集成电路的所述第1电位。
并且，也可以作为对来自半导体存储装置中的存储单元的读出数据进行放大的读出放大器电路的起动定时生成用的延迟电路来使用，或者，也可以作为数据向半导体存储装置中的存储单元的写入定时生成用的延迟电路来使用。
而且，也可以为如下结构：除了所述电容元件之外，所述1个或多个各P型MOS晶体管的沟道宽度和沟道长度全部构成为相同的大小，所述1个或多个各N型MOS晶体管的沟道宽度和沟道长度全部构成为相同的大小。
此外，也可以为如下结构：除了所述电容元件之外，各P型MOS晶体管的各个栅电极并列地配置，至少将所述P型MOS晶体管彼此所共有的扩散区域构成为长方形，各N型MOS晶体管的各个栅电极并列地配置，至少将所述N型MOS晶体管彼此所共有的扩散区域构成为长方形。
并且，也可以为如下结构：相对于晶体管的沟道方向垂直地分离P阱和N阱，在各个阱内，分别配置除了所述电容元件之外的各P型MOS晶体管和各N型MOS晶体管的情况下，所述电容元件分别与所述各P型MOS晶体管或所述各N型MOS晶体管相邻地配置，并且，布局为所述各P型MOS晶体管或所述各N型MOS晶体管的各自的晶体管形成区域的相对于晶体管的沟道方向垂直的方向的长度以下；还可以为如下结构：按照在维持相对于晶体管的沟道方向垂直的方向的长度的状态下，所述电容元件的电容值根据与晶体管的沟道方向相同方向的尺寸变化而变化的方式来构成。
而且，也可以为如下结构：相对于晶体管的沟道方向垂直地分离P阱和N阱，在各个阱内，分别配置除了所述电容元件之外的各P型MOS晶体管和各N型MOS晶体管的情况下，所述电容元件分别与所述各P型MOS晶体管或所述各N型MOS晶体管相邻地配置，并且，布局为所述各P型MOS晶体管或所述各N型MOS晶体管的各自的晶体管形成区域的与晶体管的沟道方向相同方向的长度以下；还可以为如下结构：按照在维持与晶体管的沟道方向相同的方向的长度的状态下，所述电容元件的电容值根据相对于晶体管的沟道方向垂直的方向的尺寸变化而变化的方式来构成。
如上所述，本发明所涉及的半导体集成电路，能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动，并且，能够小面积地实现抗制造工序中的加工偏差性强，布局扩展性优异的半导体集成电路。
附图说明
图1是表示本发明的实施方式1的半导体集成电路的结构的电路图。
图2是表示该实施方式2的半导体集成电路的结构的电路图。
图3是表示该实施方式3的半导体集成电路的结构的电路图。
图4是表示该实施方式4的半导体集成电路的结构的电路图。
图5是表示该实施方式5的半导体集成电路的结构的电路图。
图6是表示该实施方式6的半导体集成电路的结构的电路图。
图7是表示该实施方式7的半导体集成电路的结构的电路图。
图8是表示该实施方式8的半导体集成电路的结构的电路图。
图9是表示该实施方式9的半导体集成电路的结构的电路图。
图10是表示该实施方式10的半导体集成电路的结构的电路图。
图11是表示该实施方式11所涉及的SRAM存储单元的具体结构的电路图。
图12是表示该实施方式12所涉及的半导体存储装置的结构的一例的图。
图13是表示该实施方式12所涉及的延迟电路的具体结构的一例的电路图。
图14是表示该实施方式13所涉及的半导体存储装置的具体结构的一例的电路图。
图15是表示该实施方式14所涉及的半导体存储装置的具体结构的另一例的电路图。
图16是表示该实施方式15的半导体集成电路的布局结构的一例的图。
图17是表示该实施方式16的半导体集成电路的布局结构的另一例的图。
具体实施方式
以下，基于附图，对本发明的实施方式进行详细说明。另外，在以下的各实施方式中，对与其他实施方式具有相同的功能的构成要素赋予相同的符号而省略说明。
(实施方式1)
图1是本发明的实施方式1所涉及的半导体集成电路的结构图。
图1所示的半导体集成电路具备P型MOS晶体管MP11、N型MOS晶体管MN11和MN12、电容元件C1。并且，IN表示输入端子，OUT表示输出端子，VDD表示电源。
P型MOS晶体管MP11的栅极端子连接于输入端子IN，源极端子连接于电源VDD，漏极端子连接于输出端子OUT。N型MOS晶体管MN11和MN12的栅极端子连接于输入端子IN，并在输出端子OUT和接地电源之间串联连接而构成，N型MOS晶体管MN11的漏极端子连接于输出端子OUT，N型MOS晶体管MN12的源极端子连接于接地电源。此外，电容元件C1连接于输出端子OUT和接地电源之间。
以下，对如上构成的本实施方式所涉及的半导体集成电路的动作进行说明。
首先，说明对输入端子IN施加了L电平的情况。在此情况下，P型MOS晶体管MP11导通，N型MOS晶体管MN11和MN12截止，因此对输出端子OUT输出H电平。此时，由于在输出端子OUT连接了电容元件C1，因此延迟由电容元件C1的电容(严格来说，也包含P型MOS晶体管MP11和N型MOS晶体管MN11的漏极电容等)和P型MOS晶体管的驱动能力所决定的时间，来向输出端子OUT输出H电平。
反之，在对输入端子IN施加了H电平的情况下，P型MOS晶体管MP11截止，N型MOS晶体管MN11和MN12导通，因此对输出端子OUT输出L电平。此时，由于在输出端子OUT连接了电容元件C1，因此延迟由电容元件C1的电容和串联连接的N型MOS晶体管MN11和MN12的总驱动能力所决定的时间，来向输出端子OUT输出L电平。
在此，驱动能力定义为晶体管的饱和电流的绝对值。晶体管的饱和电流通过控制晶体管的沟道宽度和沟道长度而变化。在一般的MOS晶体管中，在对沟道长度和沟道宽度相同的P型MOS晶体管和N型MOS晶体管的驱动能力进行比较的情况下，N型MOS晶体管具有P型MOS晶体管的约2倍的驱动能力。换言之，在使沟道长度固定的情况下，若使P型MOS晶体管的沟道宽度为2，N型MOS晶体管的沟道宽度为1，则具有大致等同的驱动能力。
如上可知，图1所示的半导体集成电路是使提供给输入端子IN的信号电平的反转电平，延迟由输出端子OUT所具有的电容、和与提供给输入端子IN的信号电平对应的MOS晶体管的驱动能力所决定的时间，来输出到输出端子OUT的延迟元件。此外，通过串联连结多级图1的电路，能够得到任意的延迟时间。当然，改变电容元件C1的电容值、或各晶体管的驱动能力，也能够得到任意的延迟时间。
在前述中，在将串联连接的N型MOS晶体管MN11和MN12的任一者的栅极端子固定为H电平的情况下，显然也进行相同的动作。此外，即使增加串联连接的N型MOS晶体管的级数，显然也进行相同的动作。此外，在图1中，电容元件C1与接地电源连接，但与任意的固定电位连接的情况下显然也进行相同的动作。
在实际的设备中，产生如下晶体管特性的偏差：晶体管的驱动能力完成得较低，或者反之，晶体管的驱动能力完成得较高。
例如，对晶体管的完成情况为，N型MOS晶体管的驱动能力较低、P型MOS晶体管的驱动能力较高的情况(条件1)，和N型MOS晶体管的驱动能力较低、P型MOS晶体管的驱动能力也较低的情况(条件2)的动作进行比较。
考虑对输入端子IN输入了从H电平变为L电平的信号的情况。
输出端子OUT在延迟由输出端子OUT所具有的电容和P型MOS晶体管MP11的驱动能力所决定的延迟时间后，从L电平变化为H电平。
在条件1的情况下，从截止状态变为导通状态的P型MOS晶体管MP11的驱动能力较高，因此延迟时间变短。与此相对，在条件2的情况下，从截止状态变为导通状态的P型MOS晶体管MP11的驱动能力较低，因此延迟时间变长。
在对输入端子IN输入了从L电平变为H电平的信号的情况下，延迟时间虽依赖于从截止状态变为导通状态的N型MOS晶体管MN11和MN12的总驱动能力，但由于在条件1和条件2下N型MOS晶体管的驱动能力没有差别，因此延迟时间不产生差异。
即，在晶体管的完成情况为条件1和条件2的情况下，延迟电路的延迟时间仅根据P型MOS晶体管的特性变化而产生差异。
因此，为了在所述的条件间抑制延迟电路的延迟时间的差异，因为N型MOS晶体管的驱动能力没有差异，所以预先将P型MOS晶体管的驱动能力设定得比N型MOS晶体管的驱动能力高即可。
在图1的结构的情况下，N型MOS晶体管串联连接了两级，因此在N型MOS晶体管MN11和MN12构成为相同的驱动能力的情况下，输出端子OUT和接地电源间的N型MOS晶体管的总驱动能力成为1/2。此外，在N型MOS晶体管以相同的驱动能力串联连接了多级的情况下，输出端子OUT和接地电源间的N型MOS晶体管的总驱动能力成为将N型MOS晶体管的驱动能力除以串联级数后的值。
本发明者，在P型MOS晶体管和N型MOS晶体管为相同的沟道宽度和沟道长度的情况下，相对于P型MOS晶体管的驱动能力，N型MOS晶体管的驱动能力为大致2倍的实际设备中，在相同的温度和电压条件下，确认了条件1和条件2的延迟电路的特性。其结果，在P型MOS晶体管的驱动能力和N型MOS晶体管的总驱动能力相等的情况下，条件1和条件2的延迟电路的延迟时间的比率为70％，与此相对，在相对于N型MOS晶体管的总驱动能力，使P型MOS晶体管的驱动能力为2倍以上的情况下，条件1和条件2的延迟时间的比率改善为80％以上。(表示了条件1和条件2的延迟电路的延迟时间的比率越接近100％，则越能够抑制条件间的延迟电路的延迟时间的差异。)
如上所述，通过将P型MOS晶体管的驱动能力构成为N型MOS晶体管的总驱动能力的2倍以上，能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动。
将所述P型MOS晶体管的驱动能力和N型MOS晶体管的总驱动能力之间的关系用晶体管的沟道宽度和沟道长度来表示如下。在此，假设N型MOS晶体管具有P型MOS晶体管的约2倍的驱动能力，并假设串联连接的N型MOS晶体管全部以相同尺寸构成。
首先，考虑各晶体管的沟道长度全部相等的情况，P型MOS晶体管的沟道宽度只要为将N型MOS晶体管的沟道宽度除以N型MOS晶体管的串联级数之后的值的4倍以上的沟道宽度即可。
接着，考虑各晶体管的沟道宽度全部相等的情况，P型MOS晶体管的沟道长度只要为对N型MOS晶体管的沟道长度乘以N型MOS晶体管的串联级数之后的值的1/4以下的沟道长度即可。
(实施方式2)
图2是本发明的实施方式2所涉及的半导体集成电路的结构图。
图2是在图1的结构中，将P型MOS晶体管MP11的基板节点连接于基板电位VBP，将N型MOS晶体管MN11和MN12的基板节点连接于基板电位VBN的结构。
若改变MOS晶体管的基板电位，则能够改变MOS晶体管的驱动能力。
一般来说，若对P型MOS晶体管施加比作为源极端子的VDD电源低的电位(正向偏压)，则P型MOS晶体管的驱动能力上升。此外，若施加比作为N型MOS晶体管的源极端的接地电源低的电位(反向偏压)，则N型MOS晶体管的驱动能力降低。
也就是说，只要对P型MOS晶体管MP11的基板节点VBP施加比VDD电源低的电位，或者，对N型MOS晶体管MN11和MN12的基板节点VBN施加比接地电源低的电位，则能够以比在图1中构成的晶体管小的尺寸，满足所述驱动能力的比率，其结果，能够更小面积地构成电路。
在图2的结构中，N型MOS晶体管是串联连接了两级的结构，但显然即使串联级数为多级也具有相同的动作和效果。此外，显然不需要控制所有的N型MOS晶体管的基板电位，只控制任意的N型MOS晶体管的基板电位也能够得到同样的效果。
(实施方式3)
图3是本发明的实施方式3所涉及的半导体集成电路的结构图。
图3是在图1的结构中，进一步在电源VDD、和串联连接的N型MOS晶体管MN11和MN12的连接节点T1之间，追加了将栅极端子连接于输入端子IN的P型MOS晶体管MP12的结构。
对本实施方式所涉及的半导体集成电路的动作进行说明。
首先，在对输入端子IN输入了L电平的情况下，P型MOS晶体管MP12导通，使N型MOS晶体管MN11和MN12的连接节点T1为H电平，但由于N型MOS晶体管MN11和MN12处于截止状态，因此进行与图1的结构相同的动作。
接下来，在对输入端子IN输入了H电平的情况下，P型MOS晶体管MP12截止，不对N型MOS晶体管MN11和MN12产生影响，因此进行与图1的结构相同的动作。
如上所述，可知图3的结构进行与图1相同的动作。
在图1的结构的情况下，在输入端子IN为L电平时，由于N型MOS晶体管MN11和MN12两者都处于截止状态，因此可知N型MOS晶体管MN11和MN12的连接节点T1的电位成为不定电平。因此，在输入端子IN从L电平变化为H电平，N型MOS晶体管MN11和MN12从截止变为导通的情况下，根据连接节点T1的电位状态，产生延迟时间的变动。
因此，只要如图3那样，在电源VDD、和串联连接的N型MOS晶体管MN11和MN12的连接节点T1之间，追加将栅极端子连接于输入端子IN的P型MOS晶体管MP12，则在N型MOS晶体管MN11和MN12处于截止状态的期间，连接节点T1必然成为H电平，因此能够进一步稳定延迟时间。
在图3的结构中，是N型MOS晶体管串联连接了两级的结构，但将串联级数构成为多级，在电源VDD、和N型MOS晶体管彼此各自的连接节点之间，分别配置将输入端子IN连接于栅极的P型MOS晶体管，显然也具有相同的动作和效果。
此外，将在所述实施方式2中说明的基板节点的控制应用于本实施方式的情况下，显然也能够得到与所述实施方式2同样的效果。
(实施方式4)
图4是本发明的实施方式4所涉及的半导体集成电路的结构图。
图4是在图3的结构中，将P型MOS晶体管MP12的源极端子从连接于电源VDD变更为连接于输出端子OUT的结构。
对本实施方式所涉及的半导体集成电路的动作进行说明。
首先，在对输入端子IN输入了L电平的情况下，P型MOS晶体管MP12导通，使N型MOS晶体管MN11和MN12的连接节点T1成为H电平，但由于N型MOS晶体管MN11、MN12处于截止状态，因此进行与图1的结构等同的动作。
接下来，在对输入端子IN输入了H电平的情况下，P型MOS晶体管MP12截止，不对N型MOS晶体管MN11和MN12产生影响，因此进行与图1的结构等同的动作。
如上所述，可知图4的结构进行与图1等同的动作。
在图1的结构的情况下，在输入端子IN为L电平时，由于N型MOS晶体管MN11和MN12两者都处于截止状态，因此可知N型MOS晶体管MN11和MN12的连接节点T1的电位成为不定电平。因此，在输入端子IN从L电平变化为H电平，N型MOS晶体管MN11和MN12从截止变为导通的情况下，根据连接节点T1的电位状态，产生延迟时间的变动。因此，只要如图4那样，在输出端子OUT、和串联连接的N型MOS晶体管MN11和MN12的连接节点T1之间，追加将栅极端子连接于输入端子IN的P型MOS晶体管MP12，则在N型MOS晶体管MN11和MN12处于截止状态的期间，连接节点T1必然成为H电平，因此能够进一步稳定延迟时间。
并且，P型MOS晶体管MP12成为针对输出端子OUT的追加的电容，因此能够与通过P型MOS晶体管MP12而追加的电容值相应地，将电容元件C1的电容值构成得较小，结果能够实现小面积化。
在图4的结构中，是N型MOS晶体管串联连接了两级的结构，但将串联级数构成为多级，在输出端子OUT、和N型MOS晶体管彼此各自的连接节点之间分别配置将输入端子IN连接于栅极的P型MOS晶体管，显然也具有相同的动作和效果。
此外，将在所述实施方式2中说明了的基板节点的控制应用于本实施方式的情况下，显然也能够得到与所述实施方式2同样的效果。
(实施方式5)
图5是本发明的实施方式5所涉及的半导体集成电路的结构图。
图5是在图4的结构中，将电容元件C1替换为基于P型MOS晶体管MP1的电容元件和基于N型MOS晶体管MN1的电容元件的结构。
P型MOS晶体管MP1将栅极端子连接于接地电源，将源极端子和漏极端子连接于输出端子OUT而构成，N型MOS晶体管MN1将栅极端子连接于VDD电源，将源极端子和漏极端子连接于输出端子OUT而构成。
首先，本实施方式所涉及的半导体集成电路，是仅将图4中的电容元件C1替换为由晶体管构成的电容元件的结构，因此显然具有所述实施方式4所记载的动作和效果。
如同在所述实施方式1中也进行了说明的那样，在实际的设备中，产生如下晶体管特性的偏差：晶体管的驱动能力完成得较低，或者反之，晶体管的驱动能力完成得较高。
一般来说，晶体管的驱动能力依赖于晶体管的沟道长度的完成宽度。在晶体管的沟道长度完成得较细的情况下，晶体管的驱动能力变高，反之，在晶体管的沟道长度完成得较粗的情况下，晶体管的驱动能力变低。
因此，在晶体管的完成情况为，N型MOS晶体管的驱动能力较低、P型MOS晶体管的驱动能力较高的情况(条件1)，和N型MOS晶体管的驱动能力较低、P型MOS晶体管的驱动能力也较低的情况(条件2)下，N型MOS晶体管的沟道长度的完成宽度不发生变化，P型MOS晶体管的沟道长度的完成宽度产生较大的变化。
在像本实施方式这样，由P型MOS晶体管和N型MOS晶体管构成电容元件的情况下，只要使由P型MOS晶体管构成的电容元件比由N型MOS晶体管构成的电容元件小即可。或者，也可以仅由N型MOS晶体管构成电容元件。
其结果，能够抑制电容元件的电容值的偏差所导致的延迟电路的延迟时间的偏差。
一般来说，图5所示的这种由MOS晶体管构成的电容元件的电容值，具有与晶体管的沟道长度和沟道宽度的积成比例的电容值。在此，由P型MOS晶体管构成的电容元件和由N型MOS晶体管构成的电容元件，分别构成为相同的沟道长度和沟道宽度的情况下，若使其具有大致等同的电容值，则只要使由P型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积，小于由N型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积即可。
(实施方式6)
图6是本发明的实施方式6所涉及的半导体集成电路的结构图。
图6所示的半导体集成电路具备N型MOS晶体管MN21、P型MOS晶体管MP21和MP22、电容元件C2。并且，IN表示输入端子，OUT表示输出端子，VDD表示电源。
N型MOS晶体管MN21的栅极端子连接于输入端子IN，源极端子连接于接地电源，漏极端子连接于输出端子OUT。P型MOS晶体管MP21和MP22的栅极端子连接于输入端子IN，在电源VDD和输出端子OUT之间串联连接而构成，P型MOS晶体管MP22的漏极端子连接于输出端子OUT，P型MOS晶体管MP21的源极端子连接于电源VDD。此外，电容元件C2连接于输出端子OUT和接地电源之间。
以下，对如上构成的本实施方式所涉及的半导体集成电路的动作进行说明。
首先，说明对输入端子IN施加了H电平的情况。在此情况下，N型MOS晶体管MN21导通，P型MOS晶体管MP21和MP22截止，因此对输出端子OUT输出L电平。此时，由于在输出端子OUT连接有电容元件C2，因此延迟由电容元件C2的电容(严格来说，也包含P型MOS晶体管MP22和N型MOS晶体管MN21的漏极电容等)和N型MOS晶体管的驱动能力所决定的时间来向输出端子OUT输出L电平。
反之，在对输入端子IN施加了L电平的情况下，N型MOS晶体管MN21截止，P型MOS晶体管MP21和MP22导通，因此对输出端子OUT输出H电平。此时，由于在输出端子OUT连接有电容元件C2，因此延迟由电容元件C2的电容和串联连接的P型MOS晶体管MP21和MP22的总驱动能力所决定的时间来向输出端子OUT输出H电平。
在此，驱动能力如同在所述实施方式1中进行了说明的那样，定义为晶体管的饱和电流的绝对值。
如上可知，图6所示的半导体集成电路，是使提供给输入端子IN的信号电平的反转电平，延迟由输出端子OUT所具有的电容、和与提供给输入端子IN的信号电平对应的MOS晶体管的驱动能力所决定的时间，来输出到输出端子OUT的延迟元件。此外，通过串联连结多级图6的电路，能够得到任意的延迟时间。当然，改变电容元件C2的电容值、或各晶体管的驱动能力也能够得到任意的延迟时间。
即使将在前述中串联连接的P型MOS晶体管MP21和MP22的任一者的栅极端子固定为L电平的情况下，显然也进行相同的动作。此外，即使增加串联连接的P型MOS晶体管的级数，显然也进行相同的动作。此外，虽然在图6中，电容元件C2连接于接地电源，但显然连接于任意的固定电位的情况下也进行相同的动作。
在实际的设备中，产生如下晶体管特性的偏差：晶体管的驱动能力完成得较低，或者反之，晶体管的驱动能力完成得较高。
例如，对晶体管的完成情况为，P型MOS晶体管的驱动能力较低、N型MOS晶体管的驱动能力较高的情况(条件3)，和P型MOS晶体管的驱动能力较低，N型MOS晶体管的驱动能力也较低的情况(条件4)的动作进行比较。
考虑对输入端子IN输入了从L电平变为H电平的信号的情况。
输出端子OUT在由输出端子OUT所具有的电容和N型MOS晶体管MN21的驱动能力所决定的延迟时间后，从H电平变化为L电平。
在条件3的情况下，从截止状态变为导通状态的N型MOS晶体管MN21的驱动能力较高，因此延迟时间变短。与此相对，在条件4的情况下，从截止状态变为导通状态的N型MOS晶体管MN21的驱动能力较低，因此延迟时间变长。
在对输入端子IN输入了从H电平变为L电平的信号的情况下，延迟时间依赖于从截止状态变为导通状态的P型MOS晶体管MP21和MP22的总驱动能力，但由于在条件3和条件4的情况下P型MOS晶体管的驱动能力不存在差异，因此延迟时间不产生差异。
也就是说，在晶体管的完成情况为条件3和条件4的情况下，仅根据N型MOS晶体管的特性变化，而在延迟电路的延迟时间上产生的差异。因此，为了在所述条件间抑制延迟电路的延迟时间的差异，由于P型MOS晶体管的驱动能力不存在差异，因此只要预先将N型MOS晶体管的驱动能力设定得比P型MOS晶体管的驱动能力高即可。
在图6的结构的情况下，P型MOS晶体管串联连接了两级，因此在P型MOS晶体管MP21和MP22构成为相同的驱动能力的情况下，电源VDD和输出端子OUT之间的P型MOS晶体管的总驱动能力成为1/2。此外，在P型MOS晶体管以相同的驱动能力串联连接了多级的情况下，电源VDD和输出端子OUT之间的P型MOS晶体管的总驱动能力成为将P型MOS晶体管的驱动能力除以串联级数之后的值。
本发明者，在P型MOS晶体管和N型MOS晶体管为相同的沟道宽度和沟道长度的情况下，相对于P型MOS晶体管的驱动能力，N型MOS晶体管的驱动能力为大致2倍的实际的设备中，在相同的温度和电压条件下，确认了条件3和条件4的延迟电路的特性。其结果，在P型MOS晶体管的总驱动能力和N型MOS晶体管的驱动能力相等的情况下，条件3和条件4的延迟电路的延迟时间的比率为70％，与此相对，在相对于P型MOS晶体管的总驱动能力，使N型MOS晶体管的驱动能力为2倍以上的情况下，条件3和条件4的延迟时间的比率改善为80％以上。(表示了条件3和条件4的延迟电路的延迟时间的比率越接近100％，则越能够抑制条件间的延迟电路的延迟时间的差异。)如上所述，通过将N型MOS晶体管的驱动能力构成为P型MOS晶体管的总驱动能力的2倍以上，能够抑制晶体管的特性偏差所导致的延迟电路的延迟时间的变动。
将所述P型MOS晶体管的总驱动能力和N型MOS晶体管的驱动能力之间关系用晶体管的沟道宽度和沟道长度来表示如下。在此，假设N型MOS晶体管具有P型MOS晶体管的约2倍的驱动能力，串联连接的P型MOS晶体管全部构成为相同尺寸。
首先，考虑各晶体管的沟道长度全部相等的情况，N型MOS晶体管的沟道宽度只要为将P型MOS晶体管的沟道宽度除以P型MOS晶体管的串联级数之后的值以上的沟道宽度即可。
接下来，考虑各晶体管的沟道宽度全部相等的情况，N型MOS晶体管的沟道长度只要为对P型MOS晶体管的沟道长度乘以P型MOS晶体管的串联级数之后的值以下的沟道长度即可。
[0121]
(实施方式7)
图7是本发明的实施方式7所涉及的半导体集成电路的结构图。
图7是在图6的结构中，将N型MOS晶体管MN21的基板节点连接于基板电位VBN，将P型MOS晶体管MP21和MP22的基板节点连接于基板电位VBP的结构。
若改变MOS晶体管的基板电位，则能够改变MOS晶体管的驱动能力。
一般来说，若对P型MOS晶体管施加比作为源极端子的VDD电源高的电位(反向偏压)，则P型MOS晶体管的驱动能力降低。此外，若施加比作为N型MOS晶体管的源极端的接地电源高的电位(正向偏压)，则N型MOS晶体管的驱动能力上升。
也就是说，只要对N型MOS晶体管MN21的基板节点VBN施加比接地电源高的电位，或者对P型MOS晶体管MP21和MP22的基板节点VBP施加比VDD电源高的电位，则能够以比在图6中构成的晶体管小的尺寸，满足所述驱动能力的比率，其结果，能够更小面积地构成电路。
虽然在图7的结构中，是P型MOS晶体管串联连接了两级的结构，但串联级数为多级显然也具有相同的动作和效果。此外，显然不需要控制所有的P型MOS晶体管的基板电位，仅控制任意的P型MOS晶体管的基板电位显然也能够得到同样的效果。
(实施方式8)
图8是本发明的实施方式8所涉及的半导体集成电路的结构图。
图8是在图6的结构中，进一步在串联连接的P型MOS晶体管MP21和MP22的连接节点T2与接地电源之间，追加了将栅极端子连接于输入端子IN的N型MOS晶体管MN22的结构。
对本实施方式所涉及的半导体集成电路的动作进行说明。
首先，在对输入端子IN输入了H电平的情况下，N型MOS晶体管MN22导通，使P型MOS晶体管MP21和MP22的连接节点T2成为L电平，但由于P型MOS晶体管MP21和MP22处于截止状态，因此进行与图6的结构相同的动作。
接下来，在对输入端子IN输入了L电平的情况下，N型MOS晶体管MN22截止，不对P型MOS晶体管MP21和MP22产生影响，因此进行与图6的结构相同的动作。
如上可知，图8的结构进行与图6相同的动作。
在图6的结构的情况下，在输入端子IN为H电平时，由于P型MOS晶体管MP21和MP22两者都处于截止状态，因此可知P型MOS晶体管MP21和MP22的连接节点T2的电位成为不定电平。因此，在输入端子IN从H电平变化为L电平，P型MOS晶体管MP21和MP22从截止变为导通的情况下，根据连接节点T2的电位状态，产生延迟时间的变动。
因此，只要如图8那样，在串联连接的P型MOS晶体管MP21和MP22的连接节点T2与接地电源之间，追加将栅极端子连接于输入端子IN的N型MOS晶体管MN22，则在P型MOS晶体管MP21和MP22处于截止状态的期间，连接节点T2必然成为L电平，因此能够进一步稳定延迟时间。
虽然在图8的结构中，是P型MOS晶体管串联连接了两级的结构，但将串联级数构成为多级，并在P型MOS晶体管彼此各自的连接节点与接地电源之间，分别配置将输入端子IN连接于栅极的N型MOS晶体管，显然也具有相同的动作和效果。
此外，将在所述实施方式7中说明了的基板节点的控制应用于本实施方式的情况下，显然也能够得到与所述实施方式7同样的效果。
(实施方式9)
图9是本发明的实施方式9所涉及的半导体集成电路的结构图。
图9是在图8的结构中，将N型MOS晶体管MN22的源极端子从连接于接地电源变更为连接于输出端子OUT的结构。
对本实施方式所涉及的半导体集成电路的动作进行说明。
首先，在对输入端子IN输入了H电平的情况下，N型MOS晶体管MN22导通，使P型MOS晶体管MP21和MP22的连接节点T2成为L电平，但由于P型MOS晶体管MP21、MP22处于截止状态，因此进行与图6的结果等同的动作。
接下来，在对输入端子IN输入了L电平的情况下，N型MOS晶体管MN22截止，不对P型MOS晶体管MP21和MP22产生影响，因此进行与图6的结构等同的动作。
如上可知，图9的结构进行与图6等同的动作。
在图6的结构的情况下，输入端子IN为H电平时，由于P型MOS晶体管MP21和MP22两者都处于截止状态，因此可知P型MOS晶体管MP21和MP22的连接节点T2的电位成为不定电平。因此，在输入端子IN从H电平变化为L电平，P型MOS晶体管MP21和MP22从截止变为导通的情况下，根据连接节点T2的电位状态，产生延迟时间的变动。
因此，只要如图9那样，在串联连接的P型MOS晶体管MP21和MP22的连接节点T2与输出端子OUT之间，追加将栅极端子连接于输入端子IN的N型MOS晶体管MN22，则在P型MOS晶体管MP21和MP22处于截止状态的期间，连接节点T2必然成为L电平，因此能够进一步稳定延迟时间。
并且，N型MOS晶体管MN22成为针对输出端子OUT的追加的电容，因此能够与通过N型MOS晶体管MN22而追加的电容值相应地，将电容元件C2的电容值构成得较小，结果能够实现小面积化。
在图9的结构中，是P型MOS晶体管串联连接了两级的结构，但将串联级数构成为多级，并在P型MOS晶体管彼此各自的连接节点与输出端子OUT之间，分别配置将输入端子IN连接于栅极的N型MOS晶体管，显然也具有相同的动作和效果。
此外，将在所述实施方式7中说明了的基板节点的控制应用于本实施方式的情况下，显然也能够得到与所述实施方式7同样的效果。
(实施方式10)
图10是本发明的实施方式10所涉及的半导体集成电路的结构图。
图10是在图9的结构中，将电容元件C2替换为基于P型MOS晶体管MP2的电容元件和基于N型MOS晶体管MN2的电容元件的结构。
P型MOS晶体管MP2将栅极端子连接于接地电源，并将源极端子和漏极端子连接于输出端子OUT而构成，N型MOS晶体管MN2将栅极端子连接于VDD电源，并将源极端子和漏极端子连接于输出端子OUT而构成。
首先，本实施方式所涉及的半导体集成电路，是仅将图9中的电容元件C2替换为由晶体管构成的电容元件的结构，因此显然具有所述实施方式9所记载的动作和效果。
如同在所述实施方式6中也进行了说明的那样，在实际的设备中，产生如下晶体管特性的偏差：晶体管的驱动能力完成得较低，或者反之，晶体管的驱动能力完成得较高。
一般来说，晶体管的驱动能力依赖于晶体管的沟道长度的完成宽度。在晶体管的沟道长度完成得较细的情况下，晶体管的驱动能力变高，反之，在晶体管的沟道长度完成得较粗的情况下，晶体管的驱动能力变低。
因此，在晶体管的完成情况为，P型MOS晶体管的驱动能力较低、N型MOS晶体管的驱动能力较高的情况(条件3)，和P型MOS晶体管的驱动能力较低、N型MOS晶体管的驱动能力也较低的情况(条件4)下，P型MOS晶体管的沟道长度的完成宽度不发生变化，N型MOS晶体管的沟道长度的完成宽度产生较大的变化。
在像本实施方式这样，由P型MOS晶体管和N型MOS晶体管构成电容元件的情况下，使由P型MOS晶体管构成的电容元件大于由N型MOS晶体管构成的电容元件即可。或者，也可以仅由P型MOS晶体管构成电容元件。
其结果，能够抑制电容元件的电容值的偏差所导致的延迟电路的延迟时间的偏差。
一般来说，图10所示的这种由MOS晶体管构成的电容元件的电容值具有与晶体管的沟道长度和沟道宽度的积成比例的电容值。在此，在由P型MOS晶体管构成的电容元件和由N型MOS晶体管构成的电容元件，分别构成为相同的沟道长度和沟道宽度的情况下，若使其具有大致等同的电容值，则只要使由P型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积，大于由N型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积即可。
(实施方式11)
对将本发明的延迟元件(延迟电路)作为静态随机访问存储器(以下，称作SRAM)等半导体存储装置用的延迟电路来使用的情况进行说明。
图11是表示SRAM的存储单元的电路结构的图。
图11所示的SRAM存储单元具备访问晶体管A1和A2、驱动晶体管D1和D2、负载晶体管L1和L2。并且，WL表示字线，BL、NBL表示位线，VDD表示电源。
在VDD电源和接地电源之间，分别构成由负载晶体管L1(L2)和驱动晶体管D1(D2)构成的逆变器，将各个逆变器的输入输出端子连接，构成了触发器。用该触发器来进行数据的存储保持。访问晶体管A1(A2)的栅极端子连接于字线WL，漏极端子连接于位线BL(NBL)，源极端子连接于逆变器的输入输出端子。
以下，简单地说明SRAM存储单元的动作的一例。
例如，假设在存储单元的访问晶体管A1的源极端子侧保持着L电平，在访问晶体管A2的源极端子侧保持着H电平。
在字线WL为L电平时，位线BL、NBL都被预充电为H电平。若位线BL、NBL的预充电状态被解除，字线WL成为H电平，则经由变为导通状态的访问晶体管A1和驱动晶体管D1，将位线BL的蓄积电荷向接地电源进行放电，同时位线BL的电位从H电平变化为L电平。位线BL的变位速度由访问晶体管A1和驱动晶体管D1的能力而决定。此时，位线NBL侧由于访问晶体管A2的源极端子侧为H电平，因此不对位线NBL产生影响，位线NBL维持作为预充电状态的H电平。
然后，用读出放大器对通过上述动作而产生的位线BL和NBL的电位差进行放大，由此实施了存储单元数据的读出动作。
如上可知，存储单元数据的读出，仅通过构成存储单元的访问晶体管和驱动晶体管来进行，其结构都由N型MOS晶体管构成，此外，访问晶体管和驱动晶体管是串联连接了两级的结构。
因此，在将本发明的延迟电路作为SRAM这种半导体存储装置的读出动作中的、用于生成对读出放大器进行起动的定时的延迟电路来使用的情况下，只要根据与决定了读出的速度的访问晶体管和驱动晶体管的晶体管极性相同的晶体管极性，来构成决定延迟时间的延迟电路(在所述实施方式1～5所示的结构的情况下，相当于串联连接的N型MOS晶体管MN11和MN12的部分)，则能够优化延迟电路的延迟时间对存储单元特性(读出速度)的追随性。
并且，只要按照与决定了存储单元特性(读出速度)的访问晶体管和驱动晶体管的串联级数一致的方式，来构成决定延迟时间的延迟电路(在所述实施方式1～5所示的结构的情况下，相当于串联连接的N型MOS晶体管MN11和MN12的部分)，则能够优化延迟电路的延迟时间对存储单元特性(读出速度)的追随性。
虽然在本实施方式中，是存储单元特性决定为两级串联的情况，但在存储单元特性决定为两级串联以外的情况下，显然只要按照与存储单元特性所决定的级数一致的方式来构成延迟电路的串联级数即可。
一般来说，SRAM存储单元的访问晶体管的电导设定得比驱动晶体管的电导低，因此将位线的蓄积电荷向接地电源进行放电的速度几乎由访问晶体管侧的能力来决定。因此，至少根据与连接于位线的访问晶体管的晶体管极性相同的晶体管极性来构成，也能够优化延迟对存储单元特性的追随性。
并且，构成SRAM存储单元的晶体管，一般由注入了与SRAM存储单元以外的晶体管不同的杂质浓度的晶体管构成。因此，只要将决定了延迟电路的延迟时间的N型MOS晶体管(在所述实施方式1～5所示的结构的情况下，相当于串联连接的N型MOS晶体管MN11和MN12的部分)，由注入了与SRAM存储单元相同的杂质浓度的晶体管来构成，则能够优化延迟电路的延迟时间对存储单元特性(读出速度)的追随性。
本实施方式，是在存储单元特性由N型MOS晶体管来决定的情况下，优化延迟电路的延迟时间的追随性的方法，因此是对所述实施方式1～5所示的结构有效的方法。反之，在存储单元特性由P型MOS晶体管来决定的情况下，只要应用于所述实施方式6～10所示的结构，则显然能够得到相同的效果。
(实施方式12)
图12是表示SRAM等半导体存储装置的结构的一例的图。
图12所示的半导体存储装置具备存储器阵列100、周边电路200、延迟电路300。并且，VDDP表示周边电路用电源，VDDM表示存储器阵列用电源。
存储器阵列100例如是将图11所示的SRAM存储单元在矩阵上配置了多个的存储器阵列，是将图11中的VDD电源替换为存储器阵列用电源VDDM的结构。周边电路200是对存储器阵列100进行控制的控制电路，由周边电路用电源VDDP来驱动。延迟电路300，例如，如所述实施方式11所示那样，用于生成起动读出放大器的定时。
图13是构成所述延迟电路300的延迟电路的一例。图13所示的结构，是在图5所示的结构中，将电源VDD全部替换为存储器阵列用电源VDDM的结构。因此，其他动作和效果等与所述实施方式5等同。
如图12所示的结构那样，在存储器阵列(存储单元)的电源VDDM和对其进行控制的周边电路的电源VDDP是不同的半导体存储装置的情况下，存储单元的特性由存储器阵列用电源VDDM来决定。因此，如图13所示那样，用存储器阵列用电源VDDM来构成延迟电路300的电源，更能够优化延迟电路的延迟时间对存储单元特性追随性。
(实施方式13)
图14是表示SRAM等半导体存储装置的具体结构的一例的图。
在图14所示的半导体存储装置中，具备：存储单元101、预充电电路102、读出放大器103、控制电路201、行(Row)译码器202、读出放大器起动定时生成电路203。并且，WL0、WLx表示字线，BL、NBL表示位线，PCG表示预充电控制信号，ICLK1～2表示内部时钟信号，CLK表示时钟，ADx表示地址，Dout表示数据输出，SAE表示读出放大器使能信号。为了使说明简单，在图14中写入系统电路没有进行图示。
存储单元100分别连接于字线WL0～WLx和位线BL、NBL，若任意的字线成为H电平(活性状态)，则将与成为H电平的字线连接的存储单元100中存储保持的数据输出到位线BL、NBL。在字线为L电平(非活性状态)的情况下，不对位线产生影响。存储单元100的具体电路结构是图11所示的结构。
预充电电路102连接于预充电信号PCG和位线BL、NBL，在预充电信号PCG为L电平的情况下，预充电电路102成为活性状态，将位线BL、NBL预充电为H电平。在预充电信号PCG为H电平的情况下，预充电电路102成为非活性状态，不对位线产生影响。
读出放大器103连接于位线BL、NBL，由作为读出放大器起动定时生成电路203的输出的读出放大器使能信号SAE来控制。读出放大器103在读出放大器使能信号SAE为H电平时成为活性状态，将位线BL、NBL的放大结果输出到数据输出Dout。
控制电路201将时钟CLK作为输入，生成与时钟CLK同步的内部时钟ICLK1和ICLK2、预充电信号PCG，并将它们分别输出到行译码器202、读出放大器起动定时生成电路203和预充电电路102。例如，若时钟CLK从L电平变为H电平，则内部时钟ICLK1和ICLK2、预充电信号PCG分别从L电平变化为H电平。此外，若时钟CLK从H电平变为L电平，则内部时钟ICLK1和ICLK2、预充电信号PCG分别从H电平变化为L电平。行译码器202在内部时钟ICLK1为H电平时，通过输入的地址ADx来对任意的字线WL0～WLx进行选择(置为H电平)。在内部时钟ICLK1为L电平时，所有的字线输出L电平。
读出放大器起动定时生成电路203，若内部时钟ICLK2成为H电平，则在经过一定时间后输出用于起动读出放大器103的读出放大器使能信号SAE(H电平)。此外，也可以按照在输出读出放大器使能信号SAE(H电平)后，将控制电路201的内部时钟ICLK1和ICLK2、预充电信号PCG分别控制为L电平的方式来构成。
内部时钟ICLK2也可以是内部时钟ICLK1，此外，内部时钟ICLK2也可以是基于任意的字线成为H电平的结果的信号。
以下，对所述结构的半导体存储装置的动作的一例进行说明。
在时钟CLK为L电平时，所有的字线为L电平(非活性状态)。此时，预充电信号PCG为L电平，预充电电路102成为活性状态，将位线BL、NBL预充电为H电平。
若时钟CLK成为H电平，则内部时钟ICLK1成为H电平，由地址ADx选择的字线WLx成为H电平。此时，预充电信号PCG成为H电平，预充电电路102成为非活性状态。此外，内部时钟ICLK2也成为H电平。
与选择的字线WLx连接的存储单元100，根据在该存储单元100中存储保持的数据，使预充电为H电平的位线BL、NBL中的任意一方从H电平变化为L电平，由此，来进行从存储单元100的数据的读出。
同时，接收了内部时钟ICLK2的H电平的读出放大器起动定时生成电路203，在经过一定时间后使读出放大器使能信号SAE从L电平变为H电平，使读出放大器103成为活性状态。成为了活性状态的读出放大器103对位线BL、NBL的电位差进行放大，并将其放大结果输出到数据输出Dout。
在半导体存储装置中，在用读出放大器来对从存储单元读出到位线的电位差进行放大的情况下，在到达了读出放大器能够正常地进行放大的电位差的定时将读出放大器活性化。在将该读出放大器活性化的定时的生成部分使用本发明的延迟电路。在本实施方式中，读出放大器起动定时生成电路203相当于此。
在由现有的延迟电路(专利文献1)构成了该读出放大器起动定时生成电路203的情况下，由于是延迟时间由N型MOS晶体管和P型MOS晶体管这两者的特性来决定的结构，因此在晶体管的完成情况为，N型MOS晶体管的驱动能力较低、P型MOS晶体管的驱动能力较高的情况(条件1)，和N型MOS晶体管的驱动能力较低、P型MOS晶体管的驱动能力也较低的情况(条件2)下，条件2的读出放大器的起动定时较慢。
与此相对，从存储单元的数据的读出速度，如图11所示，仅由N型MOS晶体管(访问晶体管和驱动晶体管)来决定，不受到P型MOS晶体管的特性的影响。也就是说，不论是条件1还是条件2，从存储单元的数据的读出速度都不变。
因此，对读出放大器进行起动的定时必须根据条件1来进行设计。
但是，半导体存储装置的访问时间由延迟电路的延迟时间最慢的条件2来决定，因此如现有的延迟电路(专利文献1)那样，在条件1和条件2之间，延迟电路的延迟时间存在较大差异的情况下，成为访问时间恶化的原因。
因此，若将本发明的延迟电路应用于读出放大器起动定时生成电路203，则能够抑制条件1和条件2之间的延迟电路的延迟时间的变动，因此能够将半导体存储装置的访问时间的恶化抑制在最小限度。
(实施方式14)
图15是表示SRAM等半导体存储装置的具体结构的另一例的图。
在图15所示的半导体存储装置中，具备：存储单元101、预充电电路102、写入缓冲器104、控制电路201、行译码器202、写入脉冲生成电路204。并且，WL0、WLx表示字线，BL、NBL表示位线，PCG表示预充电控制信号，ICLK1和ICLK3表示内部时钟信号，CLK表示时钟，ADx表示地址，Din表示数据输入，WEN表示写入使能信号。为了使说明简单，读取系统电路在图15中未作图示。
存储单元100分别连接于字线WL0～WLx和位线BL、NBL，若任意的字线成为H电平(活性状态)，则对与成为H电平的字线连接的存储单元100，写入来自位线BL、NBL的数据。在字线为L电平(非活性状态)的情况下，不对位线产生影响。存储单元100的具体电路结构为图11所示的结构。
向存储单元100的数据的写入，通过在使字线成为H电平的状态下，使预充电为H电平的位线BL、NBL的任意一方从H电平变化为L电平来进行。例如，在将L数据写入到存储单元的情况下，使位线BL侧变化为L电平。反之，在将H数据写入到存储单元的情况下，通过使位线NBL侧变化为L电平，来进行向存储单元的数据的写入。
预充电电路102连接于预充电信号PCG和位线BL、NBL，在预充电信号PCG为L电平的情况下，预充电电路102成为活性状态，将位线BL、NBL预充电为H电平。在预充电信号PCG为H电平的情况下，预充电电路102成为非活性状态，不对位线产生影响。
写入缓冲器104连接于位线BL、NBL，由作为写入脉冲生成电路204的输出的写入使能信号WEN来控制，将从数据输入Din输入的数据输出到位线BL、NBL，并将数据写入到存储单元100。
控制电路201将时钟CLK作为输入，生成与时钟CLK同步的内部时钟ICLK1和ICLK3、预充电信号PCG，并将它们分别输出到行译码器202、写入脉冲生成电路204和预充电电路102。例如，若时钟CLK从L电平变为H电平，则内部时钟ICLK1和ICLK3、预充电信号PCG分别从L电平变化为H电平。此外，若时钟CLK从H电平变为L电平，则内部时钟ICLK1和ICLK3、预充电信号PCG分别从H电平变化为L电平。
行译码器202在内部时钟ICLK1为H电平时，通过地址ADx来对任意的字线WL0～WLx进行选择(H电平)。在内部时钟ICLK1为L电平时，所有的字线输出L电平。
写入脉冲生成电路204，若内部时钟ICLK3成为H电平，则将用于将写入缓冲器104活性化的写入使能信号WEN置为H电平，并在经过一定时间后(在存储单元100中写入数据后)，将写入使能信号WEN置为L电平，使写入缓冲器104成为非活性状态。此外，也可以按照在写入使能信号WEN从H电平变化为L电平后，将控制电路201的内部时钟ICLK1和ICLK3、预充电信号PCG分别控制为L电平的方式来构成。
内部时钟ICLK3也可以是内部时钟ICLK1，此外，内部时钟ICLK3也可以是基于任意的字线成为H电平的结果的信号。
以下，对所述结构的半导体存储装置的动作的一例进行说明。
在时钟CLK为L电平时，所有的字线为L电平(非活性状态)。此时，预充电信号PCG为L电平，预充电电路102成为活性状态，将位线BL、NBL预充电为H电平。
若时钟CLK成为H电平，则内部时钟ICLK1成为H电平，由地址ADx选择的字线WLx成为H电平。此时，预充电信号PCG成为H电平，预充电电路102成为非活性状态。此外，内部时钟ICLK3也成为H电平。接收了内部时钟ICLK3的H电平的写入脉冲生成电路204，使写入使能信号WEN从L电平变为H电平，将写入缓冲器104活性化。成为了活性状态的写入缓冲器104，基于来自数据输入Din的输入数据，使位线BL、NBL的任意一方从H电平变化为L电平，来对与选择的字线WLx连接的存储单元100进行数据的写入。
在经过一定时间后(在存储单元100中写入数据后)写入使能信号WEN从H电平变化为L电平，写入缓冲器104成为非活性状态。
若写入缓冲器104成为非活性状态，则将字线WLx置为L电平，将预充电电路102活性化，再次将位线BL、NBL预充电为H电平即可。在半导体存储装置中，在向存储单元进行了数据的写入的情况下，在存储单元能够可靠地完成写入为止的时间，预先使写入缓冲器成为活性状态。在生成预先使该写入缓冲器成为活性状态的定时的部分使用本发明的延迟电路。在本实施方式中，写入脉冲生成电路204与此相当。
在由现有的延迟电路(专利文献1)来构成该写入脉冲生成电路204的情况下，由于是延迟时间由N型MOS晶体管和P型MOS晶体管这两者的特性来决定的结构，因此在晶体管的完成情况为，N型MOS晶体管的驱动能力较低，P型MOS晶体管的驱动能力较高的情况(条件1)，和N型MOS晶体管的驱动能力较低，P型MOS晶体管的驱动能力也较低的情况(条件2)下，条件2的写入使能信号WEN的H电平的期间更长，写入缓冲器104的活性状态的期间更长。
一般来说，向存储单元的数据的写入时间，相对于所述条件2，条件1的写入更需要时间。这是由于构成了存储单元的负载晶体管(图11的L1或L2)的影响。作为P型MOS晶体管的负载晶体管的能力越高则越难以写入，负载晶体管的能力越低则越容易写入。
因此，由写入脉冲生成电路204生成的写入使能信号WEN的H电平期间(写入缓冲器104的活性状态的期间)，必须根据条件1来进行设计。
但是，因为半导体存储装置的周期时间由写入使能信号WEN的H电平的期间最长的条件2来决定，所以像现有的延迟电路(专利文献1)那样，在条件1和条件2之间延迟电路的延迟时间存在较大差异的情况下，成为周期时间恶化的原因。
因此，若将本发明的延迟电路应用于写入脉冲生成电路204，则能够抑制条件1和条件2之间的延迟电路的延迟时间的变动，因此能够将半导体存储装置的周期时间的恶化抑制在最小限度。
(实施方式15)
图16是表示本发明的实施方式15所涉及的半导体集成电路的布局结构的一例的图。
图16所示的半导体集成电路具备：N阱31、P阱32、栅电极33、扩散区域34、接触点35、布线36、PMOS电容元件41、NMOS电容元件42。并且，IN表示输入端子，OUT表示输出端子，VDD表示电源，VSS表示接地电源。此外，图16所示的布局结构，是对图5的电路结构进行了布局的情况的一例。
如图16所示，在N阱31区域中，将P型MOS晶体管(对应于图5的MP11和MP12)，按照栅电极33并列地，而且，共有各自的扩散区域34的形式相邻配置，将各个晶体管形成为相同的沟道宽度和相同的沟道长度。并且，与P型MOS晶体管(对应于图5的MP11和MP12)相邻地，在同一N阱31区域中构成由P型MOS晶体管构成的PMOS电容元件41(图5的MP1)。
以同样的结构，在P阱32区域中，将N型MOS晶体管(对应于图5的MN11和MN12)，按照栅电极33并列地，而且，共有各自的扩散区域34的形式相邻配置，并将各个晶体管形成为相同的沟道宽度和相同的沟道长度。并且，与N型MOS晶体管(对应于图5的MN11和MN12)相邻地，在同一P阱32区域中构成由N型MOS晶体管构成的NMOS电容元件42(图5的MN1)。
若采用图16所示的布局结构，则栅电极的方向、栅电极的宽度(沟道宽度)统一，并且，能够形成在扩散区域不产生高低差的晶体管，因此能够形成抗制造工序中的加工偏差性强的晶体管，并能够抑制加工偏差所导致的晶体管特性的偏差。
此外，将PMOS电容元件41和NMOS电容元件42，相对于电容元件以外的各个晶体管相邻配置，并且，按照成为电容元件以外的各个晶体管的晶体管形成区域的高度(图16的Y所示的距离)以下的方式，形成各个电容元件。这样一来，通过仅在晶体管的沟道方向，使各个电容元件的尺寸增减，能够自由地改变电容元件的电容值。因此，能够构成布局的扩展性高，且延迟电路的延迟时间容易调整的布局。
在本实施方式中，对图5的电路中的布局结构的一例进行了说明，但显然可以将本实施方式的布局结构应用于图1～图10的所有的电路。
(实施方式16)
图17是表示本发明的实施方式16所涉及的半导体集成电路的布局结构的一例的图。
[0228]
图17所示的半导体集成电路具备：N阱31、P阱32、栅电极33、扩散区域34、接触点35、布线36、PMOS电容元件41、NMOS电容元件42。并且，IN表示输入端子，OUT表示输出端子，VDD表示电源，VSS表示接地电源。此外，图17所示的布局结构是对图5的电路结构进行了布局的情况的另一例。
如图17所示，在N阱31区域中，将P型MOS晶体管(对应于图5的MP11和MP12)，按照栅电极33并列地，而且，共有各自的扩散区域34的形式相邻配置，并将各个晶体管形成为相同的沟道宽度和相同的沟道长度。并且，在相对于P型MOS晶体管(对应于图5的MP11和MP12)的沟道方向垂直的方向上相邻地，在同一N阱31区域中构成由P型MOS晶体管构成的PMOS电容元件41(图5的MP1)。
以同样的结构，在P阱32区域中，将N型MOS晶体管(对应于图5的MN11和MN12)，按照栅电极33并列地，而且，共有各自的扩散区域34的形式相邻配置，并将各个晶体管形成为相同的沟道宽度和相同的沟道长度。并且，在相对于N型MOS晶体管(对应于图5的MN11和MN12)的沟道方向垂直的方向上相邻地，在同一P阱32区域中构成由N型MOS晶体管构成的NMOS电容元件42(图5的MN1)。
若采用图17所示的布局结构，则栅电极的方向、栅电极的宽度(沟道宽度)统一，并且，能够形成在扩散区域不产生高低差的晶体管，因此能够形成抗制造工序中的加工偏差性强的晶体管，能够抑制加工偏差所导致的晶体管特性的偏差。
此外，将PMOS电容元件41和NMOS电容元件42，在相对于电容元件以外的各个晶体管的沟道方向垂直的方向上相邻配置，并且，按照成为电容元件以外的各个晶体管的晶体管形成区域的宽度(图17的X所示的距离)以下的方式，来形成各个电容元件。这样一来，通过仅在相对于晶体管的沟道方向垂直的方向上，使各个电容元件的尺寸增减，能够自由地改变电容元件的电容值。因此，能够构成布局的扩展性高，且延迟电路的延迟时间容易调整的布局。
在本实施方式中，对图5的电路中的布局结构的一例进行了说明，但本实施方式的布局结构显然能够应用于图1～图10的所有的电路。
工业实用性
本发明所涉及的半导体集成电路，能够抑制晶体管的特性偏差所导致的、延迟电路的延迟时间的变动，并且，具有能够小面积地实现抗制造工序中的加工偏差性强、布局扩展性优异的半导体集成电路的效果，作为半导体存储装置等的延迟电路很有用。
(符号说明)
31  N阱
32  P阱
33  栅电极
34  扩散区域
35  接触点
36  布线
41  PMOS电容元件
42  NMOS电容元件
100 存储单元阵列
101 存储单元
102 预充电电路
103 读出放大器
104 写入缓冲器
200 周边电路
201 控制电路
202 行译码器
203  读出放大器起动定时生成电路
204  写入脉冲生成电路
300  延迟电路
MP1～2、11～12、21～22  P型MOS晶体管
MN1、2、11、12、21、22  N型MOS晶体管
C1～2  电容元件
A1～2  访问晶体管
D1～2  驱动晶体管
L1～2  负载晶体管
IN  输入端子
OUT  输出端子
T1、T2  连接节点
WL、WL0、WLx  字线
BL、NBL  位线
PCG  预充电控制信号
ICLK1～3  内部时钟信号
SAE  读出放大器使能信号
WEN  写入使能信号
ADx  地址
CLK  时钟
Din  数据输入
Dout  数据输出
VDD  电源
VDDP  周边电路用电源
VDDM  存储器阵列用电源
VSS  接地电源

Claims (5)

1.一种半导体集成电路，其特征在于，
具备在第1电源和第2电源之间串联连接的第1P型MOS晶体管和两个以上的N型MOS晶体管，
输入端子连接于所述第1P型MOS晶体管的栅极端子和所述两个以上的N型MOS晶体管的栅极端子，
具有与输出端子连接的1个以上的电容元件，其中所述输出端子是，所述第1P型MOS晶体管、和所述两个以上的N型MOS晶体管中的与所述第1P型MOS晶体管连接的N型MOS晶体管之间的接点，
还具有第2P型MOS晶体管，其栅极端子连接于所述输入端子，并且其连接在所述两个以上的N型MOS晶体管彼此的连接节点与所述输出端子之间，
所述第1P型MOS晶体管的驱动能力大于所述串联连接了两个以上的N型MOS晶体管的驱动能力。
2.根据权利要求1所述的半导体集成电路，其特征在于，
在将所述半导体集成电路配备于半导体存储装置中的情况下，
所述串联连接的晶体管的极性，与在所述半导体存储装置中串联连接于位线和所述第1电源之间或位线和第2电源之间的晶体管中的、与所述位线连接的晶体管的极性相同。
3.根据权利要求1所述的半导体集成电路，其特征在于，
在将所述半导体集成电路配备于半导体存储装置中的情况下，
所述串联连接的晶体管的串联级数，与在所述半导体存储装置中串联连接于位线和所述第1电源之间或位线和第2电源之间的晶体管的串联级数相同。
4.根据权利要求1所述的半导体集成电路，其特征在于，
在将所述半导体集成电路配备于半导体存储装置中的情况下，
所述串联连接的晶体管，由注入了与在所述半导体存储装置中连接于位线的晶体管相同的杂质浓度的晶体管构成。
5.根据权利要求1所述的半导体集成电路，其特征在于，
所述半导体集成电路被用作对来自半导体存储装置中的存储单元的读出数据进行放大的读出放大器电路的起动定时生成用的延迟电路。
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