JP2002231890A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】バス配線等、平行に敷設される配線間のカップ
リング容量がそれら配線の電位遷移に及ぼす影響の低減
と回路の微細化との好適な両立を図ることのできる半導
体集積回路を提供する。 【解決手段】パラレルバスの各バスドライバは、ｐチャ
ネルトランジスタＴ１とｎチャネルトランジスタＴ２と
を備えている。そして、バス配線を駆動する論理レベル
の電位に応じて、論理「Ｈ」レベルの電位にて駆動する
ときにはトランジスタＴ１が、また論理「Ｌ」レベルの
電位にて駆動するときにはトランジスタＴ２がそれぞれ
導通制御される。これらトランジスタＴ１及びＴ２のゲ
ート幅は、それぞれ「３８μｍ」と「４μｍ」であり、
これにより、論理「Ｌ」レベルの電位にて駆動する場合
の方が、論理「Ｈ」レベルの電位にて駆動する場合より
もバス配線の電位遷移にかかる時間が増大する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に係
り、詳しくはバス配線等の平行配線が引き回される回路
に採用して好適な半導体集積回路に関する。

【０００２】

【従来の技術】周知のように、半導体集積回路において
は、同回路内の各機能ブロック間に形成されるバス配線
等の平行配線を介してそれら各機能ブロック間の信号伝
達が行われることが多い。一方、こうした平行配線を備
えた半導体集積回路にあっては、それら配線間のカップ
リング容量に起因して遅延変動などの問題が生じ易いこ
ともよく知られている。

【０００３】このカップリング容量は、図６に模式的に
示すように、平行に引き回された各配線ａ、ｂ間に形成
される容量成分Ｃａｂを指す。そして、このカップリン
グ容量が増大すると、これら各配線ａ、ｂにとっての実
効的な容量の変化を招き、ひいてはその時定数の変化が
それら配線の電位遷移に少なからず影響を及ぼすように
なる。すなわち、上記各配線ａ、ｂにおける同時の電位
変化をΔＶａ、ΔＶｂとし、これら各配線ａ、ｂやその
配置環境に起因する定数をＣ０、また電源電圧をＥとす
ると、例えば、配線ａから見える実効的な容量Ｃは、上
記カップリング容量Ｃａｂに依存して下式（ｃ１）で表
される。 Ｃ＝Ｃ０＋Ｃａｂ｜ΔＶｂ−ΔＶａ｜／Ｅ …（ｃ１） したがって、このカップリング容量Ｃａｂが増大すれば
上記実効的な容量Ｃも増大し、例えば各配線ａに印加さ
れる電位（信号）の遷移時間も増大する。すなわちこの
場合には遅延変動が生じる。このことは、配線ｂ側から
見た場合にも同様である。

【０００４】そこで従来は、それら配線間のスペースを
広くとったり、各配線にシールディングを施すなどによ
って、上記カップリング容量の抑制を図っている。

【０００５】

【発明が解決しようとする課題】ところで、上記配線間
のスペースを広くとったり、各配線にシールディングを
施すなどの対策をとることで、カップリング容量を抑制
することができるとはいえ、このことは逆に、配線部
（バス部）の面積の増大や、製造コストの増大を招くこ
とともなっている。特に近年、半導体集積回路は益々微
細化、大規模化される傾向にあり、その中にあってこう
した問題は極めて深刻である。

【０００６】本発明は上記実情に鑑みてなされたもので
あり、その目的は、バス配線等、平行に敷設される配線
間のカップリング容量がそれら配線の電位遷移に及ぼす
影響の低減と回路の微細化との好適な両立を図ることの
できる半導体集積回路を提供することにある。

【０００７】なお、本明細書でいう「平行」とは、必ず
しも数学的に定義された「平行」に限らず、互いに電位
が影響し合う程度に並べて敷設される関係も含む。

【０００８】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、平行に敷設された配線の電位を遷
移させるに、この遷移させる方向に応じてそれぞれ遷移
時間の異なる信号を同平行に敷設された配線に付与する
ことをその要旨とする。

【０００９】上記構成では、平行に敷設された配線の電
位を遷移するに、遷移させる方向に応じてそれぞれ遷移
時間が異なる信号を平行に敷設された配線に付与する。
したがって、互いに近接する配線間で、互いに反対方向
への電位遷移がなされる場合に顕著に生じる遅延変動を
好適に緩和することができるようになる。しかも、平行
配線に対してその配線間スペースの拡大やシールディン
グ等を施すことなくカップリング容量を抑制することが
できるため、平行に敷設される配線間の接合がそれら配
線の電位遷移に及ぼす影響の低減と半導体集積回路とし
ての微細化との好適な両立を図ることができるようにな
る。

【００１０】なお、上記請求項１記載の発明において、
平行配線に付与される電位が論理Ｈレベル論理Ｌレベル
からなる２値レベル信号である場合には、請求項２記載
の発明によるように、それら信号波形の傾きが各々異な
るように設定されてなる構成、又は請求項４記載の発明
によるように、それら信号の付与タイミングが各々異な
るように設定されてなる構成としてもよい。

【００１１】ここで、請求項２記載の発明に関しては、
請求項３記載の発明によるように、前記各論理レベルに
対応した一対の給電端子間に直列に接続されるとともに
前記付与される信号内容に応じて相補的にオン駆動され
て前記各配線を所定の電位に駆動する一対のトランジス
タを備え、それら一対のトランジスタの各駆動能力が異
ならしめられてなる構成としてもよい。

【００１２】これにより、極めて簡素な構成にて請求項
２記載の半導体集積回路を構成することができ、ひいて
は、同半導体集積回路としていっそう微細化を促進する
ことができる。

【００１３】また、請求項４記載の発明は、請求項５記
載の発明によるように、偶数段のＣＭＯＳインバータか
らなって前記各配線を所定の電位に駆動するドライバを
備え、前記各ＣＭＯＳインバータにおいて、所定の一方
の論理レベルの電位にて駆動するときにオンする側のト
ランジスタの駆動能力が他方のレベルの電位にて駆動す
るときにオンする側のトランジスタの駆動能力と異なら
しめられてなる構成としてもよい。

【００１４】ここで、所定の一方の論理レベルの電位に
て駆動するときにオンする側のトランジスタの駆動能力
が他方のレベルの電位にて駆動するときにオンする側の
トランジスタの駆動能力と異ならしめるためには、請求
項６記載の発明によるように、前記偶数段のＣＭＯＳイ
ンバータが交互に、それらＣＭＯＳインバータを構成す
る各チャネルのトランジスタの一方と他方とで互いにそ
の駆動能力が異ならしめられてなる構成とするか、或い
は請求項７記載の発明によるように、前記ＣＭＯＳイン
バータにおける同一チャネルのトランジスタの直列段数
の違いに応じてそれらチャネル別のトランジスタの駆動
能力が異ならしめられてなる構成としてもよい。

【００１５】これら請求項６又は７に記載の構成によれ
ば、極めて簡素な構成にて請求項５記載の半導体集積回
路を構成することができ、ひいては、同半導体集積回路
としていっそう微細化を促進することができる。

【００１６】なお、上記請求項１〜７記載の発明におけ
る平行に敷設された配線をパラレルバス配線とすること
もできる。この場合、パラレルバス配線においては、互
いに近接するバス配線に同時に互いに反転した方向に電
位駆動を強いられることが多々あるため、上記各請求項
記載の発明の作用効果を好適に奏することができるよう
になる。

【００１７】

【発明の実施の形態】（第１の実施形態）以下、本発明
にかかる半導体集積回路をパラレルバスを備えた半導体
集積回路に適用した第１の実施形態について、図面に従
って説明する。

【００１８】図１は、本実施形態の半導体集積回路にお
いて、上記パラレルバスのドライバを示す回路図であ
る。同バスドライバにおいては、平行に敷設される複数
のバス配線のそれぞれに対し同図１に示す回路を備えて
いる。

【００１９】この回路は、図１に示されるように、一対
の給電端子間に直列に接続されたｐチャネルトランジス
タＴ１とｎチャネルトランジスタＴ２とを備えている。
そして、これら一対のトランジスタのいずれか一方を選
択的にオンとすることで、バス配線へ論理「Ｈ」レベル
及び論理「Ｌ」レベルのいずれかの電位にて平行配線を
駆動する。すなわち、バス配線を論理「Ｈ」レベルの電
位にて駆動するときには、トランジスタＴ１をオンする
ことで、電位「Ｖｃｃ」を有する給電端子とバス配線と
を導通させる。一方、バス配線を論理「Ｌ」レベルの電
位にて駆動するときには、トランジスタＴ２をオンする
ことで、接地とバス配線とを導通させる。

【００２０】そして、この回路では、図２に示されるよ
うに、論理「Ｈ」レベルと論理「Ｌ」レベルとで、それ
ぞれ異なる波形を有する信号を生成するようにしてい
る。すなわち、バス配線を論理「Ｈ」レベルに遷移させ
る場合（図２（ａ））よりも、バス配線を論理「Ｌ」レ
ベルに遷移させる場合（図２（ｂ））の方が、その遷移
にかかる時間が大きくなるよう出力波形の傾きを低減さ
せるように設定する。こうすることで、互いに近接した
２つのバス配線を互いに反転した電位にて駆動する指令
が同時になされたときの遅延変動を緩和することができ
る。

【００２１】すなわち、互いに近接した配線を互いに反
転した電位にて駆動するとき、換言すれば互いに近接し
た配線が互いに反転した電位に遷移するとき、先に示し
た式（ｃ１）からわかるように、それら配線の任意の一
方から見た実効容量は最大値「Ｃ０＋２Ｃａｂ」をと
る。したがって、この場合、これら配線の電位の遷移に
かかる時間が最も長くなる（遅延変動が最大となる）。
これに対して、論理「Ｌ」レベル側に遷移させる場合が
論理「Ｈ」レベル側へ遷移させる場合よりも遷移時間が
長くなるように先の図１に示す回路によって調整するこ
とで、遅延変動が最も顕著となるときに、その遅延量を
緩和することができる。

【００２２】そして、このような調整を行うべく、先の
図１に示した回路においては、ｐチャネルトランジスタ
Ｔ１及びｎチャネルトランジスタＴ２のゲート端子Ｇの
ゲート幅をそれぞれ「３８μｍ」及び「４μｍ」に設定
した。これに対し、通常のＣＭＯＳ回路においては、ｐ
チャネルトランジスタとｎチャネルトランジスタとのゲ
ート幅の比を「２〜４：１」程に設定することで、両者
の駆動能力を近似させている。このようにゲート幅を調
整することで、トランジスタＴ１及びＴ２の駆動能力を
相違させることができ、ひいては、各配線を論理「Ｌ」
レベルの電位にて駆動させる場合が論理「Ｈ」レベルの
電位にて駆動させる場合よりも電位の遷移時間が長くな
るよう調整することができるようになる。

【００２３】ここで、図１に示した回路を用いた場合
と、同様の回路にてｐチャネルトランジスタとｎチャネ
ルトランジスタとの駆動能力を近似させた場合との遅延
変動度合いのシミュレーション結果を示す。

【００２４】このシミュレーションでは、トランジスタ
のゲート長が「０．２５μｍ」であるデザインルールを
想定し、隣接する配線の長さを「３ｍｍ」とした。更
に、これら隣接する配線の一方（第１配線）に対して、
他方（第２配線）を「１．５ｎｓ」遅延させて互いに反
転した論理レベルへと遷移する場合を想定した。ここ
で、あえて「１．５ｎｓ」の時間差を設けたのは、上記
条件下で遅延変動が最大となる時点を選択したためであ
る。

【００２５】これに対して第１配線の遅延量は、本実施
形態の回路を用いることで、「１．０８ｎｓ」から
「０．６４ｎｓ」へと「４１％」の短縮された。以上説
明した本実施形態によれば、以下の効果が得られるよう
になる。

【００２６】（１）平行に敷設される各バス配線をバス
ドライバによって論理「Ｌ」レベルの電位にて駆動する
場合に、論理「Ｈ」レベルの電位にて駆動する場合より
も、同配線の電位の遷移にかかる時間が大きくなるよう
に設定したことで、遅延変動を好適に緩和することがで
きるようになる。

【００２７】（２）全てのバス配線の論理「Ｌ」レベル
側の遷移時間を増大させたことで、例えば平行配線の一
本おきに遅延回路を設けた場合と比較して、バスドライ
バの小型化を促進することができる。

【００２８】（３）全てのバス配線の論理「Ｌ」レベル
側の遷移時間を増大させたことで、当該半導体集積回路
の設計の際に遅延変動対策を意識する必要もなくなる。
したがって、本実施形態によれば、半導体集積回路の設
計を簡易に行うことができる。

【００２９】通常、半導体集積回路の設計シミュレーシ
ョンでは、タイミング解析を行うことができないため、
遅延変動が顕著な場合、シミュレーションと実際にでき
あがったものとの間に大きな格差が生じるおそれがあっ
た。これに対して遅延変動対策のために平行配線の一本
おきに遅延回路を設けるなどすると、同対策に対してた
とえシミュレーションができたとしても、この対策にか
かる影響を考慮した設計を行うことは設計を複雑化する
こととなる。これに対し、本実施形態では、設計の複雑
化を招くことなく遅延変動を好適に緩和することができ
る。

【００３０】なお、上記実施形態は、以下のように変更
して実施することもできる。 ・トランジスタＴ１及びＴ２のゲート幅の比は、本実施
形態において例示したものに限らない。

【００３１】・トランジスタＴ１及びＴ２のゲート幅の
比を調整する代わりに、ゲート長の比を調整してもよ
い。 ・トランジスタＴ１及びＴ２のチャネルについても、両
方ともｎチャネルトランジスタを用いる等、適宜変更し
てもよい。

【００３２】（第２の実施形態）以下、本発明にかかる
半導体集積回路をパラレルバスを備えた半導体集積回路
に適用した第２の実施形態について、上記第１の実施形
態との相違点を中心に図面を参照しつつ説明する。

【００３３】本実施形態においては、上記バスのドライ
バは、バス配線を所定の電位にて駆動する際に、論理
「Ｌ」レベルの電位にて駆動する場合のみ、その駆動に
かかる電位の遷移を遅延させる片側遅延回路を備える。
このように、片側遅延回路を備えることで、近接する配
線間で互いに反転した電位への遷移がなされるときに、
両者の間に生じる遅延変動の問題を好適に緩和すること
ができるようになる。

【００３４】図３は、本実施形態の半導体集積回路にお
いて、パラレルバスのドライバを示す回路図である。こ
のドライバは、直列接続された４つのＣＭＯＳインバー
タＩＶ１〜ＩＶ４からなる。ここでは、各インバータＩ
Ｖ１〜ＩＶ４のうち、このドライバによってバス配線を
論理「Ｌ」レベルの電位にて駆動するときにオンとなる
方のトランジスタ（図中＊で示すトランジスタ１１，２
２，３１，４２）のゲート長を、インバータを構成する
２つのトランジスタの駆動能力を同等とした場合と比較
して大きく設定してある。

【００３５】このように設定することで、配線を、この
ドライバを介して論理「Ｌ」レベルの電位にて駆動する
場合、論理「Ｈ」レベルの電位にて駆動する場合よりも
配線の電位遷移の開始タイミングが図４に示すように遅
延されることとなる。したがって、論理「Ｌ」レベルの
電位にて駆動する場合のバス配線の電位遷移時間が増大
する。

【００３６】以上説明した本実施形態によっても、先の
第１の実施形態の上記（１）及び（３）の効果に準じた
効果を得ることができる。なお、上記第２の実施形態は
以下のように変更して実施することもできる。

【００３７】・上記実施形態においては、ドライバの各
インバータＩＶ１〜ＩＶ４を構成するトランジスタのう
ち、ドライバによって配線が論理「Ｌ」レベルの電位に
て駆動される場合にオンとするトランジスタのゲート長
を大きくするようにしたが、代わりにこのトランジスタ
のゲート幅を小さくするようにしてもよい。

【００３８】・各インバータにおいて、論理「Ｌ」レベ
ルの電位にて駆動される場合にオンとするすべてのトラ
ンジスタのゲート幅を大きくしたり、ゲート長を短くし
たりする代わりに、一部のインバータを構成するトラン
ジスタについてそのゲート幅やゲート長を調整するよう
にしてもよい。

【００３９】・また、ゲート幅やゲート長を調整するこ
とでトランジスタの駆動能力を変更する代わりに、図５
に示されるように、ドライバによって配線が論理「Ｌ」
レベルの電位にて駆動されるときにオンとされる各イン
バータＩＶ１’〜ＩＶ４’内のトランジスタの数を、論
理「Ｈ」レベルの電位にて駆動されるときにオンとされ
る各インバータＩＶ１’〜ＩＶ４’内のトランジスタの
数よりも多くしてもよい。ここでは、先の図３のトラン
ジスタ１１，２２，３１，４２に対応させて、ドライバ
によって配線を論理「Ｌ」レベルの電位にて駆動すると
きにオンとされる各インバータＩＶ１’〜ＩＶ４’内の
トランジスタにそれぞれ符号１１ａ、１１ｂ、２２ａ、
２２ｂ、３１ａ、３１ｂ、４２ａ、４２ｂを付した。

【００４０】更に、これに関しても、図５に示したもの
に限らず、ドライバによって配線を論理「Ｌ」レベルの
電位にて駆動するときにオンとされるトランジスタの数
が、論理「Ｈ」レベルの電位にて駆動するときにオンと
されるトランジスタの数よりも多ければよい。

【００４１】・ドライバ内のインバータの数は任意の偶
数でよい。その他、上記各実施形態に共通して変更可能
な要素としては、以下のものがある。

【００４２】・ドライバによって配線を「Ｈ」レベルの
電位にて駆動する場合に、「Ｌ」レベルの電位にて駆動
する場合よりも、同配線の電位の遷移にかかる時間が大
きくなるように設定してもよい。

【００４３】・バス配線の全てに対して先の図１又は図
３又は図５に示すような回路を設ける必要もない。この
場合、例えば、一本おきのバス配線に対して同回路を設
けることで、同時に論理「Ｌ」レベルに遷移するときに
生じる遷移時間の短縮効果を抑制することができる。す
なわち、上式（ｃ１）からわかるように、同時に同方向
への遷移が生じた場合に上記実効的な容量Ｃは最小値
（Ｃ０）となる。このため、半導体集積回路の設計シミ
ュレーションにおいて、単線での遷移時間の解析のみが
可能な場合、シミュレーション結果よりも実際の回路の
方が遷移時間が縮小される現象も生じることがある。こ
れに対して、上記のように一本おきのバス配線に対して
上記回路を設けることでこうした遷移時間の縮小効果を
緩和することもできる。

【００４４】勿論、一本おきにも限られず、要は、対象
となる半導体集積回路の特性や、同回路の設計に際して
用いるシミュレータの機能等によって要求される遅延変
動対策（遷移時間の増大や遷移時間の縮小対策）に基づ
いて適宜設定すればよい。

【００４５】・パラレルバス配線にも限らず、任意の平
行配線においても、近接する各配線を、互いに反転した
論理レベルの電位にて駆動する場合があれば、それにと
もなって顕著に現れる遅延変動等の問題を、本発明を適
用することで好適に緩和することができるようになる。

【００４６】・更に、上記各実施形態及びその変形例に
おいては、平行に敷設された配線の電位を遷移させる際
に、その遷移させる方向に応じて遷移時間が異なるよう
にドライバによって制御する構成としたが、これにも限
られない。例えば、ドライバを適宜制御する等、要は、
ドライバから平行に敷設された配線へ信号を付与する際
に、同信号による配線の電位の遷移時間が遷移させる方
向に応じて異なるようにすればよい。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路の第１の実施形
態について、そのバスドライバを示す回路図。

【図２】同実施形態におけるバス配線の電位の遷移態様
を示すタイムチャート。

【図３】本発明にかかる半導体集積回路の第２の実施形
態について、そのバスドライバを示す回路図。

【図４】同実施形態におけるバス配線の電位の遷移態様
を示すタイムチャート。

【図５】上記第２の実施形態の変形例について、そのバ
スドライバを示す回路図。

【図６】配線間のカップリング容量を説明するための模
式図。

【符号の説明】

Ｔ１，１１，２１，３１，４１，１１，２１ａ，２１
ｂ，３１，４１ａ，４１ｂ…ｐチャネルトランジスタ、
Ｔ２，１２，２２，３２，４２，１２ａ，１２ｂ，２
２，３２ａ，３２ｂ，４２…ｎチャネルトランジスタ、
ＩＶ１〜ＩＶ４、ＩＶ１’〜ＩＶ４’…ＣＭＯＳインバ
ータ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】平行に敷設された配線の電位を遷移させる
   に、この遷移させる方向に応じてそれぞれ遷移時間の異
   なる信号を同平行に敷設された配線に付与することを特
   徴とする半導体集積回路。
2. 【請求項２】前記平行に敷設された配線に付与する信号
   が論理Ｈレベルと論理Ｌレベルとの２値レベルの信号で
   あり、それら信号波形の傾きが各々異なるように設定さ
   れてなる請求項１記載の半導体集積回路。
3. 【請求項３】請求項２記載の半導体集積回路において、 前記各論理レベルに対応した一対の給電端子間に直列に
   接続されるとともに前記付与される信号内容に応じて相
   補的にオン駆動されて前記各配線を所定の電位に駆動す
   る一対のトランジスタを備え、それら一対のトランジス
   タの各駆動能力が異ならしめられてなることを特徴とす
   る半導体集積回路。
4. 【請求項４】前記平行に敷設された配線に付与する信号
   が論理Ｈレベルと論理Ｌレベルとの２値レベルの信号で
   あり、それら信号の付与タイミングが各々異なるように
   設定されてなる請求項１記載の半導体集積回路。
5. 【請求項５】請求項４記載の半導体集積回路において、 偶数段のＣＭＯＳインバータからなって前記各配線を所
   定の電位に駆動するドライバを備え、前記各ＣＭＯＳイ
   ンバータにおいて、所定の一方の論理レベルの電位にて
   駆動するときにオンする側のトランジスタの駆動能力が
   他方のレベルの電位にて駆動するときにオンする側のト
   ランジスタの駆動能力と異ならしめられてなる半導体集
   積回路。
6. 【請求項６】前記偶数段のＣＭＯＳインバータが交互
   に、それらＣＭＯＳインバータを構成する各チャネルの
   トランジスタの一方と他方とで互いにその駆動能力が異
   ならしめられてなる請求項５記載の半導体集積回路。
7. 【請求項７】前記ＣＭＯＳインバータにおける同一チャ
   ネルのトランジスタの直列段数の違いに応じてそれらチ
   ャネル別のトランジスタの駆動能力が異ならしめられて
   なる請求項５又は６記載の半導体集積回路。