JPH09282889A - 半導体装置 - Google Patents

半導体装置

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JPH09282889A
JPH09282889A JP8086865A JP8686596A JPH09282889A JP H09282889 A JPH09282889 A JP H09282889A JP 8086865 A JP8086865 A JP 8086865A JP 8686596 A JP8686596 A JP 8686596A JP H09282889 A JPH09282889 A JP H09282889A
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JP
Japan
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memory cell
transistor
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output
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JP8086865A
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Takayuki Harima
磨 高 之 播
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

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  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【課題】 メモリセルと遅延部とで製造プロセスのばら
つき等による特性の変動が異なり、遅延時間のばらつき
でセンスアンプが誤動作する。 【解決手段】 複数のメモリセルを有し、外部から入力
された入力信号に基づいて選択されたメモリセルからデ
ータを出力するメモリセルアレイと、メモリセルアレイ
から出力されたデータを与えられて増幅して出力するセ
ンスアンプと、入力信号を与えられてセンスアンプを活
性化するタイミングを決定するためのパルスを出力する
パルス発生器とを備え、パルス発生器はメモリセルを構
成する素子の一部と電気的に等価な回路パターンを含ん
でいることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特にＳＲＡＭ（STATIC RANDOM ACCESS MEMORY）等
の半導体記憶装置で用いられる遅延部を含む装置に関す
る。
【０００２】
【従来の技術】半導体記憶装置では、アクセス速度を向
上させるために、外部から入力されるアドレス信号等が
変化したことを検知してパルスを発生し、このパルスを
用いてセンスアンプの活性化やビット線のイコライズが
行われる。
【０００３】図１２に、半導体記憶装置における概略構
成を示す。入力バッファ１１に外部からアドレス信号が
入力され、増幅されてデコーダ１２に入力されてデコー
ドされ、デコード信号がメモリセルアレイ１３に与えら
れる。メモリセルアレイ１３において、デコード信号に
より選択されたメモリセルに記憶されたデータが信号線
対Ｌ１０１及びＬ１０２を介してセンスアンプ１５に与
えられる。センスアンプ１５は、信号線対Ｌ１０１及び
Ｌ１０２の微小振幅のデータを増幅して信号線対Ｌ１０
３及びＬ１０４を介して出力バッファ１６に与え、出力
バッファ１６はこのデータを増幅して外部へ出力する。
【０００４】一方、アドレス信号はパルス発生器１４に
も与えられ、その変化が検出されて所定時間遅延された
ロウレベルのパルスが出力される。このパルスは、信号
線Ｌ１０１とＬ１０２とに両端を接続されたＰチャネル
トランジスタＰ１０１、信号線Ｌ１０３とＬ１０４とに
両端を接続されたＰチャネルトランジスタＰ１０４、信
号線Ｌ１０１とＬ１０３とに両端を接続されたＰチャネ
ルトランジスタＰ１０３、信号線Ｌ１０２とＬ１０４に
両端を接続されたＰチャネルトランジスタＰ１０２のゲ
ートに入力される。これにより、全てのトランジスタＰ
１０１〜Ｐ１０４がオンし、信号線Ｌ１０１〜Ｌ１０４
が全て等電位になる。
【０００５】パルス発生器１４が出力したパルスによっ
て上述したイコライズが終了した後、センスアンプ１５
が活性化される。従って、パルス発生器１４がパルスを
出力してトランジスタＰ１０１〜Ｐ１０４のゲートに与
えるタイミングが早いほど、データを読み出す速度を高
速化することができる。
【０００６】ところが、外部から入力されるアドレス信
号が変化し、入力バッファ１１、デコーダ１２を介して
メモりセルアレイ１３でメモリセルが選択され、選択さ
れたメモリセルから読み出されたデータがセンスアンプ
１５の入力端子に伝搬するまでに要する時間よりも、ア
ドレス信号が変化してパルス発生器１４からのパルスの
出力が終了してイコライズが完了するまでの時間の方が
短いと、センスアンプ１５が活性化された時点でセンス
アンプ１５に入力すべきデータが確定しておらず、セン
スアンプ１５が誤動作する。
【０００７】このように、センスアンプ１５に入力する
データは、パルス発生器１４からのパルスの出力が終了
しイコライズが完了する時点までには確定されていなけ
ればならない。そこで、アドレス信号が変化してからイ
コライズが終了するまでの遅延時間は、ある程度の余裕
を持って設定される。このイコライズ終了時間の設定
は、パルス発生器１４の内部に設けられた遅延部によっ
て行われる。遅延部は、一般にはトランジスタを用いた
インバータ等の周辺回路と同様な論理回路で構成されて
おり、そのインバータの段数を変えたり、各ノードにゲ
ートの容量や線形容量を付加することで遅延時間の設定
を行っている。
【０００８】図１３に、従来の遅延部の構成を示す。外
部入力端子ＥＸＩＮと二入力ＮＡＮＤ回路ＮＡ１の一方
の入力端子ＩＮ２との間に、ＰチャネルトランジスタＰ
１１１及びＮチャネルトランジスタＮ１１１から成るイ
ンバータと、ＰチャネルトランジスタＰ１１２及びＮチ
ャネルトランジスタＮ１１２から成るインバータと、Ｐ
チャネルトランジスタＰ１１３及びＮチャネルトランジ
スタＮ１１３から成るインバータと、Ｐチャネルトラン
ジスタＰ１１４及びＮチャネルトランジスタＮ１１４か
ら成るインバータと、ＰチャネルトランジスタＰ１１５
及びＮチャネルトランジスタＮ１１５から成るインバー
タとが直列に接続されている。このインバータ列は、Ｐ
チャネルトランジスタＰ１１１及びＮチャネルトランジ
スタＮ１１１から成るインバータと、Ｐチャネルトラン
ジスタＰ１１２及びＮチャネルトランジスタＮ１１２か
ら成るインバータとを含む回路２０１を例にとると、図
１４に示されるようなパターンで実現されている。
【０００９】半導体基板の表面に、電源電圧ＶDDが印加
されたトランジスタＰ１１１のソース領域３０１及びド
レイン領域３０２、接地されたトランジスタＮ１１１の
ソース領域３０３及びドレイン領域３０４、外部入力端
子ＥＸＩＮに接続され、トランジスタＰ１１１及びトラ
ンジスタＮ１１１のゲートに共通接続され多結晶シリコ
ン等で形成されたノードＮＤ３０１、電源電圧ＶDDが印
加されたトランジスタＰ１１２のソース領域３０５及び
ドレイン領域３０６、接地されたトランジスタＮ１１２
のソース領域３０７及びドレイン領域３０８、ドレイン
領域３０２及び３０４とトランジスタＰ１１２及びトラ
ンジスタＮ１１２のゲートに共通接続され多結晶シリコ
ン等で形成されたノードＮＤ３０２、ドレイン領域３０
６及び３０８を接続するノードＮＤ３０３が形成されて
いる。
【００１０】図１５に、外部入力端子ＥＸＩＮに接続さ
れたＮＡＮＤ回路ＮＡ１の一方の入力端子ＩＮ１、他方
の入力端子ＩＮ２、出力端子ＯＵＴの電位の変化を示
す。ＮＡＮＤ回路ＮＡ１の一方の入力端子ＩＮ１の電位
がロウレベルからハイレベルに立ち上がった時点ｔ１か
ら出力端子ＯＵＴの電位がロウレベルに立ち下がり、他
方の入力端子ＩＮ２の電位がハイレベルからロウレベル
に立ち下がった時点ｔ２から出力端子ＯＵＴの電位がロ
ウレベルからハイレベルへ立ち上がる。このようなパル
ス幅Ｔを有するロウレベルのパルスが出力される。
【００１１】このパルス発生器１４から出力されたパル
スによりＰチャネルトランジスタＰ１０１〜Ｐ１０４が
導通してイコライズされる。従って、イコライズは、入
力端子ＩＮ１のレベルにより決定される時点ｔ１から開
始され、入力端子ＩＮ２のレベルにより決定される時点
ｔ２で終了する。センスアンプ１５が誤動作しないため
に重要な時点は、イコライズが終了する時点ｔ２であ
る、時点ｔ２を決定するのは、特に１段目のインバータ
の出力ノードＮＤ３０２を放電するＮチャネルトランジ
スタＮ１１１である。
【００１２】
【発明が解決しようとする課題】しかし、上述のような
遅延部を有する従来の半導体装置には、次のような問題
があった。
【００１３】入力信号が入力バッファ１１に入力されて
からセンスアンプ１５に入力されるデータが確定するま
での時間は、途中のメモリセルアレイ１３の各メモリセ
ルを構成するトランジスタ特性が製造プロセス等が原因
でばらつくことで、設計当初の値よりも長くなることが
ある。
【００１４】外部入力端子ＥＸＩＮから入力バッファ１
１、デコーダ１２、メモリセルアレイ１３までの系を系
Ｉ、メモリセルアレイ１３からセンスアンプ１５までの
系を系II、外部入力端子ＥＸＩＮからパルス発生器１４
までの系を系III とし、各々の系の伝搬時間をＴI 、Ｔ
II、ＴIII とする。センスアンプ１５が誤動作しない条
件は、 （ＴI ＋ＴII）＜ＴIII （１） である。
【００１５】ここで、系I 、III の回路は、半導体基板
の周辺部に配置され、系IIの回路はコアエリアに配置さ
れる。このため、パターン密度の違いによって、例えば
系IIの配線幅は他の系の幅よりも広くなりやすいといっ
たローディング効果が生じ、系I 、III とは異なる特性
を持つことになる。このように、メモリセルアレイ１３
は、周辺回路であるパルス発生器１４とは異なるメモリ
セル特有のトランジスタ特性を有する。よって、系IIの
伝搬時間ＴIIがＴII′（＞ＴII）に変動した場合、系I
、II、III の伝搬時間の関係は、ＴI ＋ＴII′＞ＴIII
となる。この結果、センスアンプ１５の活性化が終了
した時点でセンスアンプ１５に入力すべきデータが確定
しておらず、誤動作することになる。このような誤動作
を防止するには、イコライズ終了時間を余裕を持って設
定すればよいが、アクセス速度の低下を招く。
【００１６】本発明は上記事情に鑑みてなされたもの
で、センスアンプの誤動作の防止及びアクセス速度の高
速化を達成することが可能な半導体装置を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
複数のメモリセルを有し、外部から入力された入力信号
に基づいて選択されたメモリセルからデータを出力する
メモリセルアレイと、前記メモリセルアレイから出力さ
れたデータを与えられて増幅して出力するセンスアンプ
と、前記入力信号を与えられて、前記センスアンプを活
性化するタイミングを決定するためのパルスを出力する
パルス発生器とを備え、前記パルス発生器は、前記メモ
リセルを構成する素子の一部と電気的に等価な回路パタ
ーンを含んでいることを特徴としている。
【００１８】あるいは、本発明の半導体装置は、外部か
ら入力信号を与えられて増幅して出力する入力バッファ
と、前記入力バッファから出力された入力信号を与えら
れてデコードし、デコード信号を出力するデコーダと、
複数のメモリセルを有し、前記デコーダから出力された
デコード信号により選択されたメモリセルからデータを
出力するメモリセルアレイと、前記メモリセルアレイか
ら出力されたデータを与えられて増幅し、信号を出力す
るセンスアンプと、前記センスアンプから出力された信
号を与えられて増幅し、外部へ出力信号を出力する出力
バッファと、前記入力信号を与えられ、所定時間遅延さ
せたパルスを出力するパルス発生器と、前記パルス発生
器から出力されたパルスを与えられて、前記メモリセル
アレイの出力端子と前記センスアンプの入力端子とを接
続する第１の信号線対と、前記センスアンプの出力端子
と前記出力バッファの入力端子とを接続する第２の信号
線対とをイコライズするイコライズ手段とを備え、前記
パルス発生器は、前記メモリセルを構成する素子の一部
と電気的に等価な回路パターンを含んでいることを特徴
としている。
【００１９】ここで前記メモリセルは、データを保持す
るドライバトランジスタと、前記ドライバトランジスタ
が保持したデータの転送を制御するトランスファトラン
ジスタとを有し、前記遅延部は、前記トランスファトラ
ンジスタと電気的に等価な回路パターンを含んでいても
よい。
【００２０】あるいは、前記メモリセルは、データを保
持するドライバトランジスタと、前記ドライバトランジ
スタが保持したデータの転送を制御するトランスファト
ランジスタとを有し、前記遅延部は、前記ドライバトラ
ンジスタ及び前記トランスファトランジスタと電気的に
等価な回路パターンを含んでいてもよい。
【００２１】さらには、前記メモリセルは、データを保
持するドライバトランジスタと、前記ドライバトランジ
スタが保持したデータの転送を制御するトランスファト
ランジスタとを有し、前記遅延部は、一方の入力端子に
前記入力信号を入力され、他方の入力端子に前記入力信
号を少なくとも１段のインバータを介して入力されて、
前記パルスを出力する論理ゲートを有し、前記インバー
タは、前記トランスファトランジスタと電気的に等価な
回路パターンを含んでいてもよい。
【００２２】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
【００２３】本実施の形態は、図１２に示された半導体
装置において、外部入力端子ＥＸＩＮに入力端子を接続
され、ＰチャネルトランジスタＰ１０１〜Ｐ１０４のゲ
ートに出力端子を接続されたパルス発生器１４における
遅延部の構成が、従来のものと相違する。従来のパルス
発生器１４は、図１３に示されるように、ＮＡＮＤ回路
ＮＡ１と遅延部としてのインバータ列とを有している。
これに対し、本実施の形態では遅延部に相当するインバ
ータ列の構成及び回路パターンが従来のものと相違す
る。
【００２４】図２に、第１の実施の形態による半導体装
置におけるパルス発生器の有する遅延部の回路構成を示
す。図示されていない外部入力端子ＥＸＩＮから入力さ
れたアドレス信号を与えられるノードＮＤ１１と、遅延
した信号を出力するノードＮＤ１３との間に、Ｐチャネ
ルトランジスタＰ１１及びＮチャネルトランジスタＮ１
１から成る第１のインバータと、Ｐチャネルトランジス
タＰ１２及びＮチャネルトランジスタＮ１４から成る第
２のインバータとが直列に接続されたインバータ列が設
けられている。そして、第１のインバータにおけるＮチ
ャネルトランジスタＮ１１のソースと接地端子との間に
は、ドレイン及びゲートがクロスカップルに接続されソ
ースが共に接地された二つのＮチャネルトランジスタＮ
１２及びＮ１３が設けられている。即ち、Ｎチャネルト
ランジスタＮ１１のソースには、Ｎチャネルトランジス
タＮ１２のドレインとＮチャネルトランジスタＮ１３の
ゲートが接続され、電源電圧ＶDD端子にはＮチャネルト
ランジスタＮ１２のゲートとＮチャネルトランジスタＮ
１３のドレインとが接続されている。
【００２５】このように、図１３に示された従来の遅延
部におけるインバータ列のＮチャネルトランジスタＮ１
１１の替わりに、ＮチャネルトランジスタＮ１１〜Ｎ１
３を設けた点に本実施の形態の特徴がある。図１におけ
る遅延部の遅延時間は、第１のインバータの出力端子で
あるトランジスタＰ１１及びＮ１１のドレインと、第２
のインバータの入力端子であるトランジスタＰ１２及び
Ｎ１４のゲートとを接続するノードＮＤ１２の放電速度
によって決定され、このノードＮＤ１２に接続されたＮ
チャネルトランジスタＮ１１〜Ｎ１３の構成は、メモリ
セルを構成する素子の一部と電気的に等価である。
【００２６】図１６に、一般的なＳＲＡＭのメモリセル
の構成を示す。電源電圧ＶDD端子と接地端子との間に、
抵抗Ｒ１及びドライバトランジスタとしてのＮチャネル
トランジスタＤ１と、抵抗Ｒ２及びドライバトランジス
タとしてのＮチャネルトランジスタＤ２とが並列に接続
されており、ドライバトランジスタＤ１及びＤ２のゲー
トとドレインはクロスカップルに接続されている。ビッ
ト線対ＢＬ及び／ＢＬとドライバトランジスタＤ１及び
Ｄ２のドレインとの間には、それぞれトランスファゲー
トとしてのＮチャネルトランジスタＴＲ１及びＴＲ２の
両端が接続されており、トランジスタＴＲ１及びＴＲ２
のゲートは共にワード線ＷＬに接続されている。
【００２７】このような構成を有するメモリセルの特
性、特に動作速度を決定付けるのは、トランスファトラ
ンジスタＴＲ１の回路パターン、あるいはトランジスタ
ＴＲ１とドライバトランジスタＤ１及びＤ２の回路パタ
ーンである。トランジスタＤ１及びＤ２を介してトラン
ジスタＴＲ１の一端が接地端子へ放電される速度によっ
て、メモリセルの動作速度が決定される。そこで、メモ
リセルの有するトランジスタＴＲ１、Ｄ１及びＤ２と電
気的に等価な構成を、遅延部の第１のインバータにおい
て、ＮチャネルトランジスタＮ１１〜Ｎ１３により実現
することで、プロセス変動によりメモリセルの特性に変
動が生じた場合にも同様な変動を遅延部にもたらすこと
ができる。
【００２８】このＮチャネルトランジスタＮ１１〜Ｎ１
３から成る構成は、第２のインバータと接地端子との間
に設けてもよく、あるいは第１のインバータ及び第２の
インバータの両方に設けてもよい。
【００２９】そして、図１に、Ｎチャネルトランジスタ
Ｎ１１〜Ｎ１３のパターン構成を示す。半導体基板の表
面に、Ｐチャネルトランジスタのドレイン領域１００１
及びソース領域１００２が設けられ、この間のチャネル
領域上に導電性膜から成るゲート電極に接続されたノー
ドＮＤ１１が形成されている。Ｎチャネルトランジスタ
Ｎ１１のドレイン領域１００３がＰチャネルトランジス
タＰ１１のドレイン領域１００２に導通した状態で設け
られ、ソース領域１００４がＮチャネルトランジスタＮ
１２のドレイン領域１０１０とＮチャネルトランジスタ
Ｎ１３のゲート電極に接続された状態で設けられてい
る。ＮチャネルトランジスタＮ１２のソース領域１０１
０とＮチャネルトランジスタＮ１３のソース領域１０１
２とは共に接地されている。ＰチャネルトランジスタＰ
１２のドレイン領域１００５が電源電圧ＶDDを印加され
た状態で形成され、ソース領域１００６がノードＮＤ１
３に接続された状態で形成されている。Ｎチャネルトラ
ンジスタＮ１４のドレイン領域１００７はノードＮＤ１
３に接続された状態で形成され、ソース領域１００８が
接地された状態で形成され、ゲート電極がトランジスタ
Ｐ１２のゲート電極と共にノードＮＤ１２に接続された
状態で設けられている。
【００３０】このようなトランジスタのパターンのう
ち、上述したように、トランジスタＮ１１のパターンは
メモリセルのトランスファトランジスタと同様なパター
ンであり、さらにトランジスタＮ１２及びＮ１３のパタ
ーンはメモリセルのドライバトランジスタＤ１及びＤ２
のパターンと同様である。
【００３１】このように、メモリセルの特性を決定付け
るトランジスタと同様な回路構成及び回路パターンを遅
延部に含ませることで、プロセス変動等によりメモリセ
ルの動作時間に変動が生じた場合にも、遅延部が信号を
遅延させる時間に同等な変動が生じる。よって、センス
アンプ１５の入出力端子のイコライズ終了時間に余裕を
持たせることなく、センスアンプの誤動作を防止するこ
とが可能で、アクセス速度の向上が達成される。
【００３２】図４に、本発明の第２の実施の形態による
半導体装置における遅延部の構成を示す。この遅延部
は、外部から信号を入力されるノードＮＤ２１を出力す
るノードＮＤ２３との間に、ＰチャネルトランジスタＰ
２１及びＮチャネルトランジスタＭ２１から成る第１の
インバータと、ＰチャネルトランジスタＰ２２及びＮチ
ャネルトランジスタＮ２２から成る第２のインバータと
が直列に接続されている。
【００３３】この第２の実施の形態におけるパターン
は、図３に示されるようである。このパターンは、図１
に示された第１の実施の形態におけるパターンから、ト
ランジスタＮ１２及びＮ１３のパターンを取り除き、ト
ランジスタＮ２１のソース領域１１０２を接地したもの
に相当する。
【００３４】上述したように、ドレイン領域１１０１及
びソース領域１１０２を有するＮチャネルトランジスタ
Ｍ２１のパターンが、メモリセルのトランスファトラン
ジスタと同様に形成されている。これにより、メモリセ
ルの動作時間に変動が生じた場合にも、同様な変動が遅
延部の発生する遅延時間にも生じるので、メモリセルに
おける動作速度の変動を遅延部において相殺することが
できる。
【００３５】図６に、本発明の第３の実施の形態による
半導体装置の遅延部の構成を示す。この遅延部は、Ｐチ
ャネルトランジスタＰ３１及びＮチャネルトランジスタ
Ｎ３１から成る第１のインバータの出力端子と、Ｐチャ
ネルトランジスタＰ３１及びＮチャネルトランジスタＮ
３５から成る第２のインバータの入力端子との間を接続
するノードＮＤ３２と接地端子との間に、Ｎチャネルト
ランジスタＮ３２〜Ｎ３４が並列に接続されている。ト
ランジスタＮ３２〜Ｎ３４は、全てノードＮＤ３１にゲ
ートを接続されている。
【００３６】このＮチャネルトランジスタＮ３１〜Ｎ３
４のパターンは、図５に示されたように、全て同様に形
成されている。即ち、ＮチャネルトランジスタＮ３１〜
Ｎ３４のドレインはドレイン領域１２０１を共有してお
り、ゲート電極はノードＮＤ３１に共通に接続され、ソ
ース領域１２０２〜１２０５は同様に接地されている。
このトランジスタＮ３１〜Ｎ３４は、メモリセルのトラ
ンスファトランジスタと同様なパターンで形成されてお
り、メモリセルにおける特性変動と同様な変動を遅延部
に生じさせることができる。
【００３７】さらに、本実施の形態によれば、ノードＮ
Ｄ３２を放電するＮチャネルトランジスタＮ３１〜Ｎ３
４の数を変えることで、遅延時間を調整することができ
る。
【００３８】本発明の第４の実施の形態による半導体装
置の遅延部は、図８に示されるような構成を有してい
る。ＰチャネルトランジスタＰ４１及びＮチャネルトラ
ンジスタＮ４１から成る第１のインバータと、Ｐチャネ
ルトランジスタＰ４２及びＮチャネルトランジスタＮ４
５から成る第２のインバータとが設けられている。さら
に、トランジスタＮ４１のゲートにゲートを共通接続さ
れ、ドレインを電源電圧ＶDD端子に接続されたＮチャネ
ルトランジスタＮ４２と、ゲートとドレインとがクロス
カップル接続されソースが接地されたＮチャネルトラン
ジスタＮ４３及びＮ４４であって、トランジスタＮ４３
のドレインがトランジスタＮ４１のソースに接続され、
トランジスタＮ４４のドレインがトランジスタＮ４２の
ソースに接続されたトランジスタＮ４３及びＮ４４が設
けられている。
【００３９】この第４の実施の形態における回路構成
は、図１に示された第１の実施の形態のものと比較し
て、電源電圧ＶDD端子とＮチャネルトランジスタＮ４４
のドレインとの間に両端を接続されたＮチャネルトラン
ジスタＮ４１をさらに付加した点が相違する。本実施の
形態における回路パターンは、図７に示されるようであ
る。図１に示された第１の実施の形態における回路パタ
ーンと比較し、ドレイン領域１３０１が電源電圧ＶDDを
供給され、ゲートがノードＮＤ４１に接続され、ソース
領域１３０２がＮチャネルトランジスタＮ４２のドレイ
ン領域１３０３及びＮチャネルトランジスタＮ４３のゲ
ート電極に接続されたトランジスタＮ４２が付加されて
いる点が相違する。
【００４０】第４の実施の形態においても第１の実施の
形態と同様に、ＮチャネルトランジスタＮ４１のパター
ンが、メモリセルのトランスファトランジスタと同様に
形成されている。よって、メモリセルにおける動作時間
の変動と同様に、遅延部における遅延時間を変動させる
ことができる。
【００４１】本発明の第５の実施の形態は、図１０に示
されるような構成を有する。ＰチャネルトランジスタＰ
５１及びＮチャネルトランジスタＮ５１から成るインバ
ータと、ＰチャネルトランジスタＰ５２及びＮチャネル
トランジスタＮ５５から成るインバータの他に、ソース
が接地されているＮチャネルトランジスタＮ５２〜Ｎ５
４、Ｎ５６〜Ｎ５９が付加されている。トランジスタＮ
５１〜Ｎ５４のゲートは共通に接続され、トランジスタ
Ｎ５２及びＮ５３のドレインは電源電圧ＶDD端子に接続
されている。トランジスタＮ５６及びＮ５７はゲート及
びドレインがクロスカップル接続され、トランジスタＮ
５８及びＮ５９はゲート及びドレインがクロスカップル
接続されている。
【００４２】第５の実施の形態では、ノードＮＤ５２の
放電速度を決定付けるトランジスタＮ５１〜Ｎ５４が、
メモリセルのトランスファトランジスタと同様なパター
ンを有している。そして、本実施の形態における回路パ
ターンは、図９に示されるようである。トランジスタＮ
５１は、ノードＮＤ５２に接続されたドレイン領域１４
０１とソース領域１４０２を有し、トランジスタＮ５２
は電源電圧ＶDDを供給されるドレイン領域１４０３とソ
ース領域１４０４とを有している。トランジスタＮ５３
は、トランジスタＮ５２と共有するドレイン領域１４０
３と、ソース領域１４０５とを有し、トランジスタＮ５
９はノードＮＤ５２に接続されたドレイン領域１４０６
とソース領域１４０７を有している。このトランジスタ
Ｎ５１〜Ｎ５４のパターンは、上述したメモリセルのト
ランスファゲートトランジスタと同様なものであり、メ
モリセルで起こる動作速度の変動と同様な変動を遅延部
において発生させることができる。
【００４３】図１１に、本発明の第６の実施の形態の半
導体装置における遅延部の回路パターンを示す。この遅
延部の回路構成は、図１に示された第１の実施の形態に
よる回路と同様である。図２に示された回路パターンと
同一の領域には同一の番号を付す。
【００４４】第６の実施の形態では、２点鎖線で囲まれ
た領域２００１〜２００９のうち、回路として動作する
のは領域２００１のみであり、他の領域２００２〜２０
０９はメモリセルの回路パターンと同様なパターンが設
けられているが、ダミーパターンであって回路としては
動作しない。このようなダミーパターンを設けた理由
は、製造プロセスのばらつきによってメモリセルの動作
速度が変動するのと同様な影響を、領域２００１にも反
映させることにある。これにより、メモリセルの動作速
度が変動した場合、他の実施の形態より正確に遅延部の
遅延時間に同様な変動を与えることができる。
【００４５】上述した実施例はいずれも一例であって、
本発明を限定するものではない。例えば、図３及び図４
に示された第２の実施の形態では、遅延部を二つのイン
バータ列で構成し、そのうちの一つのインバータのＮチ
ャネルトランジスタＮ２１のパターンをメモリセルのト
ランスファトランジスタと同様なものにしている。しか
し、もう一つのインバータのＮチャネルトランジスタＮ
２２をトランスファゲートと同様なパターンにしてもよ
く、さらに三つ以上のインバータ列の全てのＮチャネル
トランジスタをトランスファゲートトランジスタと同様
なパターンを持つように形成してもよい。
【００４６】
【発明の効果】以上説明したように、本発明の半導体装
置は、パルス発生回路の遅延部の一部がメモリセルを構
成する素子の一部と同様なパターンを含んでいるため、
製造プロセス等でメモリセルの動作速度に変動が生じた
場合にも同様な変動が遅延時間に生じて変動を相殺する
ことができるため、センスアンプへの入力データが確定
するまでの時間に余裕をもたせることなくセンスアンプ
の誤動作を防止することが可能であり、動作の高速化が
達成される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置
の遅延部の回路パターンを示した平面図。
【図２】同遅延部の回路構成を示した回路図。
【図３】本発明の第２の実施の形態における半導体装置
の遅延部の回路パターンを示した平面図。
【図４】同遅延部の回路構成を示した回路図。
【図５】本発明の第３の実施の形態における半導体装置
の遅延部の回路パターンを示した平面図。
【図６】同遅延部の回路構成を示した回路図。
【図７】本発明の第４の実施の形態における半導体装置
の遅延部の回路パターンを示した平面図。
【図８】同遅延部の回路構成を示した回路図。
【図９】本発明の第５の実施の形態における半導体装置
の遅延部の回路パターンを示した平面図。
【図１０】同遅延部の回路構成を示した回路図。
【図１１】本発明の第６の実施の形態における半導体装
置の遅延部の回路パターンを示した平面図。
【図１２】本発明を適用することが可能な半導体装置の
概略構成を示したブロック図。
【図１３】従来の半導体装置における遅延部の構成を示
した回路図。
【図１４】同遅延部におけるインバータ列の回路パター
ンを示した平面図。
【図１５】同遅延部の動作波形を示したタイムチャー
ト。
【図１６】本発明を適用することが可能なＳＲＡＭのメ
モリセルの構成を示した回路図。
【符号の説明】
１１ 入力バッファ １２ デコーダ １３ メモリセルアレイ １４ パルス発生器 １５ センスアンプ １６ 出力バッファ Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２、Ｐ
４１、Ｐ４２、Ｐ５１、Ｐ５２ Ｐチャネルトランジス
タ Ｎ１１〜Ｎ１４、Ｎ２１、Ｎ２２、Ｎ３１〜Ｎ３５、Ｎ
４１〜Ｎ４５、Ｎ５１〜Ｎ５５ Ｎチャネルトランジス
タ ＮＤ１１〜ＮＤ１３、ＮＤ２１〜ＮＤ２３、ＮＤ３１〜
ＮＤ３５、ＮＤ４１〜ＮＤ４３、ＮＤ５１〜ＮＤ５３
ノード

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを有し、外部から入力さ
    れた入力信号に基づいて選択されたメモリセルからデー
    タを出力するメモリセルアレイと、 前記メモリセルアレイから出力されたデータを与えられ
    て増幅して出力するセンスアンプと、 前記入力信号を与えられて、前記センスアンプを活性化
    するタイミングを決定するためのパルスを出力するパル
    ス発生器とを備え、 前記パルス発生器は、前記メモリセルを構成する素子の
    一部と電気的に等価な回路パターンを含んでいることを
    特徴とする半導体装置。
  2. 【請求項２】外部から入力信号を与えられて増幅して出
    力する入力バッファと、 前記入力バッファから出力された入力信号を与えられて
    デコードし、デコード信号を出力するデコーダと、 複数のメモリセルを有し、前記デコーダから出力された
    デコード信号により選択されたメモリセルからデータを
    出力するメモリセルアレイと、 前記メモリセルアレイから出力されたデータを与えられ
    て増幅し、信号を出力するセンスアンプと、 前記センスアンプから出力された信号を与えられて増幅
    し、外部へ出力信号を出力する出力バッファと、 前記入力信号を与えられ、所定時間遅延させたパルスを
    出力するパルス発生器と、 前記パルス発生器から出力されたパルスを与えられて、
    前記メモリセルアレイの出力端子と前記センスアンプの
    入力端子とを接続する第１の信号線対と、前記センスア
    ンプの出力端子と前記出力バッファの入力端子とを接続
    する第２の信号線対とをイコライズするイコライズ手段
    とを備え、 前記パルス発生器は、前記メモリセルを構成する素子の
    一部と電気的に等価な回路パターンを含んでいることを
    特徴とする半導体装置。
  3. 【請求項３】前記メモリセルは、データを保持するドラ
    イバトランジスタと、前記ドライバトランジスタが保持
    したデータの転送を制御するトランスファトランジスタ
    とを有し、前記遅延部は、前記トランスファトランジス
    タと電気的に等価な回路パターンを含んでいることを特
    徴とする請求項１又は２記載の半導体装置。
  4. 【請求項４】前記メモリセルは、データを保持するドラ
    イバトランジスタと、前記ドライバトランジスタが保持
    したデータの転送を制御するトランスファトランジスタ
    とを有し、前記遅延部は、前記ドライバトランジスタ及
    び前記トランスファトランジスタと電気的に等価な回路
    パターンを含んでいることを特徴とする請求項１又は２
    記載の半導体装置。
  5. 【請求項５】前記メモリセルは、データを保持するドラ
    イバトランジスタと、前記ドライバトランジスタが保持
    したデータの転送を制御するトランスファトランジスタ
    とを有し、 前記遅延部は、一方の入力端子に前記入力信号を入力さ
    れ、他方の入力端子に前記入力信号を少なくとも１段の
    インバータを介して入力されて、前記パルスを出力する
    論理ゲートを有し、 前記インバータは、前記トランスファトランジスタと電
    気的に等価な回路パターンを含んでいることを特徴とす
    る請求項１又は２記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7188267B2 (en) 2002-02-19 2007-03-06 Kabushiki Kaisha Toshiba Semiconductor device having a first clock signal configured to operate sychronously with a second clock signal by use of a measuring and setting circuit
US8625370B2 (en) 2009-03-05 2014-01-07 Panasonic Corporation Semiconductor integrated circuit

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3243892B2 (ja) * 1993-05-21 2002-01-07 ソニー株式会社 信号切り替え用スイッチ
JP3348432B2 (ja) * 1999-09-14 2002-11-20 日本電気株式会社 半導体装置および半導体記憶装置
US7103492B2 (en) * 2004-06-18 2006-09-05 Macronix International Co., Ltd. Process independent delay chain
US7218161B2 (en) * 2004-08-20 2007-05-15 Macronix International Co., Ltd. Substantially temperature independent delay chain
KR100738963B1 (ko) * 2006-02-28 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치
US7952928B2 (en) 2008-05-27 2011-05-31 Sandisk Il Ltd. Increasing read throughput in non-volatile memory
JP5259382B2 (ja) * 2008-12-26 2013-08-07 株式会社東芝 半導体記憶装置
US8233337B2 (en) * 2009-10-19 2012-07-31 International Business Machines Corporation SRAM delay circuit that tracks bitcell characteristics

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0812756B2 (ja) * 1987-06-22 1996-02-07 松下電子工業株式会社 スタチックｒａｍ回路
US5245584A (en) * 1990-12-20 1993-09-14 Vlsi Technology, Inc. Method and apparatus for compensating for bit line delays in semiconductor memories
US5424985A (en) * 1993-06-30 1995-06-13 Sgs-Thomson Microelectronics, Inc. Compensating delay element for clock generation in a memory device
JPH0969292A (ja) * 1995-08-30 1997-03-11 Nec Corp 半導体記憶装置
US5566130A (en) * 1995-11-09 1996-10-15 The United States Of America As Represented By The Secretary Of The Air Force Address transition detection (ATD) circuit for asynchronous VLSI chips

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7188267B2 (en) 2002-02-19 2007-03-06 Kabushiki Kaisha Toshiba Semiconductor device having a first clock signal configured to operate sychronously with a second clock signal by use of a measuring and setting circuit
US8625370B2 (en) 2009-03-05 2014-01-07 Panasonic Corporation Semiconductor integrated circuit

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