JP3348432B2 - 半導体装置および半導体記憶装置 - Google Patents
半導体装置および半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00202—Layout of the delay element using FET's using current mirrors
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体記憶装置に関する。
半導体記憶装置に関する。
【０００２】
【従来の技術】特開昭６１−１７０９９８号公報には、
以下の半導体記憶装置が示されている。内部同期式メモ
リの場合、同期信号により、プリチャージを開始し、メ
モリ回路と同等の特性を有するダミーメモリ回路より発
生するプリチャージ停止命令信号により、プリチャージ
を停止するとともに、前記プリチャージ停止命令信号を
多段インバータ等の回路を用いるか、もしくは、容量と
抵抗を利用し、遅延させて、センスアンプ出力信号をラ
ッチする命令信号を作成していた。同公報の第２図に示
されるように、ダミーメモリ回路の中でも、最も遠いダ
ミーメモリセルトランジスタからデータが読み出された
ときに生じる、信号遅延時間に基づいて、センスアンプ
のラッチタイミングが決定される。
以下の半導体記憶装置が示されている。内部同期式メモ
リの場合、同期信号により、プリチャージを開始し、メ
モリ回路と同等の特性を有するダミーメモリ回路より発
生するプリチャージ停止命令信号により、プリチャージ
を停止するとともに、前記プリチャージ停止命令信号を
多段インバータ等の回路を用いるか、もしくは、容量と
抵抗を利用し、遅延させて、センスアンプ出力信号をラ
ッチする命令信号を作成していた。同公報の第２図に示
されるように、ダミーメモリ回路の中でも、最も遠いダ
ミーメモリセルトランジスタからデータが読み出された
ときに生じる、信号遅延時間に基づいて、センスアンプ
のラッチタイミングが決定される。
【０００３】ＩＥＥＥの「１９９８ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ」の第１８
２〜１８３頁には、「Ａ ０．９−ｎｓ−ａｃｃｅｓ
ｓ，７００−ＭＨｚ ＳＲＡＭＭａｃｒｏ ｕｓｉｎｇ
ａ Ｃｏｎｆｉｇｕｒａｂｌｅ Ｏｒｇａｎｉｚａｔ
ｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｗｉｔｈ ａｎ Ａｕｔ
ｏｍａｔｉｃ Ｔｉｍｉｎｇ Ａｄｊｕｓｔｅｒ」と題
するＫａｚｕｍａｓａ Ａｎｄｏ、Ｋｅｉｉｃｈｉ Ｈ
ｉｇｅｔａ、Ｙａｓｕｈｉｒｏ Ｆｕｊｉｍｕｒａらの
論文が記載されている。
ｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ」の第１８
２〜１８３頁には、「Ａ ０．９−ｎｓ−ａｃｃｅｓ
ｓ，７００−ＭＨｚ ＳＲＡＭＭａｃｒｏ ｕｓｉｎｇ
ａ Ｃｏｎｆｉｇｕｒａｂｌｅ Ｏｒｇａｎｉｚａｔ
ｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｗｉｔｈ ａｎ Ａｕｔ
ｏｍａｔｉｃ Ｔｉｍｉｎｇ Ａｄｊｕｓｔｅｒ」と題
するＫａｚｕｍａｓａ Ａｎｄｏ、Ｋｅｉｉｃｈｉ Ｈ
ｉｇｅｔａ、Ｙａｓｕｈｉｒｏ Ｆｕｊｉｍｕｒａらの
論文が記載されている。
【０００４】上記論文においても、上記公報と同様に、
ダミーメモリセル（ＲｅｐｌｉｃａＣｅｌｌ）を用い
て、センスアンプのラッチタイミング（ａｃｔｉｖａｔ
ｉｏｎ ｔｉｍｉｎｇ）を決定する技術が、自動タイミ
ング調整装置（ａｕｔｏｍａｔｉｃ ｔｉｍｉｎｇ ａ
ｄｊｕｓｔｅｒ）として開示されている。ラッチタイミ
ングは、センスアンプの活性化遅延（ａｃｔｉｖａｔｉ
ｏｎ ｄｅｌａｙ）が最大となる場所である、最大のワ
ード線の長さとビット線の幅を有する（最も遠い）マク
ロ、に合わせて設計されなければならない。しかし、従
来技術では、上記最も遠いマクロよりも近いマクロにと
っては、タイミングマージンが過大である。そのため、
上記自動タイミング調整装置が以下のように提案されて
いる。
ダミーメモリセル（ＲｅｐｌｉｃａＣｅｌｌ）を用い
て、センスアンプのラッチタイミング（ａｃｔｉｖａｔ
ｉｏｎ ｔｉｍｉｎｇ）を決定する技術が、自動タイミ
ング調整装置（ａｕｔｏｍａｔｉｃ ｔｉｍｉｎｇ ａ
ｄｊｕｓｔｅｒ）として開示されている。ラッチタイミ
ングは、センスアンプの活性化遅延（ａｃｔｉｖａｔｉ
ｏｎ ｄｅｌａｙ）が最大となる場所である、最大のワ
ード線の長さとビット線の幅を有する（最も遠い）マク
ロ、に合わせて設計されなければならない。しかし、従
来技術では、上記最も遠いマクロよりも近いマクロにと
っては、タイミングマージンが過大である。そのため、
上記自動タイミング調整装置が以下のように提案されて
いる。
【０００５】上記ダミーメモリセルのビット線信号（Ｖ
ｄ）の位相と、センスアンプ活性化（ｓｅｎｓｅ ａｍ
ｐｌｉｆｉｅｒ ａｃｔｉｖａｔｉｏｎ）信号（Ｖｓ）
の位相とが比較器（Ｐｈａｓｅ Ｃｏｍｐａｒａｔｏ
ｒ）で比較され、その比較結果に基づいてカウンタ（Ｃ
ｏｕｎｔｅｒ）が制御される。このカウンタからの出力
信号に基づいて、可変遅延回路（Ｖａｒｉａｂｌｅ ｄ
ｅｌａｙｅｒ）の生成する遅延量が変化する。
ｄ）の位相と、センスアンプ活性化（ｓｅｎｓｅ ａｍ
ｐｌｉｆｉｅｒ ａｃｔｉｖａｔｉｏｎ）信号（Ｖｓ）
の位相とが比較器（Ｐｈａｓｅ Ｃｏｍｐａｒａｔｏ
ｒ）で比較され、その比較結果に基づいてカウンタ（Ｃ
ｏｕｎｔｅｒ）が制御される。このカウンタからの出力
信号に基づいて、可変遅延回路（Ｖａｒｉａｂｌｅ ｄ
ｅｌａｙｅｒ）の生成する遅延量が変化する。
【０００６】すなわち、上記比較器によって、ダミービ
ット信号（上記Ｖｄ）と、センスアンプの制御クロック
信号（上記Ｖｓ）の位相とが比較され、その比較出力信
号に基づいて６ビットの上記カウンタが制御され、その
カウント信号によって上記可変遅延回路の遅延量（上記
Ｖｓ）が６４段階に制御される。
ット信号（上記Ｖｄ）と、センスアンプの制御クロック
信号（上記Ｖｓ）の位相とが比較され、その比較出力信
号に基づいて６ビットの上記カウンタが制御され、その
カウント信号によって上記可変遅延回路の遅延量（上記
Ｖｓ）が６４段階に制御される。
【０００７】上記ダミービット信号（上記Ｖｄ）に含ま
れる遅延は、アナログ値である。これに対して、上記可
変遅延回路によって生成される、センスアンプのラッチ
タイミングを決定する信号（上記Ｖｓ）はデジタル信号
でなければならない。そこで、上記カウンタは、上記ア
ナログ値をそのアナログ値に対応したデジタル値に変換
して、上記可変遅延回路に出力している。
れる遅延は、アナログ値である。これに対して、上記可
変遅延回路によって生成される、センスアンプのラッチ
タイミングを決定する信号（上記Ｖｓ）はデジタル信号
でなければならない。そこで、上記カウンタは、上記ア
ナログ値をそのアナログ値に対応したデジタル値に変換
して、上記可変遅延回路に出力している。
【０００８】ここで、上記カウンタにおいて、アナログ
値がデジタル値に変換されるときに、新たな遅延が生じ
る。このことから、上記可変遅延回路の出力信号（上記
Ｖｓ）と上記ダミービット信号（上記Ｖｄ）とを比較
し、その比較結果に基づいて、上記カウント値を変える
ことにより、上記センスアンプの制御クロック信号（上
記Ｖｓ）に含まれる遅延量が制御されるようになってい
る。
値がデジタル値に変換されるときに、新たな遅延が生じ
る。このことから、上記可変遅延回路の出力信号（上記
Ｖｓ）と上記ダミービット信号（上記Ｖｄ）とを比較
し、その比較結果に基づいて、上記カウント値を変える
ことにより、上記センスアンプの制御クロック信号（上
記Ｖｓ）に含まれる遅延量が制御されるようになってい
る。
【０００９】上記論文に記載された技術では、上記比較
器に製造ばらつき・変動があると、センスアンプの最適
なラッチタイミングを示す信号（上記Ｖｓ）が生成され
ないという問題がある。また、上記カウンタ内部の基本
クロック信号、およびカウント値に基づいて上記遅延値
が変わるまでのウエイト時間が安定していないと、上記
と同じ問題が生じる。さらには、比較器およびカウンタ
の分だけメモリ全体としての回路規模が大きくなるとい
う問題がある。
器に製造ばらつき・変動があると、センスアンプの最適
なラッチタイミングを示す信号（上記Ｖｓ）が生成され
ないという問題がある。また、上記カウンタ内部の基本
クロック信号、およびカウント値に基づいて上記遅延値
が変わるまでのウエイト時間が安定していないと、上記
と同じ問題が生じる。さらには、比較器およびカウンタ
の分だけメモリ全体としての回路規模が大きくなるとい
う問題がある。
【００１０】
【発明が解決しようとする課題】十分に余裕を持ったタ
イミングでラッチするとメモリのアクセスタイムが遅く
なる。タイミングが早過ぎるとラッチできない。従っ
て、最適な遅延値を有する遅延信号を生成可能な半導体
装置が望まれる。遅延信号の遅延値を制御し易い半導体
装置が望まれる。メモリセルからデータを読出すとき
に、最適なタイミングで読出しデータをセンスアンプで
ラッチする半導体記憶装置が望まれている。
イミングでラッチするとメモリのアクセスタイムが遅く
なる。タイミングが早過ぎるとラッチできない。従っ
て、最適な遅延値を有する遅延信号を生成可能な半導体
装置が望まれる。遅延信号の遅延値を制御し易い半導体
装置が望まれる。メモリセルからデータを読出すとき
に、最適なタイミングで読出しデータをセンスアンプで
ラッチする半導体記憶装置が望まれている。
【００１１】本発明は、上記の事情に鑑みてなされたも
ので、最適な遅延値を有する遅延信号を生成可能な半導
体装置、遅延信号の遅延値を制御し易い半導体装置およ
びメモリセルからデータを読出すときに、最適なタイミ
ングで読出しデータをセンスアンプでラッチする半導体
記憶装置を提供することを目的としている。
ので、最適な遅延値を有する遅延信号を生成可能な半導
体装置、遅延信号の遅延値を制御し易い半導体装置およ
びメモリセルからデータを読出すときに、最適なタイミ
ングで読出しデータをセンスアンプでラッチする半導体
記憶装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】その課題を解決するため
の手段が請求項に対応して表現される次の記載中に現れ
る（）つきの数字は、請求項の記載事項が詳しく後述さ
れる実施の複数の形態のうちの少なくとも１つの形態の
部材、工程、動作に対応することを示すが、本発明の解
決手段がそれらの数字が示す実施の形態の部材に限定し
て解釈されるためのものではなく、その対応関係を明白
にするためのものである。
の手段が請求項に対応して表現される次の記載中に現れ
る（）つきの数字は、請求項の記載事項が詳しく後述さ
れる実施の複数の形態のうちの少なくとも１つの形態の
部材、工程、動作に対応することを示すが、本発明の解
決手段がそれらの数字が示す実施の形態の部材に限定し
て解釈されるためのものではなく、その対応関係を明白
にするためのものである。
【００１３】本発明の半導体装置は、入力信号（ＩＮ）
を設定された遅延時間だけ遅延させて出力するインバー
タ（３９）と、前記遅延時間を制御する制御部（２６）
とを備えた半導体装置（１１０）であって、前記インバ
ータ（３９）は、ソースが高電位側電源に接続される第
１のトランジスタ（３８）と、ソースが低電位側電源に
接続される第２のトランジスタ（３７ａ）とを有し、前
記制御部（２６）は、前記第１および第２のトランジス
タ（３８、３７ａ）のいずれか一方のみの特性に基づい
て、前記遅延時間が決定されるように前記遅延時間を制
御する。前記第１のトランジスタ（３８）は、プルアッ
プトランジスタである。前記第２のトランジスタ（３７
ａ）は、プルダウントランジスタである。
を設定された遅延時間だけ遅延させて出力するインバー
タ（３９）と、前記遅延時間を制御する制御部（２６）
とを備えた半導体装置（１１０）であって、前記インバ
ータ（３９）は、ソースが高電位側電源に接続される第
１のトランジスタ（３８）と、ソースが低電位側電源に
接続される第２のトランジスタ（３７ａ）とを有し、前
記制御部（２６）は、前記第１および第２のトランジス
タ（３８、３７ａ）のいずれか一方のみの特性に基づい
て、前記遅延時間が決定されるように前記遅延時間を制
御する。前記第１のトランジスタ（３８）は、プルアッ
プトランジスタである。前記第２のトランジスタ（３７
ａ）は、プルダウントランジスタである。
【００１４】本発明の半導体装置において、前記インバ
ータ（３９）は、更に、前記高電位側電源に接続され前
記第１のトランジスタ（３８）と直列に接続され前記第
１のトランジスタ（３８）と極性が同じである第３のト
ランジスタ（４１）を有し、前記制御部（２６）は、前
記第３のトランジスタ（４１）との間でカレントミラー
回路を構成する第４のトランジスタ（４２）と、前記第
４のトランジスタ（４２）に接続され、前記第４のトラ
ンジスタ（４２）に定電流を供給する定電流源部（４
４）とを備えたものである。
ータ（３９）は、更に、前記高電位側電源に接続され前
記第１のトランジスタ（３８）と直列に接続され前記第
１のトランジスタ（３８）と極性が同じである第３のト
ランジスタ（４１）を有し、前記制御部（２６）は、前
記第３のトランジスタ（４１）との間でカレントミラー
回路を構成する第４のトランジスタ（４２）と、前記第
４のトランジスタ（４２）に接続され、前記第４のトラ
ンジスタ（４２）に定電流を供給する定電流源部（４
４）とを備えたものである。
【００１５】本発明の半導体装置において、前記インバ
ータ（３９）の前記第１および第２のトランジスタ（３
８，３７ａ）は、多段接続されている。本発明の半導体
装置は、ｋ（ｋ≧２）段の遅延ブロック（２４）を備え
た半導体装置であって、前記ｋ段の遅延ブロック（２
４）のそれぞれは、プルアップトランジスタ（３８）
と、前記プルアップトランジスタ（３８）が共通して接
続されるｎ（ｎ≧１）個のプルダウントランジスタ（３
７ａ）とを有してなる前記ｎ個のインバータ（３９）
と、前記プルアップトランジスタ（３８）に接続された
前記プルアップトランジスタ（３８）と極性が同じであ
る第３のトランジスタ（４１）と、前記第３のトランジ
スタ（４１）との間でカレントミラー回路を構成する第
４のトランジスタ（４２）と、前記第４のトランジスタ
（４２）に接続された定電流源部（４４）とを備えてい
る。本発明の半導体装置において、前記ｎ個のインバー
タ（３９）には、常にオフ状態とされた前記プルダウン
トランジスタ（３７ａ）と同じ形状の第７のトランジス
タ（３７ｂ）がｍ（ｍ≧１）個接続されている。
ータ（３９）の前記第１および第２のトランジスタ（３
８，３７ａ）は、多段接続されている。本発明の半導体
装置は、ｋ（ｋ≧２）段の遅延ブロック（２４）を備え
た半導体装置であって、前記ｋ段の遅延ブロック（２
４）のそれぞれは、プルアップトランジスタ（３８）
と、前記プルアップトランジスタ（３８）が共通して接
続されるｎ（ｎ≧１）個のプルダウントランジスタ（３
７ａ）とを有してなる前記ｎ個のインバータ（３９）
と、前記プルアップトランジスタ（３８）に接続された
前記プルアップトランジスタ（３８）と極性が同じであ
る第３のトランジスタ（４１）と、前記第３のトランジ
スタ（４１）との間でカレントミラー回路を構成する第
４のトランジスタ（４２）と、前記第４のトランジスタ
（４２）に接続された定電流源部（４４）とを備えてい
る。本発明の半導体装置において、前記ｎ個のインバー
タ（３９）には、常にオフ状態とされた前記プルダウン
トランジスタ（３７ａ）と同じ形状の第７のトランジス
タ（３７ｂ）がｍ（ｍ≧１）個接続されている。
【００１６】本発明の半導体装置において、前記多段接
続された前記第１および第２のトランジスタ（３８，３
７ａ）には、単一の前記第３のトランジスタ（４１）が
共通に接続されている。
続された前記第１および第２のトランジスタ（３８，３
７ａ）には、単一の前記第３のトランジスタ（４１）が
共通に接続されている。
【００１７】本発明の半導体装置において、前記定電流
源部（４４）は、前記第２のトランジスタ（３７ａ）と
同じ形状とされた第５のトランジスタ（４４）をｄ（ｄ
≧１）個有し、前記第５のトランジスタ（４４）に流れ
るオン電流（Ｉｄ）を定電流として生成し、前記生成さ
れた定電流（Ｉｄ）を、前記第４のトランジスタ（４
２）および前記第３のトランジスタ（４１）を介して前
記第１および第２のトランジスタ（３８，３７ａ）に供
給するものである。前記第５のトランジスタ（４４）の
個数（ｄ）が１である場合、セル電流（Ｉｄ）以上の電
流をプルアップトランジスタに流すことができない。よ
って、このとき、インバータ（３９）のロー入力→ハイ
出力（ｂ２、ｂ４信号）の立ち上がり時間（傾き）を調
整（論理遅延に）することができない。前記第５のトラ
ンジスタ（４４）の個数（ｄ）が２以上である場合、プ
ルアップトランジスタに流れる電流値が大きくなるた
め、インバータ（３９）のロー入力→ハイ出力（ｂ２、
ｂ４信号）の立ち上がり時間を調整することができる。
また、前記第５のトランジスタ（４４）の個数（ｄ）が
１である場合であっても、プルアップトランジスタに対
するトランジスタサイズ比を変えることによって、イン
バータ（３９）のロー入力→ハイ出力（ｂ２、ｂ４信
号）の立ち上がり時間を調整することができる。
源部（４４）は、前記第２のトランジスタ（３７ａ）と
同じ形状とされた第５のトランジスタ（４４）をｄ（ｄ
≧１）個有し、前記第５のトランジスタ（４４）に流れ
るオン電流（Ｉｄ）を定電流として生成し、前記生成さ
れた定電流（Ｉｄ）を、前記第４のトランジスタ（４
２）および前記第３のトランジスタ（４１）を介して前
記第１および第２のトランジスタ（３８，３７ａ）に供
給するものである。前記第５のトランジスタ（４４）の
個数（ｄ）が１である場合、セル電流（Ｉｄ）以上の電
流をプルアップトランジスタに流すことができない。よ
って、このとき、インバータ（３９）のロー入力→ハイ
出力（ｂ２、ｂ４信号）の立ち上がり時間（傾き）を調
整（論理遅延に）することができない。前記第５のトラ
ンジスタ（４４）の個数（ｄ）が２以上である場合、プ
ルアップトランジスタに流れる電流値が大きくなるた
め、インバータ（３９）のロー入力→ハイ出力（ｂ２、
ｂ４信号）の立ち上がり時間を調整することができる。
また、前記第５のトランジスタ（４４）の個数（ｄ）が
１である場合であっても、プルアップトランジスタに対
するトランジスタサイズ比を変えることによって、イン
バータ（３９）のロー入力→ハイ出力（ｂ２、ｂ４信
号）の立ち上がり時間を調整することができる。
【００１８】本発明の半導体装置において、前記第１の
トランジスタ（３８）は、前記第３のトランジスタ（４
１）よりも電流駆動能力が大きい。
トランジスタ（３８）は、前記第３のトランジスタ（４
１）よりも電流駆動能力が大きい。
【００１９】本発明の半導体装置において、前記第４の
トランジスタ（４２）と前記定電流源部（４４）との間
には、前記第１のトランジスタ（３８）とトランジスタ
サイズが同じである第６のトランジスタ（４３）が接続
されているものである。
トランジスタ（４２）と前記定電流源部（４４）との間
には、前記第１のトランジスタ（３８）とトランジスタ
サイズが同じである第６のトランジスタ（４３）が接続
されているものである。
【００２０】本発明の半導体装置において、前記第６の
トランジスタ（４３）は、そのゲート電位が操作される
ことにより前記定電流源部（４４）から前記第４のトラ
ンジスタ（４２）に供給される電流値を調整するもので
ある。ここで、そのゲート電位が操作されることにより
前記定電流源部（４４）から前記第４のトランジスタ
（４２）に供給される電流値を調整するトランジスタ
は、前記第１のトランジスタ（３８）とトランジスタサ
イズが異なっていることができる。
トランジスタ（４３）は、そのゲート電位が操作される
ことにより前記定電流源部（４４）から前記第４のトラ
ンジスタ（４２）に供給される電流値を調整するもので
ある。ここで、そのゲート電位が操作されることにより
前記定電流源部（４４）から前記第４のトランジスタ
（４２）に供給される電流値を調整するトランジスタ
は、前記第１のトランジスタ（３８）とトランジスタサ
イズが異なっていることができる。
【００２１】本発明の半導体装置は、ソースが高電位側
電源に接続される第１のトランジスタ（３７ａｔ）と、
ソースが低電位側電源に接続される第２のトランジスタ
（３８ｔ）とを有するインバータ（３９）と、前記低電
位側電源に接続され前記第２のトランジスタ（３８ｔ）
と直列に接続され前記第２のトランジスタ（３８ｔ）と
極性が同じである第３のトランジスタ（４１ｔ）と、前
記第３のトランジスタ（４１ｔ）との間でカレントミラ
ー回路を構成する第４のトランジスタ（４２ｔ）と、前
記第４のトランジスタ（４２ｔ）に接続され、前記第４
のトランジスタ（４２ｔ）に定電流を供給する定電流源
部（４４ｔ）とを備えている。
電源に接続される第１のトランジスタ（３７ａｔ）と、
ソースが低電位側電源に接続される第２のトランジスタ
（３８ｔ）とを有するインバータ（３９）と、前記低電
位側電源に接続され前記第２のトランジスタ（３８ｔ）
と直列に接続され前記第２のトランジスタ（３８ｔ）と
極性が同じである第３のトランジスタ（４１ｔ）と、前
記第３のトランジスタ（４１ｔ）との間でカレントミラ
ー回路を構成する第４のトランジスタ（４２ｔ）と、前
記第４のトランジスタ（４２ｔ）に接続され、前記第４
のトランジスタ（４２ｔ）に定電流を供給する定電流源
部（４４ｔ）とを備えている。
【００２２】本発明の半導体装置において、前記定電流
源部（４４ｔ）は、前記第１のトランジスタ（３７ａ
ｔ）と同じ形状とされた第５のトランジスタ（４４ｔ）
を有し、前記第５のトランジスタ（４４ｔ）に流れるオ
ン電流（Ｉｄ）を定電流として生成し、前記生成された
定電流（Ｉｄ）を、前記第４のトランジスタ（４２ｔ）
および前記第３のトランジスタ（４１ｔ）を介して前記
第１および第２のトランジスタ（３７ａｔ、３８ｔ）に
供給するものである。
源部（４４ｔ）は、前記第１のトランジスタ（３７ａ
ｔ）と同じ形状とされた第５のトランジスタ（４４ｔ）
を有し、前記第５のトランジスタ（４４ｔ）に流れるオ
ン電流（Ｉｄ）を定電流として生成し、前記生成された
定電流（Ｉｄ）を、前記第４のトランジスタ（４２ｔ）
および前記第３のトランジスタ（４１ｔ）を介して前記
第１および第２のトランジスタ（３７ａｔ、３８ｔ）に
供給するものである。
【００２３】本発明の半導体記憶装置は、メモリセル
（１００ａ）がマトリクス状に配置されたメモリセルア
レイ（１００）と、選択された前記メモリセル（１００
ａ）から読み出された読出しデータ（ＲＢ、／ＲＢ）
を、ラッチ信号（ＳＥ）に応答してラッチするセンスア
ンプ（１１３）と、前記ラッチ信号（ＳＥ）を生成する
ラッチ信号生成部（１１０）とを備え、前記ラッチ信号
生成部（１１０）は、ソースが高電位側電源に接続され
る第１のトランジスタ（３８）、および前記メモリセル
（１００ａ）のトランスファーゲート（２０５）と同じ
形状とされソースが低電位側電源に接続される第２のト
ランジスタ（３７ａ）とを有してなるインバータ（３
９）と、前記高電位側電源に接続され前記第１のトラン
ジスタ（３８）と直列に接続され前記第１のトランジス
タ（３８）と極性が同じである第３のトランジスタ（４
１）と、前記第３のトランジスタ（４１）との間でカレ
ントミラー回路を構成する第４のトランジスタ（４２）
と、前記第４のトランジスタ（４２）に接続され、前記
トランスファーゲート（２０５）と同じ形状とされた第
５のトランジスタ（４４）とを有してなり、前記インバ
ータ（３９）は、前記メモリセル（１００ａ）が選択さ
れたときのタイミングを示す信号（ＩＮ）を入力し、前
記ラッチ信号（ＳＥ）を出力するものである。
（１００ａ）がマトリクス状に配置されたメモリセルア
レイ（１００）と、選択された前記メモリセル（１００
ａ）から読み出された読出しデータ（ＲＢ、／ＲＢ）
を、ラッチ信号（ＳＥ）に応答してラッチするセンスア
ンプ（１１３）と、前記ラッチ信号（ＳＥ）を生成する
ラッチ信号生成部（１１０）とを備え、前記ラッチ信号
生成部（１１０）は、ソースが高電位側電源に接続され
る第１のトランジスタ（３８）、および前記メモリセル
（１００ａ）のトランスファーゲート（２０５）と同じ
形状とされソースが低電位側電源に接続される第２のト
ランジスタ（３７ａ）とを有してなるインバータ（３
９）と、前記高電位側電源に接続され前記第１のトラン
ジスタ（３８）と直列に接続され前記第１のトランジス
タ（３８）と極性が同じである第３のトランジスタ（４
１）と、前記第３のトランジスタ（４１）との間でカレ
ントミラー回路を構成する第４のトランジスタ（４２）
と、前記第４のトランジスタ（４２）に接続され、前記
トランスファーゲート（２０５）と同じ形状とされた第
５のトランジスタ（４４）とを有してなり、前記インバ
ータ（３９）は、前記メモリセル（１００ａ）が選択さ
れたときのタイミングを示す信号（ＩＮ）を入力し、前
記ラッチ信号（ＳＥ）を出力するものである。
【００２４】本発明の半導体記憶装置において、更に、
前記メモリセル（１００ａ）と同じ形状に形成されたダ
ミーメモリセル（３７）を備え、前記第２のトランジス
タ（３７ａ）は、前記ダミーメモリセル（３７）の前記
トランスファーゲート（２０５）に相当するトランジス
タ（３７ａ）が接地されてなるものである。
前記メモリセル（１００ａ）と同じ形状に形成されたダ
ミーメモリセル（３７）を備え、前記第２のトランジス
タ（３７ａ）は、前記ダミーメモリセル（３７）の前記
トランスファーゲート（２０５）に相当するトランジス
タ（３７ａ）が接地されてなるものである。
【００２５】本発明の半導体記憶装置において、更に、
前記メモリセル（１００ａ）と同じ形状に形成されたダ
ミーメモリセル（３７）を備え、前記第２のトランジス
タ（３７ａ）は、前記ダミーメモリセル（３７）の前記
トランスファーゲート（２０５）に相当するトランジス
タ（３７ａ）が前記ダミーメモリセル（３７）の情報保
持トランジスタ（２０３）に相当するトランジスタを介
して接地されてなるものである。
前記メモリセル（１００ａ）と同じ形状に形成されたダ
ミーメモリセル（３７）を備え、前記第２のトランジス
タ（３７ａ）は、前記ダミーメモリセル（３７）の前記
トランスファーゲート（２０５）に相当するトランジス
タ（３７ａ）が前記ダミーメモリセル（３７）の情報保
持トランジスタ（２０３）に相当するトランジスタを介
して接地されてなるものである。
【００２６】本発明の半導体記憶装置において、更に、
前記ダミーメモリセル（３７）とは別に、前記メモリセ
ル（１００ａ）と同じ形状に形成され、前記ダミーメモ
リセル（３７）のダミーセル（ｄｕｍｍｙ ｃｅｌｌ）
および冗長回路（ｒｅｄｕｎｄａｎｃｙ ｃｉｒｃｕｉ
ｔ）の少なくともいずれかとして機能するセル（３７
０）を備えたものである。
前記ダミーメモリセル（３７）とは別に、前記メモリセ
ル（１００ａ）と同じ形状に形成され、前記ダミーメモ
リセル（３７）のダミーセル（ｄｕｍｍｙ ｃｅｌｌ）
および冗長回路（ｒｅｄｕｎｄａｎｃｙ ｃｉｒｃｕｉ
ｔ）の少なくともいずれかとして機能するセル（３７
０）を備えたものである。
【００２７】本発明は、並列に接続されたメモリセルト
ランスファー（３７ａ）と、プルアップトランジスタ
（３８）でインバータ（３９）を構成し、前記プルアッ
プトランジスタ（３８）を、セル電流（Ｉｄ）をモニタ
ーする制御部（２６）によって制御している。複数の前
記インバータ（３９）は互いにダミービット線（２５）
により接続され、前記インバータ（３９）と前記ダミー
ビット線（２５）に含まれる負荷により、メモリセルア
レイ（１００）のメモリセル（１００ａ）の能力とビッ
ト線（ｂｔ、／ｂｔ）の時定数が反映された遅延回路
（１１０）を構成するものである。
ランスファー（３７ａ）と、プルアップトランジスタ
（３８）でインバータ（３９）を構成し、前記プルアッ
プトランジスタ（３８）を、セル電流（Ｉｄ）をモニタ
ーする制御部（２６）によって制御している。複数の前
記インバータ（３９）は互いにダミービット線（２５）
により接続され、前記インバータ（３９）と前記ダミー
ビット線（２５）に含まれる負荷により、メモリセルア
レイ（１００）のメモリセル（１００ａ）の能力とビッ
ト線（ｂｔ、／ｂｔ）の時定数が反映された遅延回路
（１１０）を構成するものである。
【００２８】遅延回路（１１０）をインバータ（３９）
により構成する。メモリセル（１００ａ）のセル能力を
決定するトランスファーゲート（２０５、２０６）は一
般に、ｎチャネルトランジスタで形成されている。上記
メモリセル（１００ａ）と同じ形状のダミーセル（３
７）を形成し、そのダミーセル（３７）におけるトラン
スファーゲート（メモリセル（１００ａ）のトランスフ
ァーゲート（２０５、２０６）と同じ形状である）（３
７ａ）をプルダウントランジスタとして用いるととも
に、そのトランスファーゲート（３７ａ）と対になるｐ
チャネルトランジスタ（３８）をプルアップトランジス
タとして形成することにより、上記インバータ（３９）
を構成する。
により構成する。メモリセル（１００ａ）のセル能力を
決定するトランスファーゲート（２０５、２０６）は一
般に、ｎチャネルトランジスタで形成されている。上記
メモリセル（１００ａ）と同じ形状のダミーセル（３
７）を形成し、そのダミーセル（３７）におけるトラン
スファーゲート（メモリセル（１００ａ）のトランスフ
ァーゲート（２０５、２０６）と同じ形状である）（３
７ａ）をプルダウントランジスタとして用いるととも
に、そのトランスファーゲート（３７ａ）と対になるｐ
チャネルトランジスタ（３８）をプルアップトランジス
タとして形成することにより、上記インバータ（３９）
を構成する。
【００２９】上記インバータ（３９）のうち、形状が同
じであるプルダウントランジスタ（３７ａ）には、メモ
リセル（１００ａ）の能力のばらつき・変動がそのまま
反映される。プルアップトランジスタ（３８）の能力の
ばらつき・変動がインバータ（３９）に影響しないよう
に制御すれば、インバータ（３９）に、メモリセル（１
００ａ）のみの能力のばらつき・変動が反映され、上記
遅延回路（１１０）の目的が達成される。
じであるプルダウントランジスタ（３７ａ）には、メモ
リセル（１００ａ）の能力のばらつき・変動がそのまま
反映される。プルアップトランジスタ（３８）の能力の
ばらつき・変動がインバータ（３９）に影響しないよう
に制御すれば、インバータ（３９）に、メモリセル（１
００ａ）のみの能力のばらつき・変動が反映され、上記
遅延回路（１１０）の目的が達成される。
【００３０】上記ｐチャネルトランジスタ（３８）に流
れる電流を制御するために、制御部（２６）が設けられ
る。上記制御部（２６）は、上記メモリセル（１００
ａ）のトランスファーゲート（２０５、２０６）と同じ
形状のｎチャネルトランジスタ（４４）と、そのｎチャ
ネルトランジスタ（４４）と対になるｐチャネルトラン
ジスタ（４２）とを備え、上記ｎチャネルトランジスタ
（４４）には常にオン電流（セル電流）（Ｉｄ）が流れ
るように設定されている（セル電流のモニター）。上記
インバータ（３９）のプルアップトランジスタ（３８）
には、上記制御部（２６）のｐチャネルトランジスタ
（４２）との間でカレントミラー回路を構成する、ｐチ
ャネルトランジスタ（４１）が接続されている。
れる電流を制御するために、制御部（２６）が設けられ
る。上記制御部（２６）は、上記メモリセル（１００
ａ）のトランスファーゲート（２０５、２０６）と同じ
形状のｎチャネルトランジスタ（４４）と、そのｎチャ
ネルトランジスタ（４４）と対になるｐチャネルトラン
ジスタ（４２）とを備え、上記ｎチャネルトランジスタ
（４４）には常にオン電流（セル電流）（Ｉｄ）が流れ
るように設定されている（セル電流のモニター）。上記
インバータ（３９）のプルアップトランジスタ（３８）
には、上記制御部（２６）のｐチャネルトランジスタ
（４２）との間でカレントミラー回路を構成する、ｐチ
ャネルトランジスタ（４１）が接続されている。
【００３１】
【発明の実施の形態】以下、添付図面を参照して、本発
明の半導体記憶装置の一実施の形態について説明する。
明の半導体記憶装置の一実施の形態について説明する。
【００３２】本実施形態は、メモリセルからデータを読
出すときに、最適なタイミングで読出しデータをセンス
アンプでラッチして出力するためのものである。タイミ
ングが最適でなく、メモリセルからデータが読み出され
る前にラッチすると（ラッチタイミングが早過ぎる）
と、間違ったデータをラッチしてしまい誤動作の原因と
なる。一方、ラッチタイミングが遅過ぎると、アクセス
時間が長くなってしまう。
出すときに、最適なタイミングで読出しデータをセンス
アンプでラッチして出力するためのものである。タイミ
ングが最適でなく、メモリセルからデータが読み出され
る前にラッチすると（ラッチタイミングが早過ぎる）
と、間違ったデータをラッチしてしまい誤動作の原因と
なる。一方、ラッチタイミングが遅過ぎると、アクセス
時間が長くなってしまう。
【００３３】図６（ｂ）は、従来一般のメモリセル１０
０ａを示したものである。メモリセル１００ａにおいて
は、ｎチャネルトランジスタからなるトランスファーゲ
ート２０５、２０６で、その電流能力が決まる。
０ａを示したものである。メモリセル１００ａにおいて
は、ｎチャネルトランジスタからなるトランスファーゲ
ート２０５、２０６で、その電流能力が決まる。
【００３４】図６（ａ）、（ｂ）は、メモリセルアレイ
１００のメモリセル１００ａの回路例を示している。図
６（ａ）、（ｂ）に示されるメモリセル１００ａは、従
来一般の構成である。図６（ｂ）に示されるように、メ
モリセル１００ａは、２つのｐチャネルＭＯＳトランジ
スタ２０１、２０２と、４つのｎチャネルＭＯＳトラン
ジスタ２０３、２０４、２０５、２０６とを備えてい
る。
１００のメモリセル１００ａの回路例を示している。図
６（ａ）、（ｂ）に示されるメモリセル１００ａは、従
来一般の構成である。図６（ｂ）に示されるように、メ
モリセル１００ａは、２つのｐチャネルＭＯＳトランジ
スタ２０１、２０２と、４つのｎチャネルＭＯＳトラン
ジスタ２０３、２０４、２０５、２０６とを備えてい
る。
【００３５】ｎチャネルＭＯＳトランジスタ２０３、２
０４は、情報保持トランジスタである。ｐチャネルＭＯ
Ｓトランジスタ２０１、２０２は、情報保持トランジス
タ２０３、２０４に対する負荷トランジスタである（常
にオフ状態である）。ｐチャネルＭＯＳトランジスタ２
０１、２０２は、抵抗素子に代えることができる。ｐチ
ャネルＭＯＳトランジスタ２０１、２０２と、ｎチャネ
ルＭＯＳトランジスタ２０３、２０４は、２個のインバ
ータ回路がたすき掛け接続されたフリップフロップ回路
を構成している。
０４は、情報保持トランジスタである。ｐチャネルＭＯ
Ｓトランジスタ２０１、２０２は、情報保持トランジス
タ２０３、２０４に対する負荷トランジスタである（常
にオフ状態である）。ｐチャネルＭＯＳトランジスタ２
０１、２０２は、抵抗素子に代えることができる。ｐチ
ャネルＭＯＳトランジスタ２０１、２０２と、ｎチャネ
ルＭＯＳトランジスタ２０３、２０４は、２個のインバ
ータ回路がたすき掛け接続されたフリップフロップ回路
を構成している。
【００３６】ｎチャネルＭＯＳトランジスタ２０５、２
０６は、ワード線の電圧レベル（メモリ読出し信号Ｉ
Ｎ）に応じて、情報保持トランジスタ２０３、２０４と
ビット線対ｂｔ、／ｂｔの接続、分離を行うトランスフ
ァーゲート（アクセストランジスタ）である。トランス
ファーゲート２０５、２０６の能力で、メモリセル１０
０ａの能力が決まる。そこで、トランスファーゲート２
０５、２０６の能力をディレイ回路１１０に反映させて
いる。
０６は、ワード線の電圧レベル（メモリ読出し信号Ｉ
Ｎ）に応じて、情報保持トランジスタ２０３、２０４と
ビット線対ｂｔ、／ｂｔの接続、分離を行うトランスフ
ァーゲート（アクセストランジスタ）である。トランス
ファーゲート２０５、２０６の能力で、メモリセル１０
０ａの能力が決まる。そこで、トランスファーゲート２
０５、２０６の能力をディレイ回路１１０に反映させて
いる。
【００３７】本実施形態で用いるディレイ回路１１０の
概略構成を、図１に示す。図１に示すように、ディレイ
回路１１０は、メモリセル１００ａのｎチャネルのトラ
ンスファーゲート２０５、２０６と同じ形状のｎチャネ
ルトランジスタ３７ａを用いて構成されるインバータ３
９が複数個提供されるとともに、これら複数個のインバ
ータ３９がダミービット線２５により接続されている。
ここで、ダミービット線２５は、メモリセルアレイ１０
０のビット線ｂｔ、／ｂｔの時定数が反映された遅延を
得るためのものである。
概略構成を、図１に示す。図１に示すように、ディレイ
回路１１０は、メモリセル１００ａのｎチャネルのトラ
ンスファーゲート２０５、２０６と同じ形状のｎチャネ
ルトランジスタ３７ａを用いて構成されるインバータ３
９が複数個提供されるとともに、これら複数個のインバ
ータ３９がダミービット線２５により接続されている。
ここで、ダミービット線２５は、メモリセルアレイ１０
０のビット線ｂｔ、／ｂｔの時定数が反映された遅延を
得るためのものである。
【００３８】インバータ３９は、ｎチャネルトランジス
タ３７ａと、そのｎチャネルトランジスタ３７ａと対を
成し相補的動作が行われるためのｐチャネルトランジス
タ３８とにより構成される。ｎチャネルトランジスタ３
７ａは、トランスファーゲート２０５とその形状が同じ
にされることで、メモリセル１００ａの能力（特性）が
そのまま、ｎチャネルトランジスタ３７ａに反映する。
メモリセル１００ａの能力（特性）のばらつき・変動
は、そのままｎチャネルトランジスタ３７ａに反映す
る。
タ３７ａと、そのｎチャネルトランジスタ３７ａと対を
成し相補的動作が行われるためのｐチャネルトランジス
タ３８とにより構成される。ｎチャネルトランジスタ３
７ａは、トランスファーゲート２０５とその形状が同じ
にされることで、メモリセル１００ａの能力（特性）が
そのまま、ｎチャネルトランジスタ３７ａに反映する。
メモリセル１００ａの能力（特性）のばらつき・変動
は、そのままｎチャネルトランジスタ３７ａに反映す
る。
【００３９】ここで、ｐチャネルトランジスタ３８の能
力のばらつき・変動が、ディレイ回路１１０の遅延に影
響すると、センスアンプ１１３のラッチタイミング（セ
ンスアンプイネーブル信号ＳＥ）を最適なものにするこ
とができない。そこで、本実施形態では、ｐチャネルト
ランジスタ３８の駆動力をディレイ制御回路２６で制御
することで、ｐチャネルトランジスタ３８の特性のばら
つき・変動が、インバータ３９の遅延に影響しないよう
にしている。
力のばらつき・変動が、ディレイ回路１１０の遅延に影
響すると、センスアンプ１１３のラッチタイミング（セ
ンスアンプイネーブル信号ＳＥ）を最適なものにするこ
とができない。そこで、本実施形態では、ｐチャネルト
ランジスタ３８の駆動力をディレイ制御回路２６で制御
することで、ｐチャネルトランジスタ３８の特性のばら
つき・変動が、インバータ３９の遅延に影響しないよう
にしている。
【００４０】ディレイ制御回路２６の第３のｐチャネル
トランジスタ４２と、第２のｐチャネルトランジスタ４
１とによりカレントミラー回路を構成するとともに、デ
ィレイ制御回路２６の第３のｐチャネルトランジスタ４
２に所定電流（セル電流Ｉｄ）を流す。これにより、第
２のｐチャネルトランジスタ４１に、上記所定電流と同
じ値の電流（上記第２のｐチャネルトランジスタ４１の
特性に依らない定電流）が流れ、上記第２のｐチャネル
トランジスタ４１の特性が現れなくなる。これにより、
インバータ３９がスイッチングする時には常にセル電流
Ｉｄが流れ、上記第２のｐチャネルトランジスタ４１お
よびｐチャネルトランジスタ３８の特性ばらつき・変動
に依らないディレイ回路１１０が構成される。
トランジスタ４２と、第２のｐチャネルトランジスタ４
１とによりカレントミラー回路を構成するとともに、デ
ィレイ制御回路２６の第３のｐチャネルトランジスタ４
２に所定電流（セル電流Ｉｄ）を流す。これにより、第
２のｐチャネルトランジスタ４１に、上記所定電流と同
じ値の電流（上記第２のｐチャネルトランジスタ４１の
特性に依らない定電流）が流れ、上記第２のｐチャネル
トランジスタ４１の特性が現れなくなる。これにより、
インバータ３９がスイッチングする時には常にセル電流
Ｉｄが流れ、上記第２のｐチャネルトランジスタ４１お
よびｐチャネルトランジスタ３８の特性ばらつき・変動
に依らないディレイ回路１１０が構成される。
【００４１】すなわち、ディレイ回路１１０では、トラ
ンスファーゲート２０５と同じ形状のｎチャネルトラン
ジスタ３７ａ、４４の特性のみが現れることになり、メ
モリセル１００ａの特性のみが反映されたディレイ回路
１１０を実現することができる。トランスファーゲート
２０５の特性が変動した場合にあっても、ｎチャネルト
ランジスタ３７ａ、４４の特性が同じく変動する。これ
により、ディレイ回路１１０の遅延時間を正確に、メモ
リセル１００ａの読出し時間（メモリセルアレイ１０
０）と合わせることができる。
ンスファーゲート２０５と同じ形状のｎチャネルトラン
ジスタ３７ａ、４４の特性のみが現れることになり、メ
モリセル１００ａの特性のみが反映されたディレイ回路
１１０を実現することができる。トランスファーゲート
２０５の特性が変動した場合にあっても、ｎチャネルト
ランジスタ３７ａ、４４の特性が同じく変動する。これ
により、ディレイ回路１１０の遅延時間を正確に、メモ
リセル１００ａの読出し時間（メモリセルアレイ１０
０）と合わせることができる。
【００４２】インバータ３９を構成するｎチャネルトラ
ンジスタ３７ａは、メモリセル１００ａのトランスファ
ーゲート２０５とゲート長、ゲート幅等が同じ形状に形
成されている。ディレイ制御回路２６の第２のｎチャネ
ルトランジスタ４４も、メモリセル１００ａのトランス
ファーゲート２０５と同じ形状に形成されている。第２
のｎチャネルトランジスタ４４のゲートには、電源電圧
（Ｖｃｃ）が接続され、第２のｎチャネルトランジスタ
４４は、常にオン状態とされて、セル電流（オン電流）
Ｉｄが流れている。第２のｎチャネルトランジスタ４４
は、トランスファーゲート２０５と同じ形状であるか
ら、セル電流Ｉｄは、メモリセル１００ａに流れる電流
と同じである。メモリセル１００ａのトランスファーゲ
ート２０５の特性の変化に伴い、メモリセル１００ａに
流れる電流値は変わるが、その値が変化した後の電流が
第２のｎチャネルトランジスタ４４に流れる（セル電流
のモニター）。
ンジスタ３７ａは、メモリセル１００ａのトランスファ
ーゲート２０５とゲート長、ゲート幅等が同じ形状に形
成されている。ディレイ制御回路２６の第２のｎチャネ
ルトランジスタ４４も、メモリセル１００ａのトランス
ファーゲート２０５と同じ形状に形成されている。第２
のｎチャネルトランジスタ４４のゲートには、電源電圧
（Ｖｃｃ）が接続され、第２のｎチャネルトランジスタ
４４は、常にオン状態とされて、セル電流（オン電流）
Ｉｄが流れている。第２のｎチャネルトランジスタ４４
は、トランスファーゲート２０５と同じ形状であるか
ら、セル電流Ｉｄは、メモリセル１００ａに流れる電流
と同じである。メモリセル１００ａのトランスファーゲ
ート２０５の特性の変化に伴い、メモリセル１００ａに
流れる電流値は変わるが、その値が変化した後の電流が
第２のｎチャネルトランジスタ４４に流れる（セル電流
のモニター）。
【００４３】このセル電流（オン電流）Ｉｄがディレイ
制御回路２６の第３のｐチャネルトランジスタ４２に流
れる。第３のｐチャネルトランジスタ４２との間で、カ
レントミラー回路を構成する第２のｐチャネルトランジ
スタ４１にも、セル電流Ｉｄが流れる。これにより、イ
ンバータ３９に、ｐチャネルトランジスタ３８の特性に
依らないセル電流Ｉｄが流れる。よって、ディレイ回路
１１０により生成される遅延には、メモリセル１００ａ
のばらつき・特性の変動が十分に反映される。
制御回路２６の第３のｐチャネルトランジスタ４２に流
れる。第３のｐチャネルトランジスタ４２との間で、カ
レントミラー回路を構成する第２のｐチャネルトランジ
スタ４１にも、セル電流Ｉｄが流れる。これにより、イ
ンバータ３９に、ｐチャネルトランジスタ３８の特性に
依らないセル電流Ｉｄが流れる。よって、ディレイ回路
１１０により生成される遅延には、メモリセル１００ａ
のばらつき・特性の変動が十分に反映される。
【００４４】次に、図２を参照して、本実施形態の半導
体記憶装置の全体構成を説明する。
体記憶装置の全体構成を説明する。
【００４５】図２は、同期式のＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の
全体構成を示している。ＳＲＡＭ回路は、メモリセルア
レイ１００と、Ｘ系アドレスバッファ１０１と、Ｙ系ア
ドレスバッファ１０２と、クロックバッファ１０３と、
ライトイネーブル制御部１０４と、Ｘ系アドレスラッチ
部１０５と、Ｙ系アドレスラッチ部１０６と、ローデコ
ーダ１０７と、カラムデコーダ１０８と、リード制御部
１０９と、ディレイ回路１１０と、バッファ１１１と、
カラムスイッチおよびプリチャージ部１１２と、センス
アンプ１１３と、ライトバッファ１１４と、Ｉ／Ｏラッ
チ部１１５とを備えている。
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）回路の
全体構成を示している。ＳＲＡＭ回路は、メモリセルア
レイ１００と、Ｘ系アドレスバッファ１０１と、Ｙ系ア
ドレスバッファ１０２と、クロックバッファ１０３と、
ライトイネーブル制御部１０４と、Ｘ系アドレスラッチ
部１０５と、Ｙ系アドレスラッチ部１０６と、ローデコ
ーダ１０７と、カラムデコーダ１０８と、リード制御部
１０９と、ディレイ回路１１０と、バッファ１１１と、
カラムスイッチおよびプリチャージ部１１２と、センス
アンプ１１３と、ライトバッファ１１４と、Ｉ／Ｏラッ
チ部１１５とを備えている。
【００４６】メモリセルアレイ１００には、メモリセル
（図６（ａ）および（ｂ）の符号１００ａ参照）がマト
リクス状に配置されている。Ｘ系アドレスバッファ１０
１には、Ｘ系のアドレス信号Ａｘ０−ｉが入力される。
Ｙ系アドレスバッファ１０２には、Ｙ系のアドレス信号
Ａｙ０−ｊが入力される。Ｘ系、Ｙ系アドレスバッファ
１０１、１０２は、それぞれ入力したＸ系のアドレス信
号Ａｘ０−ｉ、Ｙ系のアドレス信号Ａｙ０−ｊを、真補
の内部アドレス信号に変換する。上記Ｘ系のアドレス信
号Ａｘ０−ｉおよびＹ系のアドレス信号Ａｙｏ−ｊによ
り、メモリセルアレイ１００のメモリセル１００ａが選
択される。
（図６（ａ）および（ｂ）の符号１００ａ参照）がマト
リクス状に配置されている。Ｘ系アドレスバッファ１０
１には、Ｘ系のアドレス信号Ａｘ０−ｉが入力される。
Ｙ系アドレスバッファ１０２には、Ｙ系のアドレス信号
Ａｙ０−ｊが入力される。Ｘ系、Ｙ系アドレスバッファ
１０１、１０２は、それぞれ入力したＸ系のアドレス信
号Ａｘ０−ｉ、Ｙ系のアドレス信号Ａｙ０−ｊを、真補
の内部アドレス信号に変換する。上記Ｘ系のアドレス信
号Ａｘ０−ｉおよびＹ系のアドレス信号Ａｙｏ−ｊによ
り、メモリセルアレイ１００のメモリセル１００ａが選
択される。
【００４７】ライトイネーブル制御部１０４には、メモ
リセル１００ａへのデータ書き込みとメモリセル１００
ａからのデータ読出しを制御するライトイネーブル信号
ＷＥが入力される。ライトイネーブル制御部１０４から
の出力信号は、ライトバッファ１１４およびＩ／Ｏラッ
チ部１１５に出力される。ライトイネーブル制御部１０
４に入力される前のライトイネーブル信号ＷＥは、リー
ド制御部１０９に出力される。
リセル１００ａへのデータ書き込みとメモリセル１００
ａからのデータ読出しを制御するライトイネーブル信号
ＷＥが入力される。ライトイネーブル制御部１０４から
の出力信号は、ライトバッファ１１４およびＩ／Ｏラッ
チ部１１５に出力される。ライトイネーブル制御部１０
４に入力される前のライトイネーブル信号ＷＥは、リー
ド制御部１０９に出力される。
【００４８】上記Ｘ系のアドレス信号Ａｘ０−ｉは、Ｘ
系アドレスバッファ１０１を経て、Ｘ系アドレスラッチ
部１０５にラッチされ、クロックバッファ１０３を経た
クロック信号ＣＬＫに応答して、ローデコーダ１０７に
出力される。ローデコーダ１０７では、Ｘ系のアドレス
信号Ａｘ０−ｉがデコードされる。上記Ｙ系のアドレス
信号Ａｙ０−ｊは、Ｙ系アドレスバッファ１０２を経
て、Ｙ系アドレスラッチ部１０６にラッチされ、クロッ
クバッファ１０３を経たクロック信号ＣＬＫに応答し
て、カラムデコーダ１０８に出力される。カラムデコー
ダ１０８では、Ｙ系のアドレス信号Ａｙ０−ｊがデコー
ドされる。
系アドレスバッファ１０１を経て、Ｘ系アドレスラッチ
部１０５にラッチされ、クロックバッファ１０３を経た
クロック信号ＣＬＫに応答して、ローデコーダ１０７に
出力される。ローデコーダ１０７では、Ｘ系のアドレス
信号Ａｘ０−ｉがデコードされる。上記Ｙ系のアドレス
信号Ａｙ０−ｊは、Ｙ系アドレスバッファ１０２を経
て、Ｙ系アドレスラッチ部１０６にラッチされ、クロッ
クバッファ１０３を経たクロック信号ＣＬＫに応答し
て、カラムデコーダ１０８に出力される。カラムデコー
ダ１０８では、Ｙ系のアドレス信号Ａｙ０−ｊがデコー
ドされる。
【００４９】デコードされたＸ，Ｙ系のアドレス信号に
基づいて、メモリセルアレイ１００のメモリセル１００
ａが選択される。その選択されたメモリセル１００ａか
ら読み出された読出しデータ（ＲＢ、／ＲＢ）は、カラ
ムスイッチ１１２を介して、信号線ＲＢ、／ＲＢに伝達
される。
基づいて、メモリセルアレイ１００のメモリセル１００
ａが選択される。その選択されたメモリセル１００ａか
ら読み出された読出しデータ（ＲＢ、／ＲＢ）は、カラ
ムスイッチ１１２を介して、信号線ＲＢ、／ＲＢに伝達
される。
【００５０】バッファ１１１は、ディレイ回路１１０か
らの出力信号ＯＵＴを波形成形するとともに、出力信号
ＯＵＴに複数のセンスアンプ１１３を駆動するためのド
ライブ能力を付与することにより、センスアンプイネー
ブル信号（ラッチタイミングを示す信号）ＳＥを生成す
る。
らの出力信号ＯＵＴを波形成形するとともに、出力信号
ＯＵＴに複数のセンスアンプ１１３を駆動するためのド
ライブ能力を付与することにより、センスアンプイネー
ブル信号（ラッチタイミングを示す信号）ＳＥを生成す
る。
【００５１】センスアンプ１１３は、バッファ１１１か
ら出力されるセンスアンプイネーブル信号ＳＥに応答し
て、信号線ＲＢ、／ＲＢの読出しデータ（ＲＢ、／Ｒ
Ｂ）をラッチする。センスアンプ１１３に入力された読
出しデータＲＢ、／ＲＢは、増幅されて増幅信号ＳＡ
Ｎ、ＳＡＰ（図３参照）とされて、Ｉ／Ｏラッチ部１１
５を介して外部に出力される。
ら出力されるセンスアンプイネーブル信号ＳＥに応答し
て、信号線ＲＢ、／ＲＢの読出しデータ（ＲＢ、／Ｒ
Ｂ）をラッチする。センスアンプ１１３に入力された読
出しデータＲＢ、／ＲＢは、増幅されて増幅信号ＳＡ
Ｎ、ＳＡＰ（図３参照）とされて、Ｉ／Ｏラッチ部１１
５を介して外部に出力される。
【００５２】本実施形態では、ディレイ回路１１０に工
夫の一つがなされている。クロック信号ＣＬＫがクロッ
クバッファ１０３を経てリード制御部１０９からディレ
イ回路１１０にＩＮ信号として出力されるときのタイミ
ングは、メモリセルアレイ１００のメモリセル１００ａ
が選択されるときのタイミングに合わせてある。すなわ
ち、クロック信号ＣＬＫがリード制御部１０９から出力
されるまでの時間は、Ｘ，Ｙ系のアドレス信号Ａｘ０−
ｉ、Ａｙ０−ｊがそれぞれ、Ｘ，Ｙ系アドレスバッファ
１０１、１０２、およびＸ、Ｙアドレスラッチ部１０
５、１０６を経て、ローデコーダ１０７、カラムデコー
ダ１０８でのデコードが完了するまでのデコード時間
（メモリセル１００ａが選択されるまでの時間）に合わ
せてある。
夫の一つがなされている。クロック信号ＣＬＫがクロッ
クバッファ１０３を経てリード制御部１０９からディレ
イ回路１１０にＩＮ信号として出力されるときのタイミ
ングは、メモリセルアレイ１００のメモリセル１００ａ
が選択されるときのタイミングに合わせてある。すなわ
ち、クロック信号ＣＬＫがリード制御部１０９から出力
されるまでの時間は、Ｘ，Ｙ系のアドレス信号Ａｘ０−
ｉ、Ａｙ０−ｊがそれぞれ、Ｘ，Ｙ系アドレスバッファ
１０１、１０２、およびＸ、Ｙアドレスラッチ部１０
５、１０６を経て、ローデコーダ１０７、カラムデコー
ダ１０８でのデコードが完了するまでのデコード時間
（メモリセル１００ａが選択されるまでの時間）に合わ
せてある。
【００５３】ディレイ回路１１０は、リード制御部１０
９から出力されたＩＮ信号を入力する。ディレイ回路１
１０にて生成される遅延時間（ＩＮ信号を入力してから
ＯＵＴ信号が出力されるまでの時間）は、上記選択され
たメモリセル１００ａからの読出しデータＲＢ、／ＲＢ
が、信号線ＲＢ、／ＲＢに読み出されるまでの、データ
読出し時間に合わされる（このときに、上記遅延時間を
上記データ読出し時間に対して、如何に正確に合わせる
かについては、後述する）。これにより、信号線ＲＢ、
／ＲＢに読み出された読出しデータＲＢ、／ＲＢを、最
適なタイミングでラッチするためのセンスアンプイネー
ブル信号ＳＥが生成されるようになっている。
９から出力されたＩＮ信号を入力する。ディレイ回路１
１０にて生成される遅延時間（ＩＮ信号を入力してから
ＯＵＴ信号が出力されるまでの時間）は、上記選択され
たメモリセル１００ａからの読出しデータＲＢ、／ＲＢ
が、信号線ＲＢ、／ＲＢに読み出されるまでの、データ
読出し時間に合わされる（このときに、上記遅延時間を
上記データ読出し時間に対して、如何に正確に合わせる
かについては、後述する）。これにより、信号線ＲＢ、
／ＲＢに読み出された読出しデータＲＢ、／ＲＢを、最
適なタイミングでラッチするためのセンスアンプイネー
ブル信号ＳＥが生成されるようになっている。
【００５４】図３（ａ）は、ラッチ型センスアンプ１１
３の回路例を示している。図３（ｂ）は、センスアンプ
１１３に入出力される信号の時間的変化を示している。
図３（ａ）および（ｂ）に示されるように、センスアン
プ１１３は、センスアンプイネーブル信号ＳＥに応答し
て、メモリセル１００ａから読み出された読出しデータ
ＲＢ、／ＲＢ（信号線ＲＢ、／ＲＢ上の読出しデータ）
をラッチする。
３の回路例を示している。図３（ｂ）は、センスアンプ
１１３に入出力される信号の時間的変化を示している。
図３（ａ）および（ｂ）に示されるように、センスアン
プ１１３は、センスアンプイネーブル信号ＳＥに応答し
て、メモリセル１００ａから読み出された読出しデータ
ＲＢ、／ＲＢ（信号線ＲＢ、／ＲＢ上の読出しデータ）
をラッチする。
【００５５】センスアンプ１１３は、センスアンプ１１
３に入力されたセンスアンプイネーブル信号ＳＥがハイ
状態のときに、読出しデータＲＢ、／ＲＢをラッチし
て、その読出しデータＲＢ、／ＲＢの微小振幅を増幅し
て、増幅信号ＳＡＮ，ＳＡＰを生成し、出力する。上記
において、センスアンプイネーブル信号ＳＥに含まれる
遅延量を決定するのがディレイ回路１１０である。
３に入力されたセンスアンプイネーブル信号ＳＥがハイ
状態のときに、読出しデータＲＢ、／ＲＢをラッチし
て、その読出しデータＲＢ、／ＲＢの微小振幅を増幅し
て、増幅信号ＳＡＮ，ＳＡＰを生成し、出力する。上記
において、センスアンプイネーブル信号ＳＥに含まれる
遅延量を決定するのがディレイ回路１１０である。
【００５６】図４（ａ）は、ディレイ回路１１０の回路
例を示している。図４（ａ）は、図１を詳細に示したも
のである。図４（ａ）では、図１と異なり、ダミービッ
ト線２５が図中上下方向に示されている。
例を示している。図４（ａ）は、図１を詳細に示したも
のである。図４（ａ）では、図１と異なり、ダミービッ
ト線２５が図中上下方向に示されている。
【００５７】図４（ａ）に示すように、ディレイ回路１
１０は、ｋ個の遅延ブロック２４と、１つのディレイ制
御回路２６とを備えている。遅延ブロック２４は、ダミ
ーセルブロック２７を備えている。
１０は、ｋ個の遅延ブロック２４と、１つのディレイ制
御回路２６とを備えている。遅延ブロック２４は、ダミ
ーセルブロック２７を備えている。
【００５８】図４（ｂ）は、図４（ａ）の遅延ブロック
２４の構成を示している。図４（ｂ）に示すように、ダ
ミーセルブロック２７は、ｎ個のダミーメモリセル３７
と、ｍ個の非選択状態に固定されたダミーメモリセル３
７とが互いに接続された構成とされている。ダミーメモ
リセル３７は、図７（ａ）および（ｂ）に示すように、
ｎチャネルトランジスタ３７ａを備えている。ここで、
上記のｍ個の非選択状態に固定されたダミーメモリセル
３７のｎチャネルトランジスタ（図７（ａ）および
（ｂ）の符号３７ａに相当するトランジスタ）には符号
３７ｂが付されて、上記のｎ個のダミーメモリセル３７
のｎチャネルトランジスタ３７ａと区別される。
２４の構成を示している。図４（ｂ）に示すように、ダ
ミーセルブロック２７は、ｎ個のダミーメモリセル３７
と、ｍ個の非選択状態に固定されたダミーメモリセル３
７とが互いに接続された構成とされている。ダミーメモ
リセル３７は、図７（ａ）および（ｂ）に示すように、
ｎチャネルトランジスタ３７ａを備えている。ここで、
上記のｍ個の非選択状態に固定されたダミーメモリセル
３７のｎチャネルトランジスタ（図７（ａ）および
（ｂ）の符号３７ａに相当するトランジスタ）には符号
３７ｂが付されて、上記のｎ個のダミーメモリセル３７
のｎチャネルトランジスタ３７ａと区別される。
【００５９】遅延ブロック２４では、インバータ３９が
遅延素子として用いられる。インバータ３９は、そのプ
ルダウントランジスタとして、上記のｎチャネルトラン
ジスタ３７ａが用いられる。インバータ３９のプルアッ
プトランジスタとして機能するｐチャネルトランジスタ
を符号３８で示す。複数のインバータ３９は、互いに、
ダミービット線２５で接続されている。
遅延素子として用いられる。インバータ３９は、そのプ
ルダウントランジスタとして、上記のｎチャネルトラン
ジスタ３７ａが用いられる。インバータ３９のプルアッ
プトランジスタとして機能するｐチャネルトランジスタ
を符号３８で示す。複数のインバータ３９は、互いに、
ダミービット線２５で接続されている。
【００６０】複数のインバータ３９を構成する、ｎチャ
ネルトランジスタ３７ａおよびｐチャネルトランジスタ
３８のそれぞれのゲートには、メモリ読出し信号（上記
リード制御部１０９からの出力信号）ＩＮが入力され
る。
ネルトランジスタ３７ａおよびｐチャネルトランジスタ
３８のそれぞれのゲートには、メモリ読出し信号（上記
リード制御部１０９からの出力信号）ＩＮが入力され
る。
【００６１】メモリ読出し信号ＩＮは、前述した通り、
Ｘ、Ｙ系の各アドレス信号Ａｘ０−ｉ、Ａｙ０−ｊがデ
コードされ、メモリセルアレイ１００のメモリセル１０
０ａ（のワード線）が選択される（読み出される）とき
の信号と、そのタイミングにおいて等価である（図６
（ａ）および（ｂ）の符号ＩＮ参照）。メモリ読出し信
号ＩＮは、複数のインバータ３９のそれぞれにより、段
々に遅延されて、センスアンプイネーブル信号ＳＥを生
成するためのＯＵＴ信号として、出力される。
Ｘ、Ｙ系の各アドレス信号Ａｘ０−ｉ、Ａｙ０−ｊがデ
コードされ、メモリセルアレイ１００のメモリセル１０
０ａ（のワード線）が選択される（読み出される）とき
の信号と、そのタイミングにおいて等価である（図６
（ａ）および（ｂ）の符号ＩＮ参照）。メモリ読出し信
号ＩＮは、複数のインバータ３９のそれぞれにより、段
々に遅延されて、センスアンプイネーブル信号ＳＥを生
成するためのＯＵＴ信号として、出力される。
【００６２】ディレイ回路１１０により出力されるＯＵ
Ｔ信号（またはセンスアンプイネーブル信号ＳＥ）が出
力される時間（ディレイ回路１１０の遅延時間）は、メ
モリセルアレイ１００の複数のメモリセル１００ａのう
ち、一番遅く選択されて読み出される（最も遠い）メモ
リセル１００ａの、読出し時間（ビット線対ｂｔ、／ｂ
ｔに所定の（数十ｍＶの）差電位（ＲＢ、／ＲＢ）が生
じる時間）と同じになるように設定される。
Ｔ信号（またはセンスアンプイネーブル信号ＳＥ）が出
力される時間（ディレイ回路１１０の遅延時間）は、メ
モリセルアレイ１００の複数のメモリセル１００ａのう
ち、一番遅く選択されて読み出される（最も遠い）メモ
リセル１００ａの、読出し時間（ビット線対ｂｔ、／ｂ
ｔに所定の（数十ｍＶの）差電位（ＲＢ、／ＲＢ）が生
じる時間）と同じになるように設定される。
【００６３】ｎチャネルトランジスタ３７ａは、メモリ
セル１００ａのトランスファーゲート２０５（ｎＭＯＳ
トランジスタ）と、同一のパターンのｎＭＯＳトランジ
スタが用いられている。ディレイ回路１１０において、
メモリセル１００ａの特性のばらつき・変動がそのまま
反映されるようにするためである。
セル１００ａのトランスファーゲート２０５（ｎＭＯＳ
トランジスタ）と、同一のパターンのｎＭＯＳトランジ
スタが用いられている。ディレイ回路１１０において、
メモリセル１００ａの特性のばらつき・変動がそのまま
反映されるようにするためである。
【００６４】ここで、ｎチャネルトランジスタ３７ａ
は、周辺ロジック部で使用されるｎＭＯＳトランジスタ
とは、その能力が異なるように形成されている。すなわ
ち、ｎチャネルトランジスタ３７ａは、周辺ロジック部
のｎＭＯＳトランジスタに比べて、その形状が複雑であ
り、ゲート幅（Ｗ）が極小であり、スレッショルド電圧
Ｖｔが異なる値に設定されている。
は、周辺ロジック部で使用されるｎＭＯＳトランジスタ
とは、その能力が異なるように形成されている。すなわ
ち、ｎチャネルトランジスタ３７ａは、周辺ロジック部
のｎＭＯＳトランジスタに比べて、その形状が複雑であ
り、ゲート幅（Ｗ）が極小であり、スレッショルド電圧
Ｖｔが異なる値に設定されている。
【００６５】図４（ａ）において、遅延ブロック２４に
は、図４（ｂ）に示される非選択状態に固定された（メ
モリ読出し信号ＩＮが常に入力されない）、ｍ個のｎチ
ャネルトランジスタ（メモリセル）３７ｂが接続されて
いる。これらのｎチャネルトランジスタ３７ｂは、負荷
として機能する。
は、図４（ｂ）に示される非選択状態に固定された（メ
モリ読出し信号ＩＮが常に入力されない）、ｍ個のｎチ
ャネルトランジスタ（メモリセル）３７ｂが接続されて
いる。これらのｎチャネルトランジスタ３７ｂは、負荷
として機能する。
【００６６】インバータ３９のｐチャネルトランジスタ
３８には、第２のｐチャネルトランジスタ４１が接続さ
れている。第２のｐチャネルトランジスタ４１と、ディ
レイ制御回路２６の第３のｐチャネルトランジスタ４２
とは、カレントミラー構成にされている。
３８には、第２のｐチャネルトランジスタ４１が接続さ
れている。第２のｐチャネルトランジスタ４１と、ディ
レイ制御回路２６の第３のｐチャネルトランジスタ４２
とは、カレントミラー構成にされている。
【００６７】図５（ａ）は、ディレイ制御回路２６の構
成例を示したものである。ディレイ制御回路２６は、第
３のｐチャネルトランジスタ４２と、第２のｎチャネル
トランジスタ４４とを備えている。
成例を示したものである。ディレイ制御回路２６は、第
３のｐチャネルトランジスタ４２と、第２のｎチャネル
トランジスタ４４とを備えている。
【００６８】図５（ａ）および図４（ａ）に示すよう
に、第３のｐチャネルトランジスタ４２は、ノードｐｇ
を介して第２のｐチャネルトランジスタ４１にカレント
ミラー接続されている。第２のｎチャネルトランジスタ
４４は、メモリセル１００ａのｎチャネルトランスファ
ーゲート２０５（ｎチャネルトランジスタ３７ａ）と同
じ形状を有しており、上記トランスファーゲート２０５
の特性のばらつき・変動がそのまま反映されるようにな
っている。
に、第３のｐチャネルトランジスタ４２は、ノードｐｇ
を介して第２のｐチャネルトランジスタ４１にカレント
ミラー接続されている。第２のｎチャネルトランジスタ
４４は、メモリセル１００ａのｎチャネルトランスファ
ーゲート２０５（ｎチャネルトランジスタ３７ａ）と同
じ形状を有しており、上記トランスファーゲート２０５
の特性のばらつき・変動がそのまま反映されるようにな
っている。
【００６９】第２のｎチャネルトランジスタ４４のゲー
トには、電源電圧Ｖｃｃが接続され（ノードＮｇ）、第
２のｎチャネルトランジスタ４４には常時、オン電流
（メモリセル１００ａのトランスファーゲート２０５の
セル電流と同一の電流）Ｉｄが流れている。第２のｎチ
ャネルトランジスタ４４にセル電流Ｉｄが流れること
で、第３のｐチャネルトランジスタ４２に一定電流Ｉｄ
が流れる。さらに、第３のｐチャネルトランジスタ４２
と第２のｐチャネルトランジスタ４１はカレントミラー
回路であるから、第２のｐチャネルトランジスタ４１に
は、セル電流Ｉｄが流れる。これにより、ｐチャネルト
ランジスタ３８には、第２のｐチャネルトランジスタ４
１の特性に依らない電流が流れ、ｐチャネルトランジス
タ３８に流れる電流は、セル電流Ｉｄを直流的にモニタ
ーするディレイ制御回路２６（ノードｐｇ）によってス
タティックに制御される。
トには、電源電圧Ｖｃｃが接続され（ノードＮｇ）、第
２のｎチャネルトランジスタ４４には常時、オン電流
（メモリセル１００ａのトランスファーゲート２０５の
セル電流と同一の電流）Ｉｄが流れている。第２のｎチ
ャネルトランジスタ４４にセル電流Ｉｄが流れること
で、第３のｐチャネルトランジスタ４２に一定電流Ｉｄ
が流れる。さらに、第３のｐチャネルトランジスタ４２
と第２のｐチャネルトランジスタ４１はカレントミラー
回路であるから、第２のｐチャネルトランジスタ４１に
は、セル電流Ｉｄが流れる。これにより、ｐチャネルト
ランジスタ３８には、第２のｐチャネルトランジスタ４
１の特性に依らない電流が流れ、ｐチャネルトランジス
タ３８に流れる電流は、セル電流Ｉｄを直流的にモニタ
ーするディレイ制御回路２６（ノードｐｇ）によってス
タティックに制御される。
【００７０】図５（ｂ）は、ディレイ制御回路２６の第
２のｎチャネルトランジスタ４４として、図７（ａ）、
（ｂ）および（ｃ）に示されるダミーメモリセル３７の
ｎチャネルトランジスタ３７ａがそのまま利用されてい
る例を示している。図５（ｃ）は、ディレイ制御回路２
６の第２のｎチャネルトランジスタ４４として、図８
（ａ）、（ｂ）および（ｃ）に示されるダミーメモリセ
ル３７Ｅのｎチャネルトランジスタ３７ａがそのまま利
用されている例を示している。
２のｎチャネルトランジスタ４４として、図７（ａ）、
（ｂ）および（ｃ）に示されるダミーメモリセル３７の
ｎチャネルトランジスタ３７ａがそのまま利用されてい
る例を示している。図５（ｃ）は、ディレイ制御回路２
６の第２のｎチャネルトランジスタ４４として、図８
（ａ）、（ｂ）および（ｃ）に示されるダミーメモリセ
ル３７Ｅのｎチャネルトランジスタ３７ａがそのまま利
用されている例を示している。
【００７１】次に、メモリセル１００ａの動作を説明す
る。非読出し時には、メモリ読出し信号ＩＮがローレベ
ルにあり、トランスファーゲート２０５、２０６はオフ
状態で、フリップフロップ回路２０１、２０２、２０
３、２０４は、ビット線対ｂｔ、／ｂｔから分離されて
いる。読出し時には、ビット線対ｂｔ、／ｂｔは、プリ
チャージ部１１２により予め設定された電位にプリチャ
ージされている。メモリ読出し信号ＩＮがハイレベルに
なると、トランスファーゲート２０５、２０６がオン状
態となり、フリップフロップ回路２０１、２０２、２０
３、２０４と、ビット線対ｂｔ、／ｂｔとが接続され
る。情報保持トランジスタ２０３がオンの場合、情報保
持トランジスタ２０３は、トランスファーゲート２０５
を介してビット線ｂｔ（のセルノード７１）から電流を
引き込むが、情報保持トランジスタ２０４はオフ状態で
あるためビット線／ｂｔには電流変化が生じない。この
ビット線対ｂｔ、／ｂｔの差電流は、上記信号線ＲＢ，
／ＲＢを介して読出しデータＲＢ，／ＲＢとして、セン
スアンプ１１３で検出、増幅される。
る。非読出し時には、メモリ読出し信号ＩＮがローレベ
ルにあり、トランスファーゲート２０５、２０６はオフ
状態で、フリップフロップ回路２０１、２０２、２０
３、２０４は、ビット線対ｂｔ、／ｂｔから分離されて
いる。読出し時には、ビット線対ｂｔ、／ｂｔは、プリ
チャージ部１１２により予め設定された電位にプリチャ
ージされている。メモリ読出し信号ＩＮがハイレベルに
なると、トランスファーゲート２０５、２０６がオン状
態となり、フリップフロップ回路２０１、２０２、２０
３、２０４と、ビット線対ｂｔ、／ｂｔとが接続され
る。情報保持トランジスタ２０３がオンの場合、情報保
持トランジスタ２０３は、トランスファーゲート２０５
を介してビット線ｂｔ（のセルノード７１）から電流を
引き込むが、情報保持トランジスタ２０４はオフ状態で
あるためビット線／ｂｔには電流変化が生じない。この
ビット線対ｂｔ、／ｂｔの差電流は、上記信号線ＲＢ，
／ＲＢを介して読出しデータＲＢ，／ＲＢとして、セン
スアンプ１１３で検出、増幅される。
【００７２】図７（ａ）、（ｂ）は、図４（ａ）で示し
たダミーセルブロック２７に含まれるｎ個のダミーメモ
リセル３７のそれぞれを示している。図７（ｃ）は、図
７（ｂ）のうち丸で囲まれた範囲の等価回路を示してい
る。
たダミーセルブロック２７に含まれるｎ個のダミーメモ
リセル３７のそれぞれを示している。図７（ｃ）は、図
７（ｂ）のうち丸で囲まれた範囲の等価回路を示してい
る。
【００７３】図６（ａ）、（ｂ）および図７（ａ）、
（ｂ）に示すように、ダミーメモリセル３７は、基本的
には、メモリセル１００ａと同じものが用いられる。メ
モリセル１００ａの特性を可能な限り、ダミーメモリセ
ル３７に反映させるためである。
（ｂ）に示すように、ダミーメモリセル３７は、基本的
には、メモリセル１００ａと同じものが用いられる。メ
モリセル１００ａの特性を可能な限り、ダミーメモリセ
ル３７に反映させるためである。
【００７４】図１および図７（ｂ）に示すように、イン
バータ３９では、ダミーメモリセル３７を構成する６つ
のトランジスタのうちの１つのトランスファーゲート
（２０５）を、プルダウントランジスタ（ｎチャネルト
ランジスタ）３７ａとして用いている。ダミーメモリセ
ル３７では、トランスファーゲート２０５（３７ａ）を
インバータ３９のプルダウントランジスタとして用いる
ために、トランスファーゲート２０５（３７ａ）におけ
るセルノード７１と対向側のノード８１が接地されてい
る。
バータ３９では、ダミーメモリセル３７を構成する６つ
のトランジスタのうちの１つのトランスファーゲート
（２０５）を、プルダウントランジスタ（ｎチャネルト
ランジスタ）３７ａとして用いている。ダミーメモリセ
ル３７では、トランスファーゲート２０５（３７ａ）を
インバータ３９のプルダウントランジスタとして用いる
ために、トランスファーゲート２０５（３７ａ）におけ
るセルノード７１と対向側のノード８１が接地されてい
る。
【００７５】図８（ａ）および（ｂ）は、ダミーメモリ
セル３７の変形例であるダミーメモリセル３７Ｅの回路
構成を示している。図８（ｃ）は、図８（ｂ）のうち丸
で囲まれた範囲の等価回路を示している。
セル３７の変形例であるダミーメモリセル３７Ｅの回路
構成を示している。図８（ｃ）は、図８（ｂ）のうち丸
で囲まれた範囲の等価回路を示している。
【００７６】ダミーメモリセル３７Ｅでは、インバータ
３９のプルダウントランジスタ３７ａのノード８１が直
接接地されるのではなく、情報保持トランジスタ２０３
を介して接地されている。情報保持トランジスタ２０３
のゲートには、電圧ＶＤＤが印加される。プルダウント
ランジスタ３７ａのノード８１に、情報保持トランジス
タ２０３が接続されている場合にも、その電位が固定さ
れる点で、図７（ｂ）および（ｃ）の構成と同じであ
る。
３９のプルダウントランジスタ３７ａのノード８１が直
接接地されるのではなく、情報保持トランジスタ２０３
を介して接地されている。情報保持トランジスタ２０３
のゲートには、電圧ＶＤＤが印加される。プルダウント
ランジスタ３７ａのノード８１に、情報保持トランジス
タ２０３が接続されている場合にも、その電位が固定さ
れる点で、図７（ｂ）および（ｃ）の構成と同じであ
る。
【００７７】図１０は、ディレイ回路１１０の第１の実
施形態を示す図である。図１０は、前述した図１の構成
と同じである。図１では、遅延ブロック２４が３段であ
るのに対して、図１０では、４段の遅延ブロック２４が
設けられている（インバータ３９Ａ〜３９Ｄ参照）。
施形態を示す図である。図１０は、前述した図１の構成
と同じである。図１では、遅延ブロック２４が３段であ
るのに対して、図１０では、４段の遅延ブロック２４が
設けられている（インバータ３９Ａ〜３９Ｄ参照）。
【００７８】図１０において、ＰチャネルＭＯＳトラン
ジスタＰ１〜Ｐ９がオンするときに、オン電流が制限さ
れないように、ＰＭＯＳチャネルトランジスタＰ１〜Ｐ
９のそれぞれのトランジスタサイズ（オン電流）の関係
は、以下のようにされる。 Ｐ１（＝Ｐ２＝Ｐ３＝Ｐ４＝Ｐ９）＜Ｐ５（＝Ｐ６＝Ｐ
７＝Ｐ８）．
ジスタＰ１〜Ｐ９がオンするときに、オン電流が制限さ
れないように、ＰＭＯＳチャネルトランジスタＰ１〜Ｐ
９のそれぞれのトランジスタサイズ（オン電流）の関係
は、以下のようにされる。 Ｐ１（＝Ｐ２＝Ｐ３＝Ｐ４＝Ｐ９）＜Ｐ５（＝Ｐ６＝Ｐ
７＝Ｐ８）．
【００７９】図９は、図１０に示したディレイ回路１１
０についてのシミュレーション波形を示す図である。図
１０に示すように、ディレイ回路１１０は、遅延ブロッ
ク２４が４段（ｋ＝４）設けられている。４段の遅延ブ
ロック２４におけるそれぞれのインバータ３９Ａ〜３９
Ｄからの出力信号をそれぞれ、符号ｂ１、ｂ２、ｂ３、
ｂ４で示す。符号ＳＥは、ｂ４信号（図１におけるＯＵ
Ｔ信号）が、バッファ１１１を経ることで生成される上
記センスアンプイネーブル信号ＳＥを示している。符号
ＩＮは、リード制御部１０９からの出力信号（メモリ読
出し信号ＩＮ）を示している。
０についてのシミュレーション波形を示す図である。図
１０に示すように、ディレイ回路１１０は、遅延ブロッ
ク２４が４段（ｋ＝４）設けられている。４段の遅延ブ
ロック２４におけるそれぞれのインバータ３９Ａ〜３９
Ｄからの出力信号をそれぞれ、符号ｂ１、ｂ２、ｂ３、
ｂ４で示す。符号ＳＥは、ｂ４信号（図１におけるＯＵ
Ｔ信号）が、バッファ１１１を経ることで生成される上
記センスアンプイネーブル信号ＳＥを示している。符号
ＩＮは、リード制御部１０９からの出力信号（メモリ読
出し信号ＩＮ）を示している。
【００８０】図９に示すように、メモリ読出し信号ＩＮ
がロー状態からハイ状態に立ち上がると、ｂ１信号がロ
ー状態となる（インバート）。このとき、ｂ１信号がロ
ー状態に立ち下がるときの傾き（スピード）は、初段の
インバータ３９Ａのプルダウントランジスタ３７ａの駆
動能力で決定される。同様に、ｂ３信号がロー状態に立
ち下がるときの傾きは、３段目のインバータ３９Ｃのプ
ルダウントランジスタ３７ａの駆動能力で決定される。
がロー状態からハイ状態に立ち上がると、ｂ１信号がロ
ー状態となる（インバート）。このとき、ｂ１信号がロ
ー状態に立ち下がるときの傾き（スピード）は、初段の
インバータ３９Ａのプルダウントランジスタ３７ａの駆
動能力で決定される。同様に、ｂ３信号がロー状態に立
ち下がるときの傾きは、３段目のインバータ３９Ｃのプ
ルダウントランジスタ３７ａの駆動能力で決定される。
【００８１】ここで、本実施形態では、プルダウントラ
ンジスタであるｎチャネルトランジスタ３７ａは、メモ
リセル１００ａの能力を決定するトランスファーゲート
２０５と同じ形状にされている（図６（ｂ）、図７
（ｂ）、（ｃ）参照）ため、ｂ１信号、ｂ３信号の出力
タイミングに、メモリセル１００ａの特性がそのまま反
映され（特性の変動に追従する）る。よって、ディレイ
回路１１０の前述した、本来の目的が達成される。
ンジスタであるｎチャネルトランジスタ３７ａは、メモ
リセル１００ａの能力を決定するトランスファーゲート
２０５と同じ形状にされている（図６（ｂ）、図７
（ｂ）、（ｃ）参照）ため、ｂ１信号、ｂ３信号の出力
タイミングに、メモリセル１００ａの特性がそのまま反
映され（特性の変動に追従する）る。よって、ディレイ
回路１１０の前述した、本来の目的が達成される。
【００８２】上記ロー状態のｂ１信号を受けて、ｂ２信
号がハイ状態となる。このとき、ｂ２信号がハイ状態に
立ち上がるときの傾きは、２段目のインバータ３９Ｂの
プルアップトランジスタＰ６（３８）の駆動能力で決定
される。同様に、ｂ４信号がハイ状態に立ち上がるとき
の傾きは、４段目のインバータ３９Ｄのプルアップトラ
ンジスタＰ８（３８）の駆動能力で決定される。
号がハイ状態となる。このとき、ｂ２信号がハイ状態に
立ち上がるときの傾きは、２段目のインバータ３９Ｂの
プルアップトランジスタＰ６（３８）の駆動能力で決定
される。同様に、ｂ４信号がハイ状態に立ち上がるとき
の傾きは、４段目のインバータ３９Ｄのプルアップトラ
ンジスタＰ８（３８）の駆動能力で決定される。
【００８３】ここで、本実施形態では、ｂ２信号、ｂ４
信号が出力される時間（ｂ２信号、ｂ４信号が立ち上が
るときの傾き）を決めるプルアップトランジスタＰ６
（３８），Ｐ８（３８）の駆動能力がディレイ制御回路
２６（カレントミラー回路および第２のｎチャネルトラ
ンジスタ４４）により制御されている。このときの制御
は、前述したように、メモリセル１００ａの特性がその
まま反映されるように行われている。よって、ｂ２信
号、ｂ４信号（ディレイ回路１１０からの出力信号ＯＵ
Ｔ）、（さらにはセンスアンプイネーブル信号ＳＥ）の
出力タイミングに、メモリセル１００ａの特性がそのま
ま反映され、ディレイ回路１１０の本来の目的が達成さ
れる。
信号が出力される時間（ｂ２信号、ｂ４信号が立ち上が
るときの傾き）を決めるプルアップトランジスタＰ６
（３８），Ｐ８（３８）の駆動能力がディレイ制御回路
２６（カレントミラー回路および第２のｎチャネルトラ
ンジスタ４４）により制御されている。このときの制御
は、前述したように、メモリセル１００ａの特性がその
まま反映されるように行われている。よって、ｂ２信
号、ｂ４信号（ディレイ回路１１０からの出力信号ＯＵ
Ｔ）、（さらにはセンスアンプイネーブル信号ＳＥ）の
出力タイミングに、メモリセル１００ａの特性がそのま
ま反映され、ディレイ回路１１０の本来の目的が達成さ
れる。
【００８４】半導体記憶装置では、センスアンプ１１３
が読出しデータＲＢ、／ＲＢをラッチするときのタイミ
ングを決定する、ハイ状態のセンスアンプイネーブル信
号ＳＥを最適なタイミングで出力することが重要であ
る。すなわち、センスアンプイネーブル信号ＳＥがハイ
状態になるときのタイミングの方が、ロー状態になると
きのタイミングに比べて重要度が高い。
が読出しデータＲＢ、／ＲＢをラッチするときのタイミ
ングを決定する、ハイ状態のセンスアンプイネーブル信
号ＳＥを最適なタイミングで出力することが重要であ
る。すなわち、センスアンプイネーブル信号ＳＥがハイ
状態になるときのタイミングの方が、ロー状態になると
きのタイミングに比べて重要度が高い。
【００８５】前述したように、ディレイ回路１１０によ
り出力されるＯＵＴ信号（またはセンスアンプイネーブ
ル信号ＳＥ）が出力される時間は、一番遅く選択されて
読み出される（最も遠い）メモリセル１００ａの、読出
し時間（ビット線対ｂｔ、／ｂｔに所定の（数十ｍＶ
の）差電位（ＲＢ、／ＲＢ）が生じる時間）と同じにな
るように設定される。
り出力されるＯＵＴ信号（またはセンスアンプイネーブ
ル信号ＳＥ）が出力される時間は、一番遅く選択されて
読み出される（最も遠い）メモリセル１００ａの、読出
し時間（ビット線対ｂｔ、／ｂｔに所定の（数十ｍＶ
の）差電位（ＲＢ、／ＲＢ）が生じる時間）と同じにな
るように設定される。
【００８６】ここで、メモリセルアレイ１００における
実際のビット線対ｂｔ、／ｂｔの長さは、長いため、デ
ィレイ回路１１０のダミービット線２５の長さをその長
さと同等にはしない。ダミービット線２５があまり長い
と、ＯＵＴ信号として出力されるときの電圧が低過ぎて
センスアンプイネーブル信号ＳＥをデジタル信号とする
ことができないからである。そこで、本実施形態では、
図４（ａ）および（ｂ）に示すように、配線遅延ではな
く、インバータ３９の段数により遅延量が調整可能であ
る論理遅延として対処している。複数（ここではｎ個）
のインバータ３９に同時にＩＮ信号を入力・駆動してダ
ミービット線２５に出力される電流を大きくすること
で、ＯＵＴ信号がデジタル信号とされることが可能な程
度に急峻に立ち上がるようにしている。
実際のビット線対ｂｔ、／ｂｔの長さは、長いため、デ
ィレイ回路１１０のダミービット線２５の長さをその長
さと同等にはしない。ダミービット線２５があまり長い
と、ＯＵＴ信号として出力されるときの電圧が低過ぎて
センスアンプイネーブル信号ＳＥをデジタル信号とする
ことができないからである。そこで、本実施形態では、
図４（ａ）および（ｂ）に示すように、配線遅延ではな
く、インバータ３９の段数により遅延量が調整可能であ
る論理遅延として対処している。複数（ここではｎ個）
のインバータ３９に同時にＩＮ信号を入力・駆動してダ
ミービット線２５に出力される電流を大きくすること
で、ＯＵＴ信号がデジタル信号とされることが可能な程
度に急峻に立ち上がるようにしている。
【００８７】また、ダミービット線２５がｋ個に分割さ
れる（図１０のｋ＝４のケースでは、ｂ１、ｂ２、ｂ
３、ｂ４）ことで、ｋ個のそれぞれの第２のｐチャネル
トランジスタ４１（ｐ１、ｐ２、ｐ３、ｐ４）を通じ
て、ディレイ制御回路２６によりｎチャネルトランジス
タ３７ａに流れる電流が、実際のトランスファーゲート
２０５に流れる電流と同じになるように制御される。し
たがって、ダミービット線２５がｋ個に分割された分、
メモリセル１００ａの状態を、より正確にディレイ回路
１１０の遅延量に反映させることができる。
れる（図１０のｋ＝４のケースでは、ｂ１、ｂ２、ｂ
３、ｂ４）ことで、ｋ個のそれぞれの第２のｐチャネル
トランジスタ４１（ｐ１、ｐ２、ｐ３、ｐ４）を通じ
て、ディレイ制御回路２６によりｎチャネルトランジス
タ３７ａに流れる電流が、実際のトランスファーゲート
２０５に流れる電流と同じになるように制御される。し
たがって、ダミービット線２５がｋ個に分割された分、
メモリセル１００ａの状態を、より正確にディレイ回路
１１０の遅延量に反映させることができる。
【００８８】このとき、メモリセルアレイ１００の実際
の長いビット線ｂｔ、／ｂｔには、容量や抵抗が反映し
た遅延が付加される。この点に関し、本実施形態では、
遅延ブロック２４の段数ｋに加えて、遅延ブロック２４
に含まれる、メモリ読出し信号ＩＮが入力されるダミー
メモリセル３７の個数ｎと、非選択に固定され負荷とし
て用いられるダミーメモリセル３７の個数ｍを適宜可変
に設定することにより、メモリセルアレイ１００の実際
の長いビット線ｂｔ、／ｂｔに付加される遅延を等価的
に生成することができる。
の長いビット線ｂｔ、／ｂｔには、容量や抵抗が反映し
た遅延が付加される。この点に関し、本実施形態では、
遅延ブロック２４の段数ｋに加えて、遅延ブロック２４
に含まれる、メモリ読出し信号ＩＮが入力されるダミー
メモリセル３７の個数ｎと、非選択に固定され負荷とし
て用いられるダミーメモリセル３７の個数ｍを適宜可変
に設定することにより、メモリセルアレイ１００の実際
の長いビット線ｂｔ、／ｂｔに付加される遅延を等価的
に生成することができる。
【００８９】図１１は、ディレイ回路１１０の第２の実
施形態を示す図である。図１１に示すディレイ回路１１
０は、ディレイ制御回路２６に、第４のｐチャネルトラ
ンジスタ４３（Ｐ１０）が追加されている。第４のｐチ
ャネルトランジスタ４３（Ｐ１０）は、ｐチャネルトラ
ンジスタ３８（Ｐ８）（＝Ｐ５＝Ｐ６＝Ｐ７）と同じト
ランジスタサイズ（等価）のトランジスタが用いられ
る。前述のように、図１０に示す第１実施形態でも、第
３のｐチャネルトランジスタ４２（Ｐ９）＝第２のｐチ
ャネルトランジスタ４１（Ｐ４）（＝Ｐ１＝Ｐ２＝Ｐ
３）のカレントミラー構成にあるが、さらにＰ８＝Ｐ１
０とすることでカレントミラーの精度が上がる。
施形態を示す図である。図１１に示すディレイ回路１１
０は、ディレイ制御回路２６に、第４のｐチャネルトラ
ンジスタ４３（Ｐ１０）が追加されている。第４のｐチ
ャネルトランジスタ４３（Ｐ１０）は、ｐチャネルトラ
ンジスタ３８（Ｐ８）（＝Ｐ５＝Ｐ６＝Ｐ７）と同じト
ランジスタサイズ（等価）のトランジスタが用いられ
る。前述のように、図１０に示す第１実施形態でも、第
３のｐチャネルトランジスタ４２（Ｐ９）＝第２のｐチ
ャネルトランジスタ４１（Ｐ４）（＝Ｐ１＝Ｐ２＝Ｐ
３）のカレントミラー構成にあるが、さらにＰ８＝Ｐ１
０とすることでカレントミラーの精度が上がる。
【００９０】図１２は、ディレイ回路１１０の第３の実
施形態を示す図である。図１２に示すディレイ回路１１
０は、ディレイ制御回路２６に、第４のｐチャネルトラ
ンジスタ４３が追加されている。第４のｐチャネルトラ
ンジスタ４３は、そのゲートレベル（ｐｇ）が操作され
ることにより、第３のｐチャネルトランジスタ４２およ
び第２のｐチャネルトランジスタ４１に流れる電流値が
変わり、ｐチャネルトランジスタ３８の制御の微調整が
行われる。
施形態を示す図である。図１２に示すディレイ回路１１
０は、ディレイ制御回路２６に、第４のｐチャネルトラ
ンジスタ４３が追加されている。第４のｐチャネルトラ
ンジスタ４３は、そのゲートレベル（ｐｇ）が操作され
ることにより、第３のｐチャネルトランジスタ４２およ
び第２のｐチャネルトランジスタ４１に流れる電流値が
変わり、ｐチャネルトランジスタ３８の制御の微調整が
行われる。
【００９１】図１３は、ディレイ回路１１０の第４の実
施形態を示す図である。第４の実施形態は、図１０に示
した複数の（ｋ個の）第２のｐチャネルトランジスタ４
１（Ｐ１〜Ｐ４）に代えて、１つのｐチャネルトランジ
スタ４１Ｅがｋ個のｐチャネルトランジスタ（プルアッ
プトランジスタ）３８に対して共通に接続されたもので
ある。
施形態を示す図である。第４の実施形態は、図１０に示
した複数の（ｋ個の）第２のｐチャネルトランジスタ４
１（Ｐ１〜Ｐ４）に代えて、１つのｐチャネルトランジ
スタ４１Ｅがｋ個のｐチャネルトランジスタ（プルアッ
プトランジスタ）３８に対して共通に接続されたもので
ある。
【００９２】図１４は、ディレイ回路１１０の第５の実
施形態を示す図である。第５の実施形態は、図１１に示
した複数の（ｋ個の）第２のｐチャネルトランジスタ４
１（Ｐ１〜Ｐ４）に代えて、１つのｐチャネルトランジ
スタ４１Ｅがｋ個のｐチャネルトランジスタ（プルアッ
プトランジスタ）３８に対して共通に接続されたもので
ある。
施形態を示す図である。第５の実施形態は、図１１に示
した複数の（ｋ個の）第２のｐチャネルトランジスタ４
１（Ｐ１〜Ｐ４）に代えて、１つのｐチャネルトランジ
スタ４１Ｅがｋ個のｐチャネルトランジスタ（プルアッ
プトランジスタ）３８に対して共通に接続されたもので
ある。
【００９３】図１５は、ディレイ回路１１０の第６の実
施形態を示す図である。第６の実施形態は、図１２に示
した複数の（ｋ個の）第２のｐチャネルトランジスタ４
１（Ｐ１〜Ｐ４）に代えて、１つのｐチャネルトランジ
スタ４１Ｅがｋ個のｐチャネルトランジスタ（プルアッ
プトランジスタ）３８に対して共通に接続されたもので
ある。
施形態を示す図である。第６の実施形態は、図１２に示
した複数の（ｋ個の）第２のｐチャネルトランジスタ４
１（Ｐ１〜Ｐ４）に代えて、１つのｐチャネルトランジ
スタ４１Ｅがｋ個のｐチャネルトランジスタ（プルアッ
プトランジスタ）３８に対して共通に接続されたもので
ある。
【００９４】図１６（ａ）および（ｂ）は、本実施形態
の効果を示している。従来のものであると、インバータ
３９のｐチャネルトランジスタ（プルアップトランジス
タ）３８のスレッショルド電圧Ｖｔｐが変動すると（Δ
Ｖｔｐはその変動量を示す）、センスアンプイネーブル
信号ＳＥによりラッチしたときのビット線対ｂｔ、／ｂ
ｔの差電位（ＲＢ、／ＲＢの差電位）ΔＶが変動してい
た。すなわち、センスアンプイネーブル信号ＳＥは、ｐ
チャネルトランジスタのスレッショルド電圧Ｖｔｐに依
存して変動し、誤ラッチやアクセス時間の遅れの原因と
なっていた。
の効果を示している。従来のものであると、インバータ
３９のｐチャネルトランジスタ（プルアップトランジス
タ）３８のスレッショルド電圧Ｖｔｐが変動すると（Δ
Ｖｔｐはその変動量を示す）、センスアンプイネーブル
信号ＳＥによりラッチしたときのビット線対ｂｔ、／ｂ
ｔの差電位（ＲＢ、／ＲＢの差電位）ΔＶが変動してい
た。すなわち、センスアンプイネーブル信号ＳＥは、ｐ
チャネルトランジスタのスレッショルド電圧Ｖｔｐに依
存して変動し、誤ラッチやアクセス時間の遅れの原因と
なっていた。
【００９５】これに対して、本実施形態によれば、ｐチ
ャネルトランジスタのスレッショルド電圧Ｖｔｐが変動
しても、センスアンプイネーブル信号ＳＥによるラッチ
タイミングは変動しない。スレッショルド電圧Ｖｔｐが
下がると、ｐチャネルトランジスタ３８の能力が上がっ
て、インバータ３９の出力信号がハイになるときの変化
（図９のｂ２信号、ｂ４信号参照）が速く（傾きが急峻
に）なる（遅延量が小さくなる）。本実施形態では、デ
ィレイ制御回路２６により、スレッショルド電圧Ｖｔｐ
が下がった分だけ、ノードｐｇの電位が上がりｐチャネ
ルトランジスタ３８の能力を下げるので、ｐチャネルト
ランジスタ３８の能力変化をキャンセルすることがで
き、ラッチタイミングが変動しない。
ャネルトランジスタのスレッショルド電圧Ｖｔｐが変動
しても、センスアンプイネーブル信号ＳＥによるラッチ
タイミングは変動しない。スレッショルド電圧Ｖｔｐが
下がると、ｐチャネルトランジスタ３８の能力が上がっ
て、インバータ３９の出力信号がハイになるときの変化
（図９のｂ２信号、ｂ４信号参照）が速く（傾きが急峻
に）なる（遅延量が小さくなる）。本実施形態では、デ
ィレイ制御回路２６により、スレッショルド電圧Ｖｔｐ
が下がった分だけ、ノードｐｇの電位が上がりｐチャネ
ルトランジスタ３８の能力を下げるので、ｐチャネルト
ランジスタ３８の能力変化をキャンセルすることがで
き、ラッチタイミングが変動しない。
【００９６】第２のｎチャネルトランジスタ４４には、
常にセル電流Ｉｄが流れている。ここで、第３のｐチャ
ネルトランジスタ４２のスレッショルド電圧Ｖｔｐが下
がって、第３のｐチャネルトランジスタ４２の能力が上
がる。このとき、セル電流Ｉｄに対して、インピーダン
スとなる第３のｐチャネルトランジスタ４２のインピー
ダンス値が下がったことに等しいから、第３のｐチャネ
ルトランジスタ４２のゲート電圧が上がる。この第３の
ｐチャネルトランジスタ４２のゲート電圧が、第２のｐ
チャネルトランジスタ４１のゲート電圧に伝わる。この
場合、第２のｐチャネルトランジスタ４１は、第３のｐ
チャネルトランジスタ４２と同様に、スレッショルド電
圧Ｖｔｐが下がってその能力が上がっている。よって、
第２のｐチャネルトランジスタ４１は、そのゲート電圧
が上がった分と、そのスレッショルド電圧Ｖｔｐが下が
った分とで、第２のｐチャネルトランジスタ４１に流れ
る電流変化がキャンセルされ、第２のｐチャネルトラン
ジスタ４１は常に、第２のｎチャネルトランジスタ４４
が生成するセル電流Ｉｄを流す。よって、インバータ３
９がスイッチングする時には、ｐチャネルトランジスタ
の特性変化が影響することなく、常にセル電流Ｉｄが流
れる。このことから、インバータ３９が生成する遅延に
は、インバータ３９を構成するｐチャネルトランジスタ
の特性変化が影響することがない。インバータ３９を構
成するｎチャネルトランジスタ３７ａは、メモリセル１
００ａと同じ特性を有し、且つその特性変化も同じく生
じるから、インバータ３９は、メモリセル１００ａの読
出しタイミングとして最適な遅延を生成する。
常にセル電流Ｉｄが流れている。ここで、第３のｐチャ
ネルトランジスタ４２のスレッショルド電圧Ｖｔｐが下
がって、第３のｐチャネルトランジスタ４２の能力が上
がる。このとき、セル電流Ｉｄに対して、インピーダン
スとなる第３のｐチャネルトランジスタ４２のインピー
ダンス値が下がったことに等しいから、第３のｐチャネ
ルトランジスタ４２のゲート電圧が上がる。この第３の
ｐチャネルトランジスタ４２のゲート電圧が、第２のｐ
チャネルトランジスタ４１のゲート電圧に伝わる。この
場合、第２のｐチャネルトランジスタ４１は、第３のｐ
チャネルトランジスタ４２と同様に、スレッショルド電
圧Ｖｔｐが下がってその能力が上がっている。よって、
第２のｐチャネルトランジスタ４１は、そのゲート電圧
が上がった分と、そのスレッショルド電圧Ｖｔｐが下が
った分とで、第２のｐチャネルトランジスタ４１に流れ
る電流変化がキャンセルされ、第２のｐチャネルトラン
ジスタ４１は常に、第２のｎチャネルトランジスタ４４
が生成するセル電流Ｉｄを流す。よって、インバータ３
９がスイッチングする時には、ｐチャネルトランジスタ
の特性変化が影響することなく、常にセル電流Ｉｄが流
れる。このことから、インバータ３９が生成する遅延に
は、インバータ３９を構成するｐチャネルトランジスタ
の特性変化が影響することがない。インバータ３９を構
成するｎチャネルトランジスタ３７ａは、メモリセル１
００ａと同じ特性を有し、且つその特性変化も同じく生
じるから、インバータ３９は、メモリセル１００ａの読
出しタイミングとして最適な遅延を生成する。
【００９７】上記において、ＰチャネルＭＯＳトランジ
スタのスレッショルド電圧Ｖｔｐが変動する場合、同時
に製造されるＳＲＡＭ回路全体のＰＭＯＳ（ディレイ回
路１１０のインバータ３９のＰチャネルＭＯＳトランジ
スタ３８のみならず、メモリセル１００ａのＰチャネル
ＭＯＳトランジスタ２０１、２０２などを含める）のス
レッショルド電圧Ｖｔｐが変動する。
スタのスレッショルド電圧Ｖｔｐが変動する場合、同時
に製造されるＳＲＡＭ回路全体のＰＭＯＳ（ディレイ回
路１１０のインバータ３９のＰチャネルＭＯＳトランジ
スタ３８のみならず、メモリセル１００ａのＰチャネル
ＭＯＳトランジスタ２０１、２０２などを含める）のス
レッショルド電圧Ｖｔｐが変動する。
【００９８】ここで、メモリセル１００ａを構成するＰ
チャネルＭＯＳトランジスタ２０１、２０２のスレッシ
ョルド電圧Ｖｔｐが変動しても、図６（ａ）および
（ｂ）を参照して説明したように、ＰチャネルＭＯＳト
ランジスタ２０１、２０２は負荷トランジスタに過ぎな
いから、メモリセル１００ａからの読出し信号の出力タ
イミングには元来無関係である。
チャネルＭＯＳトランジスタ２０１、２０２のスレッシ
ョルド電圧Ｖｔｐが変動しても、図６（ａ）および
（ｂ）を参照して説明したように、ＰチャネルＭＯＳト
ランジスタ２０１、２０２は負荷トランジスタに過ぎな
いから、メモリセル１００ａからの読出し信号の出力タ
イミングには元来無関係である。
【００９９】本実施形態によれば、ディレイ回路１１０
のＰチャネルＭＯＳトランジスタ３８、４１、４２、
（４３）のスレッショルド電圧Ｖｔｐが変動しても、デ
ィレイ制御回路２６により、センスアンプイネーブル信
号ＳＥの遅延時間は変動しない。よって、ＳＲＡＭ回路
の全体を考えたときに、メモリセルアレイ１００および
ディレイ回路１１０の両者ともに、ＰチャネルＭＯＳト
ランジスタ２０１、２０２、３８、４１、４２、（４
３）のスレッショルド電圧Ｖｔｐの変動によって、メモ
リセル１００ａからの読出し信号またはセンスアンプイ
ネーブル信号ＳＥの遅延時間（信号伝搬時間）に、影響
が出ることは無い。
のＰチャネルＭＯＳトランジスタ３８、４１、４２、
（４３）のスレッショルド電圧Ｖｔｐが変動しても、デ
ィレイ制御回路２６により、センスアンプイネーブル信
号ＳＥの遅延時間は変動しない。よって、ＳＲＡＭ回路
の全体を考えたときに、メモリセルアレイ１００および
ディレイ回路１１０の両者ともに、ＰチャネルＭＯＳト
ランジスタ２０１、２０２、３８、４１、４２、（４
３）のスレッショルド電圧Ｖｔｐの変動によって、メモ
リセル１００ａからの読出し信号またはセンスアンプイ
ネーブル信号ＳＥの遅延時間（信号伝搬時間）に、影響
が出ることは無い。
【０１００】さらに、ＳＲＡＭ回路の全体を考えたとき
に、メモリセルアレイ１００およびディレイ回路１１０
の両者ともに、互いに同じ形状のＮＭＯＳトランジスタ
２０５、３７ａを用いていることから、それらのＮＭＯ
Ｓトランジスタ２０５、３７ａの特性変動は、メモリセ
ル１００ａからの読出し時間およびセンスアンプイネー
ブル信号ＳＥの遅延時間の両者に同じく影響する。その
ため、読出しデータＲＢ、／ＲＢが読み出されるタイミ
ングと、センスアンプイネーブル信号ＳＥによるラッチ
タイミングは常に最適な関係を保つ。
に、メモリセルアレイ１００およびディレイ回路１１０
の両者ともに、互いに同じ形状のＮＭＯＳトランジスタ
２０５、３７ａを用いていることから、それらのＮＭＯ
Ｓトランジスタ２０５、３７ａの特性変動は、メモリセ
ル１００ａからの読出し時間およびセンスアンプイネー
ブル信号ＳＥの遅延時間の両者に同じく影響する。その
ため、読出しデータＲＢ、／ＲＢが読み出されるタイミ
ングと、センスアンプイネーブル信号ＳＥによるラッチ
タイミングは常に最適な関係を保つ。
【０１０１】図４（ａ）において、遅延ブロック２４の
段数ｋが１であるケースでは、インバータ３９（＝３９
Ａ）の出力信号ＯＵＴ（＝ｂ１）は、ｎチャネルトラン
ジスタ３７ａによって駆動される（図９における信号ｂ
１参照）。よって、本実施形態において、その特性の影
響が出ないようにしているｐチャネルトランジスタ３８
は、元から出力信号ＯＵＴに無関係である。よって、ｋ
が２以上であるときに、ディレイ回路１１０の生成する
遅延時間において、ｐチャネルトランジスタ３８の影響
が問題となる（図９における信号ｂ２参照）。
段数ｋが１であるケースでは、インバータ３９（＝３９
Ａ）の出力信号ＯＵＴ（＝ｂ１）は、ｎチャネルトラン
ジスタ３７ａによって駆動される（図９における信号ｂ
１参照）。よって、本実施形態において、その特性の影
響が出ないようにしているｐチャネルトランジスタ３８
は、元から出力信号ＯＵＴに無関係である。よって、ｋ
が２以上であるときに、ディレイ回路１１０の生成する
遅延時間において、ｐチャネルトランジスタ３８の影響
が問題となる（図９における信号ｂ２参照）。
【０１０２】ｐチャネルトランジスタ３８、４１には、
その特性に若干のばらつきがある。そのため、ｋが２以
上であり且つそのｋの数が多いほど、ｐチャネルトラン
ジスタ３８、４１自体のばらつきの影響を無くすことが
でき、本実施形態の効果が安定して得られる。
その特性に若干のばらつきがある。そのため、ｋが２以
上であり且つそのｋの数が多いほど、ｐチャネルトラン
ジスタ３８、４１自体のばらつきの影響を無くすことが
でき、本実施形態の効果が安定して得られる。
【０１０３】図４（ｂ）に示される遅延ブロック２４に
おいて、ｎ＝１であるときに比べてｎ＝ｎの場合には、
ｎ倍速い速度でダミーメモリセル３７からダミービット
線ｂ１（２５）に信号が読み出されたことと、その信号
伝搬速度において等価である。これにより、ＯＵＴ信号
（ｂ１信号）として、フル振幅のデジタル信号が生成さ
れ易くなっている。
おいて、ｎ＝１であるときに比べてｎ＝ｎの場合には、
ｎ倍速い速度でダミーメモリセル３７からダミービット
線ｂ１（２５）に信号が読み出されたことと、その信号
伝搬速度において等価である。これにより、ＯＵＴ信号
（ｂ１信号）として、フル振幅のデジタル信号が生成さ
れ易くなっている。
【０１０４】本発明は、ＳＲＡＭに限らず、トランスフ
ァーゲートで電荷を充放電する過程でラッチするという
動作が行われ、セルにｎＭＯＳトランジスタが用いられ
る、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）にも適用可能である。さらに、
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッ
シュメモリにも使用可能である。
ァーゲートで電荷を充放電する過程でラッチするという
動作が行われ、セルにｎＭＯＳトランジスタが用いられ
る、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）にも適用可能である。さらに、
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッ
シュメモリにも使用可能である。
【０１０５】図１７（ａ）は、チップにおけるディレイ
回路１１０のレイアウトを示した図である。前述したよ
うに、ディレイ回路１１０のダミービット線２５は、メ
モリセルアレイ１００のビット線対ｂｔ、／ｂｔと同じ
長さに合わせる必要は無い。そのため、チップ上におい
てディレイ回路１１０に、レイアウト上の制約は無く、
自由な位置にレイアウトすることができる。但し、図１
７（ａ）に示すように、ダミーメモリセル３７と、メモ
リセル１００ａとは、互いにそのパターンの向きを同一
方向に合わせる必要がある。製造時において、マスクの
位置合わせのずれ（目ずれ）を防止するためである。
回路１１０のレイアウトを示した図である。前述したよ
うに、ディレイ回路１１０のダミービット線２５は、メ
モリセルアレイ１００のビット線対ｂｔ、／ｂｔと同じ
長さに合わせる必要は無い。そのため、チップ上におい
てディレイ回路１１０に、レイアウト上の制約は無く、
自由な位置にレイアウトすることができる。但し、図１
７（ａ）に示すように、ダミーメモリセル３７と、メモ
リセル１００ａとは、互いにそのパターンの向きを同一
方向に合わせる必要がある。製造時において、マスクの
位置合わせのずれ（目ずれ）を防止するためである。
【０１０６】図１７（ｂ）は、チップにおけるディレイ
回路１１０のレイアウトを示した図である。図１７
（ｂ）に示すように、ディレイ回路１１０のダミーメモ
リセル３７の外周側には、ダミーメモリセル３７の形状
ばらつきや特性ばらつきなどを低減する目的で、ダミー
メモリセル３７のダミー（ｄｕｍｍｙ ｃｅｌｌ）とな
るメモリセル３７０が設けられることができる。また
は、ダミーメモリセル３７の他に、ダミーメモリセル３
７の不良時に代用される冗長回路（ｒｅｄｕｎｄａｎｃ
ｙ ｃｉｒｃｕｉｔ）が設けられてもよい。
回路１１０のレイアウトを示した図である。図１７
（ｂ）に示すように、ディレイ回路１１０のダミーメモ
リセル３７の外周側には、ダミーメモリセル３７の形状
ばらつきや特性ばらつきなどを低減する目的で、ダミー
メモリセル３７のダミー（ｄｕｍｍｙ ｃｅｌｌ）とな
るメモリセル３７０が設けられることができる。また
は、ダミーメモリセル３７の他に、ダミーメモリセル３
７の不良時に代用される冗長回路（ｒｅｄｕｎｄａｎｃ
ｙ ｃｉｒｃｕｉｔ）が設けられてもよい。
【０１０７】以上説明した本実施形態によれば、ディレ
イ回路１１０を構成するインバータ３９において、プル
アップトランジスタ３８およびプルダウントランジスタ
３７ａの双方に、メモリセルアレイ１００のメモリセル
１００ａの能力が反映されている。したがって、温度、
電源、プロセス等により、上記メモリセル１００ａの特
性が変化しても、その変化に追従して、インバータ３９
の遅延量を変動させることができる。よって、最適なタ
イミングを有するセンスアンプイネーブル信号ＳＥの生
成が可能となり、ラッチ型センスアンプ１１３のラッチ
動作マージンが確実に確保される。
イ回路１１０を構成するインバータ３９において、プル
アップトランジスタ３８およびプルダウントランジスタ
３７ａの双方に、メモリセルアレイ１００のメモリセル
１００ａの能力が反映されている。したがって、温度、
電源、プロセス等により、上記メモリセル１００ａの特
性が変化しても、その変化に追従して、インバータ３９
の遅延量を変動させることができる。よって、最適なタ
イミングを有するセンスアンプイネーブル信号ＳＥの生
成が可能となり、ラッチ型センスアンプ１１３のラッチ
動作マージンが確実に確保される。
【０１０８】以上に説明した実施形態によれば、ディレ
イ回路１１０では、ｐチャネルトランジスタ３８の特性
が、ディレイ回路１１０の出力信号ＯＵＴに影響を与え
ないようにされていた。本発明のディレイ回路では、ｐ
チャネルトランジスタの特性が、ディレイ回路の出力信
号に影響を与えないようにされているものに限定される
ものではない。本発明のディレイ回路には、以下に示す
ように、ｎチャネルトランジスタの特性が、ディレイ回
路の出力信号に影響を与えないようにされているものが
含まれる。
イ回路１１０では、ｐチャネルトランジスタ３８の特性
が、ディレイ回路１１０の出力信号ＯＵＴに影響を与え
ないようにされていた。本発明のディレイ回路では、ｐ
チャネルトランジスタの特性が、ディレイ回路の出力信
号に影響を与えないようにされているものに限定される
ものではない。本発明のディレイ回路には、以下に示す
ように、ｎチャネルトランジスタの特性が、ディレイ回
路の出力信号に影響を与えないようにされているものが
含まれる。
【０１０９】ｐチャネルトランジスタの特性だけで遅延
を生成することが望まれる遅延回路が、実際のメモリ回
路において必要とされる。非同期式のメモリにおいて
は、クロック信号に規制されずに入力されるアドレス信
号に基づいてメモリセルが選択され、選択されたメモリ
セルからデータが読み出されて出力される。その後、次
回のデータ読出しが行われるに際しては、前回読み出さ
れたデータをリセットする必要がある。そのため、次回
のデータ読出しに係るアドレス信号が入力されたとき
に、リセットを行うためのプリチャージパルスＰ（図１
８参照）を発生させることにより、前回読出されたデー
タによって差電位が生じているビット線対ｂｔ、／ｂｔ
の電位を、同じ電位（読出しが行われる前の状態の電
位、Ｖｃｃ）に戻す（プリチャージ）。
を生成することが望まれる遅延回路が、実際のメモリ回
路において必要とされる。非同期式のメモリにおいて
は、クロック信号に規制されずに入力されるアドレス信
号に基づいてメモリセルが選択され、選択されたメモリ
セルからデータが読み出されて出力される。その後、次
回のデータ読出しが行われるに際しては、前回読み出さ
れたデータをリセットする必要がある。そのため、次回
のデータ読出しに係るアドレス信号が入力されたとき
に、リセットを行うためのプリチャージパルスＰ（図１
８参照）を発生させることにより、前回読出されたデー
タによって差電位が生じているビット線対ｂｔ、／ｂｔ
の電位を、同じ電位（読出しが行われる前の状態の電
位、Ｖｃｃ）に戻す（プリチャージ）。
【０１１０】プリチャージパルスＰは、アドレス信号が
入力されたときに発生する（ＡＴＤ；Ａｄｄｒｅｓｓ
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）。図１９
に示すように、プリチャージパルスを発生するプリチャ
ージトランジスタは、ｐチャネルトランジスタ４０１、
４０２、４０３で形成され、これらのｐチャネルトラン
ジスタ４０１、４０２、４０３のゲートに、制御信号４
００が入力されることで、ビット線対ｂｔ、／ｂｔがプ
リチャージ（リセット）される。
入力されたときに発生する（ＡＴＤ；Ａｄｄｒｅｓｓ
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）。図１９
に示すように、プリチャージパルスを発生するプリチャ
ージトランジスタは、ｐチャネルトランジスタ４０１、
４０２、４０３で形成され、これらのｐチャネルトラン
ジスタ４０１、４０２、４０３のゲートに、制御信号４
００が入力されることで、ビット線対ｂｔ、／ｂｔがプ
リチャージ（リセット）される。
【０１１１】このリセットパルスＰの時間Ｐｔが終了し
ないと、上記次回の読出しが行えない（図１８のワード
ライン選択信号ＷＬ参照）。すなわち、リセットパルス
Ｐの時間Ｐｔを短くすることにより次回の読出しを速く
行うことができる。この場合、時間Ｐｔは、ビット線対
の電位ｂｔ、／ｂｔがＶｃｃまで戻ってリセットされる
までの時間ｔ１で決まる（図１８の符号ｔ１参照）。つ
まり、ビット線ｂｔ、／ｂｔに対して、プリチャージす
るｐチャネルトランジスタ４０１、４０３の能力だけで
決まる（ｎチャネルトランジスタの能力は無関係）。
ないと、上記次回の読出しが行えない（図１８のワード
ライン選択信号ＷＬ参照）。すなわち、リセットパルス
Ｐの時間Ｐｔを短くすることにより次回の読出しを速く
行うことができる。この場合、時間Ｐｔは、ビット線対
の電位ｂｔ、／ｂｔがＶｃｃまで戻ってリセットされる
までの時間ｔ１で決まる（図１８の符号ｔ１参照）。つ
まり、ビット線ｂｔ、／ｂｔに対して、プリチャージす
るｐチャネルトランジスタ４０１、４０３の能力だけで
決まる（ｎチャネルトランジスタの能力は無関係）。
【０１１２】ここで、プリチャージパルスＰの時間Ｐｔ
は、図示しない遅延回路（インバータ）で生成される。
その時間Ｐｔは、ｐチャネルトランジスタ（プリチャー
ジトランジスタ）４０１、４０３で駆動されるビット線
ｂｔ、／ｂｔでの遅延に合わされることが最適である。
は、図示しない遅延回路（インバータ）で生成される。
その時間Ｐｔは、ｐチャネルトランジスタ（プリチャー
ジトランジスタ）４０１、４０３で駆動されるビット線
ｂｔ、／ｂｔでの遅延に合わされることが最適である。
【０１１３】そこで、そのパルス時間Ｐｔを決める遅延
回路の構成を、図２０および図２１に示すように、図１
をｐｎ反転させたものとする。図２０および図２１にお
いて、符号１１０ｔは、図１のディレイ回路１１０がｐ
ｎ反転してなるものであることを意味し、符号２４ｔ、
２６ｔ、２７ｔ、３７ａｔ、３８ａｔ、４１ｔ、４２
ｔ、４３ｔ、４４ｔについても同様である。
回路の構成を、図２０および図２１に示すように、図１
をｐｎ反転させたものとする。図２０および図２１にお
いて、符号１１０ｔは、図１のディレイ回路１１０がｐ
ｎ反転してなるものであることを意味し、符号２４ｔ、
２６ｔ、２７ｔ、３７ａｔ、３８ａｔ、４１ｔ、４２
ｔ、４３ｔ、４４ｔについても同様である。
【０１１４】ディレイ回路１１０ｔのｐチャネルトラン
ジスタ３７ａｔとして、ｐチャネルトランジスタ４０
１、４０３と同じ形状のものを用いれば、ｐチャネルト
ランジスタ３７ａｔの特性だけで決まる（ｎＭＯＳトラ
ンジスタ（プルダウトランジスタ）３８ｔの特性変動の
影響が無い）遅延時間を生成することができる。
ジスタ３７ａｔとして、ｐチャネルトランジスタ４０
１、４０３と同じ形状のものを用いれば、ｐチャネルト
ランジスタ３７ａｔの特性だけで決まる（ｎＭＯＳトラ
ンジスタ（プルダウトランジスタ）３８ｔの特性変動の
影響が無い）遅延時間を生成することができる。
【０１１５】この場合、上記の実施形態と同様に、ビッ
ト線ｂｔ、／ｂｔの負荷とｐチャネルトランジスタ４０
１、４０３の能力だけで決まる遅延を生成するために、
上記ｋ、ｎ、ｍの数を適宜設定することができる。この
場合、ディレイ回路１１０ｔで使用されるｐチャネルト
ランジスタ３７ａｔは、ｐチャネルトランジスタ４０
１、４０３と同じ形状のものであり、メモリセル１００
ａで用いられているｐチャネルトランジスタ２０１、２
０２よりも大きく、通常の周辺回路で用いられているｐ
チャネルトランジスタであることができる。
ト線ｂｔ、／ｂｔの負荷とｐチャネルトランジスタ４０
１、４０３の能力だけで決まる遅延を生成するために、
上記ｋ、ｎ、ｍの数を適宜設定することができる。この
場合、ディレイ回路１１０ｔで使用されるｐチャネルト
ランジスタ３７ａｔは、ｐチャネルトランジスタ４０
１、４０３と同じ形状のものであり、メモリセル１００
ａで用いられているｐチャネルトランジスタ２０１、２
０２よりも大きく、通常の周辺回路で用いられているｐ
チャネルトランジスタであることができる。
【０１１６】
【発明の効果】本発明の半導体装置によれば、最適な遅
延値を有する遅延信号を生成することができる。また、
メモリセルからデータを読出すときに、最適なタイミン
グで読出しデータをセンスアンプでラッチすることがで
きる。
延値を有する遅延信号を生成することができる。また、
メモリセルからデータを読出すときに、最適なタイミン
グで読出しデータをセンスアンプでラッチすることがで
きる。
【図１】図１は、本発明の半導体記憶装置の第１の実施
形態に適用されるディレイ回路の概略構成を示す図であ
る。
形態に適用されるディレイ回路の概略構成を示す図であ
る。
【図２】図２は、本発明の半導体記憶装置の第１の実施
形態を示す図である。
形態を示す図である。
【図３】図３（ａ）は、本発明の半導体記憶装置の第１
の実施形態に適用されるセンスアンプを示す図であり、
図３（ｂ）は、センスアンプに入出力される信号の時間
的変化を示す図である。
の実施形態に適用されるセンスアンプを示す図であり、
図３（ｂ）は、センスアンプに入出力される信号の時間
的変化を示す図である。
【図４】図４（ａ）は、本発明の半導体記憶装置の第１
の実施形態に適用されるディレイ回路を示す図であり、
図４（ｂ）は、図４（ａ）の遅延ブロックを示す図であ
る。
の実施形態に適用されるディレイ回路を示す図であり、
図４（ｂ）は、図４（ａ）の遅延ブロックを示す図であ
る。
【図５】図５（ａ）は、本発明の半導体記憶装置の第１
の実施形態に適用されるディレイ回路を構成するディレ
イ制御回路を示す図であり、図５（ｂ）は、ディレイ制
御回路の一部の一例を示す図であり、図５（ｃ）は、デ
ィレイ制御回路の一部の他の例を示す図である。
の実施形態に適用されるディレイ回路を構成するディレ
イ制御回路を示す図であり、図５（ｂ）は、ディレイ制
御回路の一部の一例を示す図であり、図５（ｃ）は、デ
ィレイ制御回路の一部の他の例を示す図である。
【図６】図６（ａ）は、本発明の半導体記憶装置の第１
の実施形態に適用されるメモリセルアレイのメモリセル
を示すブロック図であり、図６（ｂ）は、そのメモリセ
ルの回路図である。
の実施形態に適用されるメモリセルアレイのメモリセル
を示すブロック図であり、図６（ｂ）は、そのメモリセ
ルの回路図である。
【図７】図７（ａ）は、本発明の半導体記憶装置の第１
の実施形態に適用されるディレイ回路のダミーメモリセ
ルを示すブロック図であり、図７（ｂ）は、そのダミー
メモリセルの回路図であり、図７（ｃ）は、そのダミー
メモリセルの一部の等価回路である。
の実施形態に適用されるディレイ回路のダミーメモリセ
ルを示すブロック図であり、図７（ｂ）は、そのダミー
メモリセルの回路図であり、図７（ｃ）は、そのダミー
メモリセルの一部の等価回路である。
【図８】図８（ａ）は、本発明の半導体記憶装置の第１
の実施形態に適用されるディレイ回路のダミーメモリセ
ルの変形例を示すブロック図であり、図８（ｂ）は、そ
のダミーメモリセルの変形例の回路図であり、図８
（ｃ）は、そのダミーメモリセルの変形例の一部の等価
回路である。
の実施形態に適用されるディレイ回路のダミーメモリセ
ルの変形例を示すブロック図であり、図８（ｂ）は、そ
のダミーメモリセルの変形例の回路図であり、図８
（ｃ）は、そのダミーメモリセルの変形例の一部の等価
回路である。
【図９】図９は、本発明の半導体記憶装置の第１の実施
形態に適用されるディレイ回路に入出力される信号のシ
ミュレーション波形を示す図である。
形態に適用されるディレイ回路に入出力される信号のシ
ミュレーション波形を示す図である。
【図１０】図１０は、本発明の半導体記憶装置の第１の
実施形態に適用されるディレイ回路の一部を示す回路図
である。
実施形態に適用されるディレイ回路の一部を示す回路図
である。
【図１１】図１１は、本発明の半導体記憶装置の第２の
実施形態に適用されるディレイ回路の一部を示す回路図
である。
実施形態に適用されるディレイ回路の一部を示す回路図
である。
【図１２】図１２は、本発明の半導体記憶装置の第３の
実施形態に適用されるディレイ回路の一部を示す回路図
である。
実施形態に適用されるディレイ回路の一部を示す回路図
である。
【図１３】図１３は、本発明の半導体記憶装置の第４の
実施形態に適用されるディレイ回路の一部を示す回路図
である。
実施形態に適用されるディレイ回路の一部を示す回路図
である。
【図１４】図１４は、本発明の半導体記憶装置の第５の
実施形態に適用されるディレイ回路の一部を示す回路図
である。
実施形態に適用されるディレイ回路の一部を示す回路図
である。
【図１５】図１５は、本発明の半導体記憶装置の第６の
実施形態に適用されるディレイ回路の一部を示す回路図
である。
実施形態に適用されるディレイ回路の一部を示す回路図
である。
【図１６】図１６（ａ）は、本発明の半導体記憶装置の
第１の実施形態の効果に関し、ＰＭＯＳトランジスタの
スレッショルド電圧の変化量に対するセンスラッチ時の
読出し信号の変化を示すグラフ図であり、図１６（ｂ）
は、センスラッチタイミングと読出し信号の関係を示す
図である。
第１の実施形態の効果に関し、ＰＭＯＳトランジスタの
スレッショルド電圧の変化量に対するセンスラッチ時の
読出し信号の変化を示すグラフ図であり、図１６（ｂ）
は、センスラッチタイミングと読出し信号の関係を示す
図である。
【図１７】図１７（ａ）は、本発明の半導体記憶装置の
第１の実施形態において、メモリセルアレイのメモリセ
ルとダミーメモリセルの配置の関係を示す図であり、図
１７（ｂ）は、チップにおけるダミーメモリセルの周囲
のレイアウトの一例を示す図である。
第１の実施形態において、メモリセルアレイのメモリセ
ルとダミーメモリセルの配置の関係を示す図であり、図
１７（ｂ）は、チップにおけるダミーメモリセルの周囲
のレイアウトの一例を示す図である。
【図１８】図１８は、本発明の半導体記憶装置の第７の
実施形態の背景を説明するためのタイミングチャート図
である。
実施形態の背景を説明するためのタイミングチャート図
である。
【図１９】図１９は、本発明の半導体記憶装置の第７の
実施形態の一部を示す回路図である。
実施形態の一部を示す回路図である。
【図２０】図２０は、本発明の半導体記憶装置の第７の
実施形態に適用される遅延回路の概略構成を示す図であ
る。
実施形態に適用される遅延回路の概略構成を示す図であ
る。
【図２１】図２１は、本発明の半導体記憶装置の第７の
実施形態に適用される遅延回路を示す図である。
実施形態に適用される遅延回路を示す図である。
２４ 遅延ブロック ２５ ダミービット線 ２６ ディレイ制御回路 ２７ ダミーセルブロック ３７ ダミーメモリセル ３７ａ ｎチャネルトランジスタ ３７ｂ ｎチャネルトランジスタ ３７Ｅ ダミーメモリセル ３８ ｐチャネルトランジスタ ３９ インバータ ３９Ａ 初段のインバータ ３９Ｂ 第２段目のインバータ ３９Ｃ 第３段目のインバータ ３９Ｄ 第４段目のインバータ ４１ 第２のｐチャネルトランジスタ ４２ 第３のｐチャネルトランジスタ ４３ 第４のｐチャネルトランジスタ ４４ 第２のｎチャネルトランジスタ ７１ セルノード ７２ セルノード ８１ ノード １００ メモリセルアレイ １００ａ メモリセル １０１ Ｘ系アドレスバッファ １０２ Ｙ系アドレスバッファ １０３ クロックバッファ １０４ ライトイネーブル制御部 １０５ Ｘ系アドレスラッチ部 １０６ Ｙ系アドレスラッチ部 １０７ ローデコーダ １０８ カラムデコーダ １０９ リード制御部 １１０ ディレイ回路 １１１ バッファ １１２ カラムスイッチおよびプリチャージ部 １１３ センスアンプ １１４ ライトバッファ １１５ Ｉ／Ｏラッチ部 ２０１ ｐＭＯＳトランジスタ（負荷トランジスタ） ２０２ ｐＭＯＳトランジスタ（負荷トランジスタ） ２０３ ｎＭＯＳトランジスタ（情報保持トランジス
タ） ２０４ ｎＭＯＳトランジスタ（情報保持トランジス
タ） ２０５ ｎＭＯＳトランジスタ（トランスファーゲー
ト、アクセストランジスタ） ２０６ ｎＭＯＳトランジスタ（トランスファーゲー
ト、アクセストランジスタ） Ａｘ０−ｉ Ｘ系のアドレス信号 Ａｙ０−ｊ Ｙ系のアドレス信号 ｂ１ インバータの出力信号（ダミービット線） ｂ２ インバータの出力信号（ダミービット線） ｂ３ インバータの出力信号（ダミービット線） ｂ４ インバータの出力信号（ダミービット線） ｂｔ ビット線 ／ｂｔ ビット線 ＣＬＫ クロック信号 Ｉｄ セル電流（オン電流） ＩＮ メモリ読出し信号（ディレイ回路への入力信号、
リード制御部からの出力信号） ＯＵＴ 出力信号 Ｐ１ ＰＭＯＳトランジスタ（第２のｐチャネルトラン
ジスタ） Ｐ２ ＰＭＯＳトランジスタ（第２のｐチャネルトラン
ジスタ） Ｐ３ ＰＭＯＳトランジスタ（第２のｐチャネルトラン
ジスタ） Ｐ４ ＰＭＯＳトランジスタ（第２のｐチャネルトラン
ジスタ） Ｐ５ ＰＭＯＳトランジスタ（ｐチャネルトランジス
タ） Ｐ６ ＰＭＯＳトランジスタ（ｐチャネルトランジス
タ） Ｐ７ ＰＭＯＳトランジスタ（ｐチャネルトランジス
タ） Ｐ８ ＰＭＯＳトランジスタ（ｐチャネルトランジス
タ） Ｐ９ ＰＭＯＳトランジスタ（第３のｐチャネルトラン
ジスタ） Ｐ１０ ＰＭＯＳトランジスタ（第４のｐチャネルトラ
ンジスタ） ｐｇ 節点（ノード） ＲＢ 読出しデータ（信号線） ／ＲＢ 読出しデータ（信号線） ＳＡＮ 増幅信号 ＳＡＰ 増幅信号 ＳＥ センスアンプイネーブル信号（ラッチタイミング
を示す信号） Ｖｃｃ 電源電圧 ＶＤＤ 電圧 ＷＥ ライトイネーブル信号
タ） ２０４ ｎＭＯＳトランジスタ（情報保持トランジス
タ） ２０５ ｎＭＯＳトランジスタ（トランスファーゲー
ト、アクセストランジスタ） ２０６ ｎＭＯＳトランジスタ（トランスファーゲー
ト、アクセストランジスタ） Ａｘ０−ｉ Ｘ系のアドレス信号 Ａｙ０−ｊ Ｙ系のアドレス信号 ｂ１ インバータの出力信号（ダミービット線） ｂ２ インバータの出力信号（ダミービット線） ｂ３ インバータの出力信号（ダミービット線） ｂ４ インバータの出力信号（ダミービット線） ｂｔ ビット線 ／ｂｔ ビット線 ＣＬＫ クロック信号 Ｉｄ セル電流（オン電流） ＩＮ メモリ読出し信号（ディレイ回路への入力信号、
リード制御部からの出力信号） ＯＵＴ 出力信号 Ｐ１ ＰＭＯＳトランジスタ（第２のｐチャネルトラン
ジスタ） Ｐ２ ＰＭＯＳトランジスタ（第２のｐチャネルトラン
ジスタ） Ｐ３ ＰＭＯＳトランジスタ（第２のｐチャネルトラン
ジスタ） Ｐ４ ＰＭＯＳトランジスタ（第２のｐチャネルトラン
ジスタ） Ｐ５ ＰＭＯＳトランジスタ（ｐチャネルトランジス
タ） Ｐ６ ＰＭＯＳトランジスタ（ｐチャネルトランジス
タ） Ｐ７ ＰＭＯＳトランジスタ（ｐチャネルトランジス
タ） Ｐ８ ＰＭＯＳトランジスタ（ｐチャネルトランジス
タ） Ｐ９ ＰＭＯＳトランジスタ（第３のｐチャネルトラン
ジスタ） Ｐ１０ ＰＭＯＳトランジスタ（第４のｐチャネルトラ
ンジスタ） ｐｇ 節点（ノード） ＲＢ 読出しデータ（信号線） ／ＲＢ 読出しデータ（信号線） ＳＡＮ 増幅信号 ＳＡＰ 増幅信号 ＳＥ センスアンプイネーブル信号（ラッチタイミング
を示す信号） Ｖｃｃ 電源電圧 ＶＤＤ 電圧 ＷＥ ライトイネーブル信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−259843（ＪＰ，Ａ) 特開 平11−145800（ＪＰ，Ａ) 特開 昭62−219813（ＪＰ，Ａ) 特開 昭62−122318（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/419 G11C 11/413 H03K 5/13
Claims (4)
- 【請求項１】 入力信号を設定された遅延時間だけ遅延
させて出力するインバータと、 前記遅延時間を制御する制御部と を備えた半導体装置であって、 前記インバータは、 ソースが高電位側電源に接続される第１のトランジスタ
と、 ソースが低電位側電源に接続される第２のトランジスタ
と、 前記高電位側電源に接続され前記第１のトランジスタと
直列に接続され前記第１のトランジスタと同一導電型で
ある第３のトランジスタと を有し、 前記制御部は、前記第３のトランジスタとの間でカレントミラー回路を
構成する第４のトランジスタと、 前記第４のトランジスタに接続され、前記第４のトラン
ジスタに定電流を供給する定電流源部と、 前記第４のトランジスタと前記定電流源部との間に接続
され、前記第１のトランジスタとトランジスタサイズが
同じである第６のトランジスタとを備えた 半導体装置。 - 【請求項２】 前記第６のトランジスタは、そのゲート
電位が操作されることにより前記定電流源部から前記第
４のトランジスタに供給される電流値を調整する請求項
１記載の半導体装置。 - 【請求項３】 メモリセルがマトリクス状に配置された
メモリセルアレイと、 選択された前記メモリセルから読み出された読出しデー
タを、ラッチ信号に応答してラッチするセンスアンプ
と、 前記ラッチ信号を生成するラッチ信号生成部とを備え、 前記ラッチ信号生成部は、 ソースが高電位側電源に接続される第１のトランジス
タ、および前記メモリセルのトランスファーゲートと同
じトランジスタサイズとされソースが低電位側電源に接
続される第２のトランジスタとを有してなるインバータ
と、 前記高電位側電源に接続され前記第１のトランジスタと
直列に接続され前記第１のトランジスタと同一導電型で
ある第３のトランジスタと、 前記第３のトランジスタとの間でカレントミラー回路を
構成する第４のトランジスタと、 前記第４のトランジスタに接続され、前記トランスファ
ーゲートと同じトランジスタサイズとされた第５のトラ
ンジスタとを有してなり、 前記インバータは、前記メモリセルが選択されたときの
タイミングを示す信号を入力し、前記ラッチ信号を出力
する半導体記憶装置。 - 【請求項４】 前記第２のトランジスタは、前記メモリ
セルの情報保持トランジスタに相当するトランジスタを
介して接地されてなるものである請求項３記載の半導体
記憶装置。
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