KR20010050433A - 판독 타이밍을 발생시키는 지연 회로를 가진 반도체 기억장치 - Google Patents

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KR20010050433A
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Abstract

반도체 기억 장치에서의 지연 회로는 메모리 셀(100a)중 하나의 메모리 셀의 선택 타이밍과 관련하여 지연 시간을 갖는 감지 증폭기 인에이블 신호(SE)를 발생시킨다. 지연 시간은 최원격지에 위치한 메모리 셀(100a)에 대한 최대의 판독 시간에 대응하며, 각 메모리 셀 내의 nMOSFET 트랜스퍼 게이트(205, 206)의 임계 전압의 불규칙성을 나타내는 불규칙성을 가지므로 판독 시간에 영향을 끼친다. 감지 증폭기 인에이블 신호(SE)에 대한 최적의 타이밍은 nMOSFET 트랜스퍼 게이트(205, 206)의 임계 전압의 불규칙성에 관계없이 지연 회로(110)에 의해서 얻어질 수 있다.

Description

판독 타이밍을 발생시키는 지연 회로를 가진 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING A DELAY CIRCUIT FOR GENERATING A READ TIMING}
본 발명은 기억 장치에서의 감지 증폭기의 판독 타이밍을 발생시키는 지연 회로를 가진 반도체 기억 장치에 관한 것이다. 본 발명은 또한 지연 회로를 가진 범용 반도체 장치에 관한 것이다.
일반적으로, SRAM 및 비동기식 반도체 기억 장치와 같은 대규모/고속 반도체 장치에서 데이터 래치의 타이밍을 결정하는 것은 곤란하다. 이러한 곤란성은 일부 위치가 다른 곳에 배치된 다수의 메모리 셀로부터 공급되는 신호들 간에 수반되는 타이밍의 차이에 기인한다. 일례로서, JP-A-6-170998호에는 최대 시간 지연을 가진 데이터의 타이밍에 기초하여 반도체 기억 장치 내의 감지 증폭기에 의해서 데이터를 래치하는 것이 제안되어 있다.
보다 구체적으로, 이 공보에 기재된 비동기식 기억 장치는 메모리 회로의 지연 특성과 유사한 지연 특성을 가진 다수의 더미 메모리 회로를 포함하고 있다. 이 기억 장치는 내부 동기 신호의 타이밍에 맞추어 프리차지를 개시하고 더미 메모리 회로로부터 공급된 프리차지 중지 신호의 타이밍에 맞추어 프리차지를 중지한다. 프리차지 중지 신호는 가장 먼곳에 위치한 더미 메모리 회로중 하나의 메모리 회로로부터의 신호의 전파 지연에 대응하여 지연되어 감지 증폭기에 의해서 판독 데이터의 래치 타이밍을 결정하는 데이터 래치 신호를 발생시킨다. 이 지연 시간은 연속적으로 종속 접속된 다수의 인버터 또는 레지스터 및 커패시터의 결합에 의해서 발생된다.
감지 증폭기에 의해서 래치 타이밍을 결정하는 기술은 IEEE의 "1998 Symposium on VLSI Circuits Digest of Technical Papers" PP182-183에서, "A 0.9-ns-access, 700-MHz SRAM Macro Using a Configurable Organization Technique With an Automatic Timing Adjuster", 의 제목하에 가즈마사 엔도(Kazumasa Ando), 게이이치 히게따(Keiichi Higeta), 및 야스히로 후지무라(Yasuhiro Fujimura)에 의해 발표된 문헌에 개시되어 있다.
일반적으로, 래칭 타이밍은 감지 증폭기가 최대의 판독 시간에 대응하는 작동 지연량을 얻도록 워드 라인 및 비트 라인의 최말단부, 또는 최말단부 부근에 위치한 메모리 셀에 기초하여 설계되어야 한다. 그러나, 이런 경우에서는 해당 메모리 셀보다 가까운 곳에 위치한 특정의 메모리 셀에 대한 타이밍 마진이 지나치게 크게된다. 따라서, 상기 문헌에 개시된 자동 타이밍 조정기에서는 더미셀로부터 공급된 비트 라인 신호(더미 비트 신호)Vd의 위상이 감지 증폭기 작동 신호(제어 클럭 신호)Vs의 위상에 대하여 위상 비교기에서 비교되고, 위상 비교기에서의 비교의 결과에 기초하여 제어되는 6-비트 카운터가 64단용 가변 지연 회로에서 지연 시간 Vs를 제어하는 지연 제어 신호를 출력한다.
더미 비트 신호 Vd에서의 지연 시간은 아날로그 신호이고, 감지 증폭기의 래치 타이밍을 결정하는 제어 클럭 신호 Vs는 디지털 신호이어야 한다. 따라서, 카운터는 아날로그 지연 시간을 디지털 데이터로 변환하고, 디지털 지연 시간 Vs를 가변 지연 회로로 출력한다.
그러나, 카운터가 아날로그 신호를 디지털 신호로 변환할 때에 해당 카운터에서 새로운 지연이 발생된다. 따라서, 카운터는 가변 지연 회로로부터의 출력 신호 Vs와 더미 비트 신호 Vd간의 비교의 결과에 기초하여 내부의 카운트를 변경함으로써 감지 증폭기에서 제어 클럭 신호 Vs에 포함된 지연 시간이 제어된다.
그러나, 상기 문헌에 개시된 기술에서는 제조 공정 또는 온도 변화에 기인하는 불규칙성 또는 변동으로 인하여 최적의 타이밍 신호 Vs가 발생되지 못하는 문제가 있다. 게다가, 지연 시간이 카운터에서의 기본 클럭 신호 및 카운트에 기초하여 변경되기 전에 대기 시간이 적절하지 못한 경우에 유사한 문제가 발생된다. 또한, 기억 장치의 회로 규모가 비교기 또는 카운터의 제공으로 인하여 크게된다.
본 발명의 목적은 SRAM과 같은 대규모 집적 반도체 장치에서 최적의 데이터 래치 타이밍을 제공하는 최적의 지연 시간을 발생시킬 수 있는 지연 회로를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는, 다수의 메모리 셀을 포함하는 메모리 셀 어레이, 어드레스 신호를 디코딩하여 하나의 메모리 셀을 선택하는 어드레스 디코더, 제1 타이밍에서 감지 증폭기 인에이블 신호에 응답하여 하나의 메모리 셀로부터의 판독 데이터를 래치하는 판독 회로, 상기 하나의 메모리 셀의 선택에 응답하여 상기 제1 타이밍을 특정하는 지연 신호를 발생하는 지연 회로를 포함하며, 상기 지연 신호는 상기 기억 장치에서의 pMOSFET 및 nMOSFET중 어느 하나의 특성의 불규칙성을 나타내는 지연 시간을 갖는 것을 특징으로 한다.
본 발명의 지연 회로에 따르면, 지연 시간이 메모리 셀의 pMOSFET 및 nMOSFET의 어느 하나의 특성의 불규칙성을 나타내므로, 감지 증폭기는 제조 공정 또는 온도 변화에 기인하는 메모리 셀의 특성의 불균일성 또는 변동에 관계없이 최적의 타이밍에서 선택된 메모리 셀로부터의 판독 데이터를 래치한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 지연 회로의 회로도.
도 2는 도 1의 지연 회로를 가진 반도체 기억 장치.
도 3a는 도 2의 기억 장치의 일부에 대한 블록도이고, 도 3b는 도 3a에 도시된 메모리 셀의 회로도.
도 4a는 도 2에 도시된 감지 증폭기의 회로도이고, 도 4b는 도 4a에서의 신호들의 타이밍 차트.
도 5a는 도 1의 지연 회로의 일례의 부분 상세 회로도이고, 도 5b는 도 5a에 도시된 지연 제어부의 회로도.
도 6a는 도 5b의 지연 제어부에서의 더미셀의 회로도이고, 도 6b는 도 6a의 더미셀의 등가 회로도.
도 7은 도 6a에 도시된 더미셀의 변형예를 나타내는 회로도.
도 8은 본 발명의 제2 실시예에 따른 지연 회로의 회로도.
도 9는 도 8의 지연 회로에서의 신호들의 파형도.
도 10은 본 발명의 제3 실시예에 따른 지연 회로의 회로도.
도 11은 본 발명의 제4 실시예에 따른 지연 회로의 회로도.
도 12는 본 발명의 제5 실시예에 따른 지연 회로의 회로도.
도 13은 본 발명의 제6 실시예에 따른 지연 회로의 회로도.
도 14는 본 발명의 제7 실시예에 따른 지연 회로의 회로도.
도 15a는 본 발명의 원리에 있어서 pMOSFET의 임계 전압의 불규칙성에 대하여 작성된 판독 전압을 나타내는 그래프이고, 도 15b는 도 15a에 사용된 판독 데이터 및 감지 증폭기 인에이블 신호의 타이밍을 나타내는 그래프.
도 16은 본 발명의 제8 실시예에 따른 지연 회로에서의 신호들의 타이밍 차트.
도 17은 본 발명의 제8 실시예에 따른 반도체 기억 장치의 일부에 대한 회로도.
도 18은 본 발명의 제8 실시예에 따른 반도체 기억 장치에서의 지연 회로의 회로도.
도 19는 본 발명의 제8 실시예에 따른 반도체 기억 장치에서의 지연 회로의 일례를 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
25 : 더미 비트선
26 : 제어부
39 : 인버터
109 : 판독 제어부
110 : 지연 회로
113 : 감지 증폭기 블럭
이하, 첨부하는 도면들을 참조하여 본 발명을 더욱 구체적으로 설명한다. 본 명세서에서의 동일한 구성 요소는 도면 전체를 통해서 동일한 도면 참조 번호로 표시된다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 지연 회로(110)는 pMOSFET(38) 및 병렬로 접속된 다수의 nMOSFET 소자를 포함하는 nMOSFET(37A)를 구비한 다수의 종속 접속된 인버터(39)를 포함한다. pMOSFET(38) 및 nMOSFET(37A)는 소스 라인과 접지 라인 사이에 상보 구성으로 접속되어 있으며, 소스 라인과 pMOSFET(38)사이에는 pMOSFET(41)이 접속되어 있다.
도 1에 도시된 인버터(39)에서 nMOSFET(37A)를 형성하는 nMOSFET 소자 각각은 도 3a 및 도 3b에 도시된 메모리 셀(100a)에서의 nMOSFET 트랜스퍼 게이트(205, 206)의 구성과 유사한 구성을 하고 있다.
인버터(39)는 더미 비트선(25)을 통해서 종속 접속되어 있으며, 메모리 셀(100a)과 결합된 한쌍의 비트선 bt 및 /bt의 지연에 대응하는 신호 지연을 제공한다. "/bt"에서와 같이 여기에 사용된 심볼 "/ "은 "bt"에서와 같이 심볼 "/"에 이어지는 신호의 역을 의미한다.
인버터(39)에서의 nMOSFET(37A)의 구성으로 인하여, 메모리 셀(100a)의 특성 또는 성능은 인버터(39)에서의 nMOSFET(37A)의 동작에 반영된다. 보다 구체적으로, 메모리 셀(100a)에서의 nMOSFET의 특성 또는 성능에 있어서의 불규칙성 또는 변동이 제조 공정 또는 온도 변화로 인하여 조금이라도 있으면, nMOSFET(37A)의 특성의 불규칙성 또는 변동에 따라 반영된다. 이것은 감지 증폭기에 대하여 최적의 판독 타이밍을 제공한다.
한편, 도 1의 지연 회로에 있어서, pMOSFET(38)의 온 전류는 pMOSFET(41)의 게이트 전압을 제어하는 제어부(26)에 의해서 제어된다. 제어부(26)는 인버터(39)에 의해서 지연 시간에 영향을 줄 수 있는 pMOSFET(38)의 특성 또는 성능의 불규칙성 또는 변동을 제거한다. 즉, 지연 회로(110)에 의해서 발생된 지연 시간이 pMOSFET(38)의 특성의 불규칙성 또는 변동을 반영하는 경우에, 감지 증폭기에서 최적의 판독 타이밍을 얻을 수 없다.
제어부(26)는 소스가 소스 라인에 접속되고, 드레인 및 게이트가 pMOSFET(41)에 함께 접속된 pMOSFET(42), 및 소스가 접지에 접속되고, 드레인이 pMOSFET(42)의 드레인에 접속되고, 게이트가 접지에 접속된 nMOSFET(44)를 포함한다.
nMOSFET(44)는 메모리 셀(100a)에서의 nMOSFET 트랜스퍼 게이트(205, 206) 및 nMOSFET(37A)를 형성하는 nMOSFET 소자의 구성과 유사한 구성을 갖는다. 즉, 이들 nMOSFET는 설계상에서 동일한 게이트 길이, 동일한 게이트 폭 및 동일한 불순물 농도 등을 갖는다. 제어부(26)는 pMOSFET(42) 및 nMOSFET(44)를 통하여 셀 판독 전류 Id와 동일한 전류를 흘린다.
지연 회로(110)의 이들 구성에 있어서, 제어부(26)에서의 pMOSFET(42) 및 pMOSFET(41) 각각은 전류 미러를 형성하며, 여기서, pMOSFET(41)는 1보다 상당히 큰 전류 미러비에 대응하는 pMOSFET(42)의 트랜지스터의 크기에 비하여 더 큰 트랜지스터 크기를 갖는다. 제어부(26)는 각 pMOSFET(41)가 pMOSFET(41)의 특성의 불규칙성에 관계없이 셀 판독 전류 Id에 대응하는 특정한 전류를 흘리도록 한다. 즉, pMOSFET(41)의 특성의 불규칙성 또는 변동은 지연 회로(110)의 동작에 영향을 미치지 못한다. 보다 구체적으로, 지연 회로(110)에서 인버터(39)가 온 상태일 때에, 셀 판독 전류 Id의 정수배에 해당하는 정확한 전류가 pMOSFET(41, 38)의 특성 또는 성능의 불규칙성 또는 변동에 관계없이 흐른다.
지연 회로(110)의 동작은 nMOSFET(37A)에서의 nMOSFET 소자 및 메모리 셀(100a)에서의 nMOSFET(205, 206)의 구성과 유사한 구성을 가진 nMOSFET(44)의 특성을 반영하므로, 메모리 셀(100a)의 동작을 반영한다. 보다 구체적으로, nMOSFET 트랜스퍼 게이트(205, 206)의 특성의 불규칙성 또는 변동이 지연 회로(110)에서의 nMOSFET 소자 및 nMOSFET(44)의 특성의 불규칙성 또는 변동에 따라 반영된다. 따라서, 지연 회로(110)는 메모리 셀(100a)의 판독 시간에 대응하는 정확한 지연 시간을 발생시킬 수 있다.
지연 회로(110)는 메모리 셀로부터 판독된 판독 데이터를 감지 증폭기에 의해서 최적의 타이밍으로 래치할 수 있는 지연 시간을 발생시킨다. 메모리 셀의 데이터 라인 상에서 판독 데이터가 판독되기 전에 감지 증폭기 인에이블 신호 SE가 감지 증폭기를 활성화시키도록 래치 타이밍을 조기에 투입되는 경우에는 감지 증폭기가 잘못된 데이터를 래치한다. 한편, 래치 타이밍이 늦어지게 되면, 액세스 시간이 길어져 기억 장치의 고속 동작이 이루어지지 않는다.
도 2에 도시된 바와 같이, SRAM은 메모리 셀 어레이(100), X-어드레스 버퍼 블록(101), Y-어드레스 버퍼 블록(102), 클록 버퍼(103), 기록 인에이블 제어부(104), X-어드레스 래치부(105), Y-어드레스 래치부(106), 로우 디코더(107), 칼럼 디코더(108), 판독 제어부(109), 도 1에 도시된 지연 회로(110), 버퍼(111), 칼럼 스위치/프리차지부(112), 감지 증폭기 블록(113), 기록 버퍼(114), 및 I/O 래치(115)를 포함한다.
메모리 셀 어레이(100)는 매트릭스 형태로 배열되고 각각이 도 3b에 도시된 구성을 갖는 복수의 메모리 셀(100a)과, 도 3a에서의 심볼 bt 및 /bt로 도시된 컬럼 방향으로 연장되는 복수의 비트선 쌍, 및 도 3a에서의 심볼 WL로 도시된 로우 방향으로 연장되는 복수의 워드선을 포함한다.
X 어드레스 버퍼 블럭(101)은 X 어드레스 신호 AxO-i를 수신하여, 이를 내부 X 어드레스 신호로 변환하는 한편, Y 어드레스 버퍼 블럭(102)은 Y 어드레스 신호 AyO-i를 수신하여, 이를 내부 Y 어드레스 신호로 변환한다. 따라서, X 어드레스 신호 AxO-i 및 Y 어드레스 신호 AyO-i는 메모리 셀 어레이(100) 내의 메모리 셀(100a)과 같은 메모리 셀중 하나를 특정한다.
기록 인에이블 제어부(104)는 특정 메모리 셀(100a)에 대한 기록 동작 및 판독 동작을 제어하는 기록 인에이블 신호 WE를 수신한다. 기록 인에이블 제어부(104)는 제어 신호를 기록 버퍼(114) 및 I/O 래치(115)에 전달한다. 판독 제어부(109) 또한 기록 인에이블 신호 WE를 수신한다.
X 어드레스 신호 AxO-i는 X 어드레스 버퍼 블럭(101)을 통해 래칭을 위해 X 어드레스 래치부(105)에 전송되고, 그로부터, 클럭 버퍼(103)로부터 공급되는 클럭 신호 CLK에 응답하여 로우 디코더(107)로 전달된다. 컬럼 디코더(108)는 Y 어드레스 신호 AyO-i를 디코드한다.
메모리 셀 어레이(100) 내의 메모리 셀(100a)이 디코드된 X-어드레스 및 Y-어드레스 신호에 기초하여 특정화되거나 선택됨으로써, 선택된 메모리 셀(100a)로부터의 판독 데이터가 비트선 bt 및 /bt 및 컬럼 스위치(112)를 통해 데이터선 RB 및 /RB에 전송된다.
버퍼(111)는 지연 회로(110)로부터의 출력 지연 신호 OUT을 파형 성형하고, 지연 신호 OUT의 구동력을 상승시켜, 감지 증폭기 블럭(113) 내의 복수개의 감지 증폭기를 구동시키는 감지 증폭기 인에이블 신호 SE를 전달한다. 감지 증폭기 인에이블 신호 SE는 감지 증폭기 블럭(113) 내의 판독 데이터의 래치 타이밍을 결정한다.
감지 증폭기 블럭(113)은 버퍼(111)로부터 출력된 감지 증폭기 인에이블 신호 SE에 응답하여, 데이터선 RB 및 /RB 상의 판독 데이터를 래치한다. 감지 증폭기 블럭(113)에 의해 래치된 판독 데이터는 증폭되어 증폭 데이터 SAN 및 SAP (도 4 참조)로서 I/O 래치(115)를 통해 전달된다.
상기한 구성에서, 메모리 장치는, 클럭 신호 CLK에 기초하여 판독 제어부(109)로부터 지연 회로(110)로 신호 IN이 전달될 때의 타이밍이 메모리 셀(100a)이 어드레스 디코더(107 및 108)에 의해 선택될 때의 타이밍과 일치하는 특징을 갖는다.
특히, 클럭 버퍼(103)로의 클럭 신호 CLK의 입력과 판독 제어부(109)로부터의 신호 IN의 출력 간의 시간 간격은 어드레스 버퍼(101 및 102)로의 어드레스 신호 AxO-i 및 AyO-i의 입력과 메모리 셀(100a)의 선택을 위한 로우 및 컬럼 디코더(107 및 108)로부터의 디코드된 어드레스 신호의 출력 간의 시간 간격 (디코드 시간)과 같다.
지연 회로(110)는, 판독 제어부(109)로부터 판독 신호 IN을 수신하고, 특정 메모리 셀(100a)의 선택과 데이터선 RB 및 /RB로의 판독 데이터의 출력 간의 판독 시간에 기초하여 신호 IN의 입력과 신호 OUT의 출력 간의 지연 시간을 발생시킨다. 따라서, 지연 회로(110)는 데이터선 RB 및 /RB 상의 판독 데이터를 감지 증폭기에 의해 래치하기 위한 최적의 타이밍에서 감지 증폭기 인에이블 신호 SE를 생성한다.
도 4a 및 도 4b를 참조하면, 감지 증폭기 블럭(113)의 감지 증폭기(113a)는 래치 타입이고 감지 증폭기 인에이블 신호 SE의 하이 레벨에 응답하여 데이터선 RB 및 /RB 상의 판독 데이터를 래치시킨다. 작은 진폭을 갖는 데이터선 RB와 /RB 간의 전압차가 감지 증폭기(113a)의 차동 증폭기에서 증폭되어 증폭된 상보형 데이터 신호 SAN 및 SAP로서 출력된다.
도 4b에 도시된 바와 같이, 등화 신호 EQ를 이용하여 데이터선 RB 및 /RB 둘 다의 전위가 등화된 후에, 데이터선 RB 및 /RB의 진폭이 결국 판독 데이터를 따르고, 감지 증폭기 인에이블 신호 SE의 타이밍에서 래치됨으로써, 출력 SAN 및 SAP가 SE의 타이밍에서 데이터선 RB 및 /RB의 진폭을 따른다. 감지 증폭기 인에이블 신호 SE는, 후술하는 바와 같이, 지연 회로(110)에 의해 발생되는 지연 시간을 갖는다.
도 5a는 도 1의 지연 회로를 부분적 상세도로서 도시하고, 도 5b는 도 5a에 도시된 지연 블럭(24)들중 하나의 상세도를 도시한다. 지연 회로(110)는 복수(k)개의 지연 블럭(24) 및 하나의 지연 제어부(26)를 포함한다. 도 5b에 도시된 지연 블럭(24)은 "n"개의 더미 셀(37)을 포함하는 제1의 더미 셀 그룹, 및 "m"개의 더미 셀(37)을 포함하는 제2의 더미 셀 그룹을 포함하는데, 이들은 모두 한 쌍의 비트선 b1 및 /b1에 접속된다. 제2 그룹의 더미 셀(37)용의 워드선은 더미 셀(37)의 비선택 상태로 접지선에 접속되어 고정되는 반면, 제1 그룹의 더미 셀(37)용의 워드선에는 신호 IN 등의 입력 신호가 공급된다.
도 6a는 제1 그룹의 더미 셀(37)들중 하나를 도시한다. 표시된 더미 셀(37)은, 도 2a의 메모리 셀의 저장 노드(81)에 대응하는 nMOSFET(37a)의 소스가 접지 레벨로 고정된다는 사실을 제외하고는 도 2a에 도시된 메모리 셀(100a)과 동일한 구성을 갖는다. 도 6b는 도 6a에 도시된 더미 셀(37)과 등가의 회로 구성을 도시한다. 제2 그룹의 더미 셀(37)은 워드선을 제외하고는 제1 그룹의 더미 셀(37)과 유사하다. 지연 블럭(24)의 제1 그룹 내의 "n"개의 더미 셀과 도 5b에 도시된 pMOSFET(38)을 조합하여 포함하는 nMOSFET(37a)이 지연 회로(110) 내의 인버터(39)를 구성한다.
도 5a로 돌아가면, 각 지연 블럭(24) 내의 인버터(39)는 지연 게이트로서 기능을 하는데, 여기서 pMOSFET(38)이 풀-업 트랜지스터로서 기능하는 지연 게이트로서 기능한다. 복수개의 인버터(39)가 더미 비트선(25)(또는 b1)을 통해 캐스케이드된다. 제1 스테이지 인버터(39)는 판독 제어부(109)로부터의 입력 신호 IN을 수신하고, 마지막 스테이지 (k번째) 인버터(39)는 감지 증폭기 인에이블 신호 SE로서 사용되는 출력 신호 OUT를 전달한다.
지연 회로(110)에 의해 발생되는 지연 시간은 디코더 및 감지 증폭기로부터 가장 먼 거리에 위치한 특정 메모리 셀의 판독 시간에 대응하거나, 판독 데이터를 가장 먼공하도록 고안된다. 판독 시간은 디코더에 의해 특정 메모리 셀이 선택되는 순간과 데이터선 RB와 /RB 간의 전위차가 통상 수십 밀리 볼트인 감지 증폭기의 임계 전압 위로 상승하는 순간 간의 시간 간격에 의해 정해진다.
더미 셀(37)의 nMOSFET(37a)은 메모리 셀(100a)의 nMOSFET 전달 게이트(205)의 구성과 유사한 구성 (마스크 패턴 등)을 갖도록 고안된다. 따라서, 메모리 셀(100a)의 특징의 불규칙성이 지연 회로(110)의 특징의 불규칙성에 반영된다.
더미 셀(37)의 nMOSFET(37a)은 주변 논리 회로의 nMOSFET의 게이트폭보다 작은 게이트폭을 갖고, 주변 논리 회로의 nMOSFET에 비해 더 작은 구동력 및 다른 임계 전압을 갖는다. 일반적으로, nMOSFET(37a)은 복잡한 구성을 갖는다.
도 5a에서, 지연 블럭(24)은 전술한 바와 같이, 비선택 상태로 고정된 "m"개의 더미 셀(37)을 갖고, 이 더미 셀(37)들은 "n"개의 nMOSFET(37a)을 포함하는 인버터(39)의 구동력에 대한 부하로서 기능을 한다.
각 인버터(39)의 pMOSFET(38)에 직렬 접속된 pMOSFET(41)과 지연 제어부(26)의 pMOSFET(42)이 조합하여 전류 미러를 형성한다. pMOSFET(41 및 38)을 통해 흐르는 전류는, 셀 판독 전류 Id를 직류 전류로서 모니터하는 지연 제어부(26)에 의해 정적으로 제어된다. 지연 제어부(26)의 nMOSFET(44)은 더미 셀(37)의 nMOSFET(37a)과 유사한 구성을 갖는다.
도 3b에 도시된 메모리 셀의 동작에서, 워드선 WL을 통해 공급되는 메모리 판독 신호 IN이 메모리 셀(100a)의 비선택에 대해 로우 레벨이라고 가정하는 경우, 메모리 셀(100a)에 4개의 트랜지스터(201 내지 204)를 포함하는 플립플롭이, nMOSET 전달 게이트(205 및 206)의 오프 상태로 인해 비트선 bt 및 /bt로부터 전기적으로 분리된다.
판독 동작시에는, 비트선 bt 및 /bt가 도 2의 프리차지부(112)에 의해 특정 전위까지 프리차지된다. 메모리 판독 신호 IN이 하이 레벨로 상승하는 경우, 전달 게이트(205 및 206)가 턴 온되어, 4개의 트랜지스터(201 및 204)를 포함하는 플립플롭이 비트선 bt 및 /bt에 결합된다. 데이터 저장 트랜지스터(203 및 204)가 각각 온 오프되면, 트랜지스터(203)는 대응하는 비트선 bt로부터 판독 전류를 유도하는 한편, 데이터 저장 트랜지스터(204)는 오프 상태로 인해 대응하는 비트선 /bt로부터 판독 전류를 유도하지 않는다. 비트선 bt 및 /bt로부터 메모리 셀(100a)로 흐르는 전류차는 감지 증폭기 블럭(113)에 의해 전압차로서 검출된다.
판독 전류는 주변 회로가 통상 갖는 전류에 비해 매우 작은 전류이다. 지연 회로는 주변 회로의 전류에 비해 비교적 큰 전류를 갖는다. 이는 각 인버터(39)에 의한 출력 전류가 배수, 예컨대, 셀 판독 전류를 갖는 nMOSFET(44)의 정수배인 특정 전류 미러 구성에 의해 성취된다. 인버터의 큰 전류에도 불구하고, 지연 회로의 nMOSFET의 특징의 불규칙성이나 변동이 메모리 셀의 nMOSFET의 특징이나 능력의 불규칙성이나 변동을 반영한다.
메모리 셀 어레이의 주변 영역에 위치한 메모리 셀은, 메모리 셀이 디코더에 의해 특정화된 이후, 큰 판독 시간을 소비한다. 메모리 셀의 판독 시간들중 가장 큰 판독 시간은 지연 회로(110)에 의해 발생되는 지연 시간과 동일하게 설정된다. 최장 판독 시간과 지연 시간간의 동등함이 "n", "m" 및 "k"의 수를 조정하면서, 트라이-앤드-에러 방식(try-and-error manner)에 의해 발견된다. 이에 대해서, "k"에 대하여 큰수, "n"에 대하여 작은 수 또는 "m"에 대하여 큰 수를 설정하면 큰 지연 시간을 제공하고, 반대로 "k"에 대하여 작은수, "n"에 대하여 큰 수 또는 "m"에 대하여 작은 수를 제공하면 더 작은 지연 시간을 제공한다.
SRAM의 설계시에, 최장의 판독 시간과 지연 시간간의 동일성이 얻어진 후에, 최종 생산품의 메모리 셀의 특징이나 능력의 불규칙성이나 변동이 지연 회로에 의한 지연 시간에 반영된다.
도 7을 참조하면, 제1 실시예의 변형에 따른 SRAM의 지연 회로는, 저장 nMOSFET(203)의 게이트가 본 실시예에서의 소스선에 접속된 것을 제외하고는 제1 실시예의 더미 셀과 유사한 복수개의 더미 셀을 포함한다. 이러한 구성은, 노드(81)가 게이트가 하이 레벨로 유지되는 저장 nMOSFET(203)을 통해 접지에 접속되기 때문에, 제1 실시예의 구성과 동일하다.
도 8을 참조하면, 제2 실시예에 따른 SRAM의 지연 회로는, 본 실시예의 지연 회로가 4개단의 인버터(39A, 39B, 39C 및 39D)를 갖는다는 것을 제외하고는 제1 실시예와 유사하다. 제1 실시예의 경우에서와 같이, 각각의 pMOSFET(41)은 pMOSFET(42)의 W/L비의 배이고 pMOSFET(38)의 W/L 비보다 큰 W(게이트 폭)/L(게이트 길이)을 갖는다. 따라서, pMOSFET(38)이 갖고 있는 전류는 pMOSFET(41)의 트랜지스터 크기에 의해 영향을 받지 않는다.
도 9는 지연 회로의 입력 신호 IN과 인버터(39A, 39B, 39C, 39D) 각각으로부터의 출력 신호 b1, b2, b3 및 b4의 타이밍 챠트를 도시한다. 인버터(39A)의 출력 b1이 신호 IN의 상승에 응답하여 강하한다. 출력 b1의 하강속도는 도 5b에 도시된 바와 같은 제1 그룹의 더미 셀의 nMOSFET(37a)에 의해 결정된다. 유사하게, 인버터(39C)의 출력 b3는 제1 그룹의 더미 셀의 nMOSFET(37a)의 구동력에 대응하는 속도로 하강한다. 출력 b1 및 b3의 하강 속도의 불규칙성이나 변동은, 메모리 셀(100a)의 nMOSFET 전달 게이트(205 및 206)의 구성과 유사한 nMOSFET(37a)의 구성으로 인해, 메모리 셀(100a)의 특징의 불규칙성이나 변동에 대응한다.
인버터(39B)의 출력 b2는 인버터(39A)의 출력 b1의 하강에 응답하여 상승한다. 신호 b2의 상승 속도는 제2 스테이지 풀-업 트랜지스터 P6(38)의 구동력에 따른다. 유사하게, 신호 b4의 상승 속도는 제4 스페이지 풀-업 트랜지스터 P8(38)의 구동력에 따른다.
풀-업 트랜지스터(P6 및 P8)의 구동력은 지연 제어부(26), 또는 전류 미러 및 nMOSFET(44)에 의해 제어되어, 메모리 셀(100a)의 특징을 반영하도록 제어된다. 따라서, 신호 b2, 신호 b4, 및 신호 SE의 타이밍이 지연 회로에 우수한 특징을 제공하는 메모리 셀(100a)의 특징을 반영한다.
도 2의 반도체 기억 장치에서는, 감지 증폭기(113)가 데이터 RB 및 /RB를 감지 증폭기 인에이블 신호 SE의 하이 레벨로 래치하기 때문에, 로우 레벨의 감지 증폭기 인에이블 신호 SE에 비해, 하이 레벨의 감지 증폭기 인에이블 신호 SE를 최적의 타이밍으로 출력하는 것이 중요하다.
지연 회로(110)로부터의 출력 신호 OUT의 타이밍은 메모리 셀 어레이(100)의 주변 영역에 배치된 메모리 셀(100a)에 대한 판독 시간의 타이밍과 동일하여, 메모리 셀중 가장 늦은 판독 데이터를 제공한다. 즉, 출력 신호 OUT의 타이밍은 데이터선 RB와 /RB 간의 특정 전압차로서 나타나는 특정 메모리 셀의 판독 데이터의 타이밍과 일치하도록 설정해야 한다.
더미 비트선(25)의 실제 길이는 비트선 bt 및 /bt의 길이보다 상당히 짧다. 더미 비트선(25)이 비트선과 길이가 동등한 경우, 디지트선 RB 및 /RB에 공급된 출력 전압 OUT가 디지털 신호로서 사용되기에는 매우 낮다. 따라서, 지연 회로(110)는 각각이 가변 지연을 갖는 지연 게이트로서 복수의 인버터(349)를 사용한다.
도 8에서의 pMOSFET P9(42)의 구동력에 대한 pMOSFET P1∼P4(41)의 구동력의 적절한 비, 즉 적절한 전류 미러비는 인버터(39)에 대하여 충분한 구동력을 제공하여 대응하는 더미선(25)을 구동하기 위한 디지털 신호를 출력한다.
메모리 셀(100a) 내의 nMOSFET(205 또는 206)의 구성과 유사한 구성을 갖는 인버터(39) 내의 nMOSFET(37a)의 사용은 메모리 셀(100a)의 특성 불규칙성과 유사한 지연 회로(110)의 특성 불규칙성을 제공한다. 각 인버터(39) 내의 nMOSFET(37a)의 적절한 수 "n" 및 적절한 전류 미러비는 각 인버터(39)의 충분한 구동력을 보증한다.
각 인버터 내의 수 "m"이 크면 대응하는 더미 비트선(25)에 큰 지연을 제공하고, 적절한 수 "m"이 선택되면 대응하는 더미 비트선(25)에 대하여 최적의 지연 시간을 제공한다.
인버터(39)의 수 "k"가 크면 큰 지연을 제공하고, 적절한 수 "k"가 선택되면 최대의 판독 시간과 동일한 지연 회로(110)에 의한 최적의 지연 시간을 제공한다.
"n", "m" 및 "k"에 대하여 적절한 값을 선택하여 트라이-앤드-에러 방식(try-and-error manner)을 이용함으로써, 최대의 판독 시간과 동일한 최적의 지연 시간이 지연 회로에서 얻어질 수 있다. 트라이-앤드-에러 기술은 우선 회로 시뮬레이터에서 사용되고 나서 생산품에 적용될 수 있다.
도 10을 참조하면, 본 발명의 제2 실시예에 따른 반도체 기억 장치의 지연 회로(110)는 pMOSFET P10(43)이 본 실시예에서 지연 제어부(26) 내의 pMOSFET P9(42)와 직렬로 제공되는 점을 제외하고는 도 8의 지연 회로와 유사하다. pMOSFET(43)은 pMOSFET(38)의 구성과 유사한 구성을 가지며, pMOSFET(43)의 게이트가 접지에 접속된다. pMOSFET(43)의 제공은 전류 미러의 전류비의 정밀도를 개선한다.
도 11을 참조하면, 본 발명의 제4 실시예에 따른 반도체 기억 장치의 지연 회로는 pMOSFET(43)의 게이트가 미세하게 제어되어 지연 제어부(26)에서 최적의 전류를 얻는 점을 제외하고는 도 10의 지연 회로와 유사하다.
도 12를 참조하면, 본 발명의 제5 실시예에 따른 반도체 기억 장치의 지연 회로는 단일의 pMOSFET(41)이 각 지연 블럭(24)에 제공되는 점을 제외하고는 도 8의 지연 회로와 유사하다. pMOSFET(41)은 인버터(39) 내의 pMOSFET 뿐만 아니라 전류 미러 구성의 출력측 소자로서 기능한다.
도 13을 참조하면, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 지연 회로는 단일의 공통 pMOSFET(41E)이 도 10의 각각의 pMOSFET(41) 대신에 본 실시예에서 복수의 인버터에 제공되는 점을 제외하고는 도 10의 지연 회로와 유사하다.
도 14를 참조하면, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 지연 회로는 pMOSFET(43)의 게이트가 미세하게 제어되어 지연 제어부(26)에서 원하는 전류를 얻는 점을 제외하고는 제6 실시예와 유사하다.
도 15a를 참조하면, 본 발명의 지연 회로의 특성 불규칙성을 감지 증폭기의 판독 타이밍에 대하여 종래의 지연 회로의 것과 비교한다. 도 15a에서, 종래의 반도체 기억 장치의 각 인버터 내의 pMOSFET(38)의 임계 전압이 불규칙성 또는 설계 임계 전압으로부터 ±0.1 볼트의 편차 ΔVp를 가질 때, 감지 증폭기에 의해 래치된 전압차 ΔV는 50 밀리볼트의 평균차로부터 ±5 밀리볼트 일탈된다. 한편, 본 발명의 감지 증폭기에 의해 래치된 전압차 ΔV는 동일한 경우에서 실질적으로 일정하게 유지된다. ΔV는 도 15b에 도시된 바와 같이, 감지 증폭기 인에이블 신호 SE에 의해 활성화되는 감지 증폭기에 의한 래칭 타이밍에서의 데이터선 RB와 /RB 간의 전압차에 의해 정의된다. 도 15b에 도시된 바와 같이, ΔV는 감지 증폭기 인에이블 신호 SE의 타이밍이 일탈되는 경우에 설계값으로부터 일탈된다. 따라서, 도 15a로부터 알 수 있듯이, 본 발명은 pMOSFET의 임계 전압의 불규칙성에 상관없이 감지 증폭기 인에이블 신호 SE의 일정한 타이밍을 달성한다.
감지 증폭기 인에이블 신호 SE의 타이밍이 일정한 이유는 질적으로 다음과 같다. pMOSFET의 임계 전압 Vtp가 설계값으로부터 하강한 경우, pMOSFET(38)은 일반적으로 온 상태에서 더 많은 전류를 운반하여, 인버터(39)의 출력 신호(도 9의 b2 및 b4 등)가 하이 레벨로 상승하는 상승 속도가 경사가 급한 방향을 향하여 일탈된다. 즉, 지연이 보다 작게 된다.
그러나, 본 실시예에서는, pMOSFET(42)의 낮은 임계 전압은 pMOSFET(42)의 게이트 전위, 또는 도 8의 노드 "pg"의 전위를 상승시킨다. pMOSFET(42)의 게이트 전위의 상승은 pMOSFET(38)의 임계 전압에 기인한 변화를 소거하기 위해 pMOSFET(38)의 전류를 더욱 낮춘다. 따라서, 래칭 타이밍이 일정하게 유지된다.
보다 구체적으로, 도 8에서 지연 제어부(26) 내의 nMOSFET(44)은 셀 판독 전류 Id와 동일한 일정한 전류를 항상 운반한다. 지연 제어부(26) 내의 pMOSFET(42)의 낮은 임계 전압 Vtp는 pMOSFET(42)이 보다 많은 전류를 운반할 수 있게 한다. 이는 pMOSFET(42)의 게이트 전위 및 pMOSFET(41)의 게이트 전위의 상승을 초래한다. pMOSFET(41)의 게이트 전위의 상승은 pMOSFET(41)의 낮은 임계 전압에 기인한 전류 증가를 소거한다. 따라서, pMOSFET(41)은 그의 낮은 임계 전압에 상관없이 전류 미러비에 대응하는 다수의 셀 판독 전류 Id를 운반한다. 따라서, pMOSFET의 특성 불규칙성이 인버터(39)에 의한 지연 시간에 영향을 주지 않아, 지연 회로는 감지 증폭기 인에이블 신호 SE에 대하여 최적의 타이밍을 발생시킨다.
제조 공정에 기인한 임계 전압 또는 주위 온도의 불규칙성이 메모리 셀(100a) 내의 pMOSFET(201 및 202) 뿐만 아니라 지연 회로(100) 내의 pMOSFET(41, 42 및 38)에서 균일하게 생긴다. 메모리 셀(100a) 내의 pMOSFET(201 및 202)의 임계 전압이 불규칙성을 갖는 경우, pMOSFET(201 및 202)가 메모리 셀(100a) 내의 부하 저항으로서만 동작하기 때문에 임계 전압의 불규칙성은 메모리 셀에 대한 판독 시간에 영향을 주지 않는다.
한편, nMOSFET의 임계 전압이 설계값으로부터 일탈된 경우, 지연 회로에 의한 지연 시간 뿐만 아니라 메모리 셀로부터의 판독 타이밍이 임계 전압의 불규칙성에 영향을 받는다. 이러한 상태에서, 지연 시간의 편차는 판독 타이밍의 편차에 대응하여, 양 타이밍이 후술하는 바와 같이 최적의 관계를 갖는다.
도 5a로 돌아가서, 스테이지의 수 "k"가 1인 경우, 도 9의 신호 b1에 대응하는 출력 신호 OUT의 하강이 단일의 인버터(39) 내의 nMOSFET(37A)에 의해 구동된다. 따라서, 이 경우, pMOSFET(38)은 출력 신호 OUT의 로우 레벨의 타이밍에 영향을 주지 않는다. 따라서, 다음과 같은 검토는 스테이지 수 "k"가 2 이상인 경우에 관한 것이다. 요약하면, "k"가 큰 수이면 pMOSFET(38 및 41)의 임계 전압의 불규칙성의 소거를 제공한다.
도 5b의 지연 블럭(24)에서, 제1 그룹 내의 nMOSFET(37)의 수 "n"이 크면 b1 및 b3과 같은 각 인버터의 출력 신호가 완전 범위의 디지털 신호이도록 지연 블럭(24)의 높은 전류 구동력을 제공한다. 또한, 제2 그룹 내의 nMOSFET(37)의 수 "m"이 크면 지연 블럭(24)의 낮은 전류 구동력을 제공하고, 지연 블럭(24)이 최적의 타이밍을 얻도록 제1 그룹 내의 nMOSFET(37)의 구동력을 제어하는 데 사용될 수 있다.
본 실시예는 SRAM에만 적용되는 것이 아니라, ROM 및 플래시 메모리 뿐만 아니라 메모리 셀 내에 nMOSFET을 갖는 DRAM에 적용될 수 있다.
본 실시예의 지연 회로를 갖는 SRAM에서, 지연 회로의 더미 비트선은 비트선 bt 및 /bt의 길이에 대응하는 길이를 갖는다. 따라서, 지연 회로는 그 레이아웃이 엄격할 필요는 없다. 하지만, 메모리 셀 어레이 내의 메모리 셀 및 지연 회로 내의 더미 셀은 사이즈가 유사하고 동일한 방향으로 베열된 유사한 패턴들을 가져야 한다. 이러한 구성은 제조 중 마스크 패턴에 의해 야기된 양 패턴 간의 정렬 불일치를 방지한다.
지연 회로 내의 더미 셀은 도핑과 같은 제조 단계 중에 메모리 셀 또는 더미 셀의 특성 불규칙성을 방지하는 복수의 다른 더미 셀에 의해 둘러싸일 수 있다. 선택적으로, 불량의 메모리 셀을 대신하는 복수의 리던던시 메모리 셀이 지연 회로 내의 더미 셀을 둘러싸는 데 제공될 수 있다.
상술한 바와 같이, 상기 각 실시예들의 지연 회로는 메모리 셀 내의 nMOSFET에 기인한 판독 시간의 불규칙성을 소거하는 지연 시간을 발생시킨다. 지연 회로는 메모리 셀 내의 pMOSFET의 불규칙성에 영향을 받지 않는 판독 시간의 특성을 반영하는 지연 회로 내의 pMOSFET의 불규칙성에 기인한 지연 시간의 불규칙성을 발생시키지 않는다.
대안으로, 본 발명의 지연 회로는 메모리 셀 내의 pMOSFET의 불규칙성에 기인한 판독 시간의 불규칙성을 소거하는 지연 시간을 발생시키고, 메모리 셀 내의 nMOSFET의 불규칙성에 영향을 받지 않는 판독 시간의 특성을 반영하는 지연 회로 내의 nMOSFET의 불규칙성에 기인한 지연 시간을 발생시키지 않는다. 이러한 구성은 비동기식 기억 장치에 적절하다.
비동기식 기억 장치에서, 메모리 셀은 클럭 신호 내의 클럭 펄스에 상관없이 입력되는 어드레스 신호에 의해 특정되고, 특정 메모리 셀로부터 판독 데이터가 판독된다. 도 16에 도시된 바와 같이, 다음의 데이터가 판독되기 전에, 이전의 데이터가 다음의 어드레스의 입력시에 프리차지 펄스 Pr을 발생시킴으로써 리셋된다. 프리차지는 프리차지 펄스 Pr에 응답하여 소스 전위에서 비트선 bt 및 /bt의 전위를 등화함으로써 실행된다.
도 17을 참조하면, 비트선 bt 및 /bt에 대한 프리차지 동작을 실행하기 위한 프리차지부는 프리차지 펄스 Pr을 수신하기 위한 게이트를 갖는 pMOSFET(401, 402 및 403)을 포함한다. pMOSFET(401 및 403)은 비트선을 프리차지하는 데 유효하고 pMOSFET(402)은 비트선을 등화하는 데 유효하다.
감지 증폭기에 의한 판독 데이터의 래치는 프리차지 시간 Pt가 프리차지 펄스의 종단에 도달할 때까지 대기해야 한다. 따라서, 프리차지 펄스의 프리차지 시간은 가능한 한 짧은 것이 바람직하다. 프리차지 시간 Pt는 프리차지 pMOSFET(401 및 403)의 구동력에 기초하여 단독으로 결정되고, 기억 장치 내의 nMOSFET에 의해 영향을 받지 않는다.
프리차지 시간 Pt는 본 발명의 제8 실시예에 따른 지연 회로에 의해 발생될 수 있다. 프리차지 시간 Pt는 비트선 bt 및 /bt의 프리차지의 지연에 기초하여 결정되는 것이 바람직하다. 따라서, 본 실시예의 지연 회로는 도 18에 도시된 바와 같은 구성을 가져야 한다.
도 18의 지연 회로는 도 18의 pMOSFET 및 nMOSFET이 도 1의 지연 회로와 반대인 점을 제외하고는 도 1의 지연 회로와 유사하다. 보다 구체적으로, 각 인버터 내의 nMOSFET(41t)과 지연 제어부(26t) 내의 nMOSFET(42t)가 조합하여 전류 미러를 형성한다. 지연 제어부(26t) 내의 pMOSFET(44t)과 각 인버터 내의 pMOSFET(37At)을 형성하는 pMOSFET 소자는 유사한 구성, 즉 유사한 트랜지스터 사이즈, 유사한 불순물 농도를 갖는다. 이들 구성에 의해, 도 18의 지연 회로는 pMOSFET의 특성 불규칙성을 반영하고 nMOSFET 또는 풀-다운 트랜지스터의 특성 불규칙성에 의해 영향을 받지 않는 불규칙성을 갖는 지연 시간을 발생시킬 수 있다.
"k", "n" 및 "m"의 수는 트라이-앤드 에러 방식을 이용하여 지연 시간을 조정하기 위해 선택될 수 있다. 각 인버터 내의 pMOSFET(37At)의 사이즈는 프리차지 pMOSFET(401 및 403) 또는 기억 장치의 주변 회로에 이용되는 트랜지스터의 트랜지스터 사이즈와 유사할 수 있고, pMOSFET(201 및 202)의 트랜지스터 사이즈보다 크다.
상기 실시예들은 단지 예로서 설명된 것으로, 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 범주를 이탈하지 않고서 당 분야에 숙련된 자들에 의해 다양한 변형 또는 대체가 용이하게 이루어질 수 있다.
본 발명에 따르면, SRAM과 같은 대규모 집적 반도체 장치에서 최적의 데이터 래치 타이밍을 제공하는 최적의 지연 시간을 발생시킬 수 있는 지연 회로를 제공한다.

Claims (16)

  1. 복수의 메모리 셀(100a)을 포함하는 메모리 셀 어레이(100), 상기 메모리 셀들(100a)중 하나를 선택하기 위해 어드레스 신호를 디코딩하기 위한 어드레스 디코더(107, 108), 감지 증폭기 인에이블 신호에 응답하여 제1 타이밍에서 상기 메모리 셀들(100a)중 상기 하나로부터의 판독 데이터를 래치하기 위한 판독 회로(113), 및 상기 메모리 셀들(100a)중 상기 하나의 선택에 응답하여 상기 제1 타이밍을 특정하기 위한 지연 신호를 발생시키기 위한 지연 회로(100a)를 포함하고, 상기 지연 신호는 상기 메모리 셀(100a) 내의 pMOSFET(201, 202) 및 nMOSFET(205, 206) 중 어느 하나의 특성의 불규칙성을 반영하는 지연 시간을 갖는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 지연 시간은 상기 메모리 셀(100a)의 판독 특성의 불규칙성을 반영하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 지연 시간은 상기 메모리 셀(100a) 각각에서의 nMOSFET 트랜스퍼 게이트(205, 206)의 임계 전압의 불규칙성을 반영하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 지연 회로(110)는 인버터(39)를 포함하는 적어도 하나의 지연 블럭(24), 및 지연 제어부(26)를 포함하고, 상기 인버터(39)와 상기 지연 제어부(26)는 전류 미러를 형성하고, 상기 지연 제어부(26)는 상기 전류 미러의 기준측을 이루고 셀 판독 전류와 실질적으로 동일한 전류를 전달하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 인버터(39)는 상기 전류 미러의 출력측을 이루고 상기 셀 판독 전류 보다 큰 전류를 전달하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 인버터(39)는 상기 인버터(39)의 풀-다운측내에 복수의 병렬 nMOSFET(37a)를 포함하고, 상기 병렬 nMOSFET(37a) 각각은 상기 메모리 셀(100a)내의 nMOSFET 트랜스퍼 게이트(205, 206)의 구성과 유사한 구성을 갖는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 지연 회로(100)는 상기 메모리 셀(100a)의 구성과 유사한 구성을 각각 갖는 복수의 제1 더미 셀(37)을 포함하고, 상기 더미 셀 내의 상기 병렬 nMOSFET(37a) 각각은 상기 더미 셀 내의 상기 nMOSFET 트랜스퍼 게이트(205, 206)에 대응하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 지연 회로(110)는 상기 인버터(39)에 대응하는 복수의 제2 더미 셀(37)을 더 포함하고, 상기 제2 더미 셀(37) 각각은 상기 메모리 셀(100a)의 구성과 유사한 구성을 갖고 상기 인버터(39)에 대한 로드를 이루는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 메모리 셀(100a)의 저장 노드에 대응하는 제1 및 제2 더미 셀(37) 각각내의 노드(81)는 접지선에 접속되는 반도체 기억 장치.
  10. 제4항에 있어서, 상기 지연 제어부(26)는 상기 전류 미러를 형성하는 제1 pMOSFET(42), 및 상기 메모리 셀(100a) 내의 nMOSFET 트랜스퍼 게이트(205, 206)의 트랜지스터 크기와 동일한 트랜지스터 크기를 갖는 제1 nMOSFET(44)를 포함하는 반도체 기억 장치.
  11. 제10항에 있어서, 상기 지연 제어부(26)는 상기 제1 pMOSFET(42)와 상기 제1 nMOSFET(44) 사이에 접속되고 접지선에 접속된 게이트를 갖는 제2 pMOSFET(43)를 더 포함하는 반도체 기억 장치.
  12. 제10항에 있어서, 상기 지연 제어부(26)는 상기 제1 pMOSFET(42)와 상기 제1 nMOSFET(44) 사이에 접속되고 상기 제1 nMOSFET(44)내의 전류를 조정하기 위한 입력 신호를 수신하기 위한 게이트를 갖는 제2 pMOSFET(43)를 더 포함하는 반도체 기억 장치.
  13. 제1 활성 신호에 응답하여 제1 데이터 신호를 데이터선(bt, /bt, RB, /RB)에 출력하기 위한 제1 회로(100), 제2 활성 신호에 응답하여 상기 데이터선(bt, /bt, RB, /RB)으로부터의 상기 제1 데이터 신호를 래치하기 위한 제2 회로(113), 및 상기 제1 활성 신호에 응답하여 상기 제1 활성 신호에 대하여 지연 시간을 갖는 상기 제2 활성 신호를 발생시키기 위한 지연 회로(110)를 포함하고, 상기 지연 시간은 상기 제1 회로(100)내의 pMOSFET(201, 202, 401, 403) 및 nMOSFET(205, 206) 중 어느 하나의 특성의 불규칙성을 반영하는 반도체 장치.
  14. 제13항에 있어서, 상기 데이터선(bt, /bt)을 프리차징하기 위한 프리차지 pMOSFET(401, 403)을 더 포함하고, 상기 지연 시간은 상기 프리차지 pMOSFET(401, 403)의 특성의 불규칙성을 반영하는 반도체 장치.
  15. 제1 MOSFET(38) 및 제2 MOSFET(37A)를 각각 포함하는 복수의 캐스케이드된 인버터(39), 제1 도전형을 갖고 제1 소스 라인과 제2 소스 라인 사이에 상기 인버터들(39)중 대응하는 하나와 직렬로 접속된, 상기 인버터(39) 각각에 대해 배치된 제3 MOSFET(41), 제1 도전형을 갖고 상기 제3 MOSFET(41)와 결합하여 전류 미러를 형성하는 제4 MOSFET(42), 및 제2 도전형을 갖고 상기 제1 소스선과 상기 제2 소스 선 사이에 상기 제4 MOSFET(42)와 직렬로 접속되어 상기 제4 MOSFET(42)를 위한 고정된 전류를 전달하는 제5 MOSFET(44)를 포함하는 지연 회로.
  16. 서로 병렬로 접속되고 제1 MOSFET(38) 및 제2 MOSFET(37A)를 각각 포함하는 복수의 캐스케이드된 인버터(39), 제1 도전형을 갖고 제1 소스선과 제2 소스선 사이에 상기 캐스케이드된 병렬 인버터들(39)과 직렬로 접속된 제3 MOSFET(41E), 제1 도전형을 갖고 상기 제3 MOSFET(41E)와 결합하여 전류 미러를 형성하는 제4 MOSFET(42), 및 제2 도전형을 갖고 상기 제1 소스선과 상기 제2 소스선 사이에 상기 제4 MOSFET(42)와 직렬로 접속되어 상기 제4 MOSFET(42)를 위한 고정된 전류를 전달하는 제5 MOSFET(44)를 포함하는 지연 회로.
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