JP2007066503A

JP2007066503A - センシングマージン可変回路及びそれを備える半導体メモリ装置

Info

Publication number: JP2007066503A
Application number: JP2006229411A
Authority: JP
Inventors: Chul-Woong Oh; 鐵雄呉
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-08-26
Filing date: 2006-08-25
Publication date: 2007-03-15
Also published as: US7701792B2; CN1933021B; US20070047358A1; KR100712528B1; TW200709222A; KR20070024209A; CN1933021A

Abstract

【課題】ヒューズまたは外部ピンを利用してセンシングマージンを制御できるセンシングマージン可変回路を提供する。
【解決手段】ダミーカラム部、制御部、感知増幅部及びセンシングマージン制御部を備える。ダミーカラム部は、データの読み取り時にイネーブルされるデータイネーブル信号及びデータ制御信号に応答して、ビットセルアレイから出力されるビット対を感知するまでのセンシングマージンを制御する。制御部は、レディ信号に応答してセンシングイネーブル信号を出力する。感知増幅部は、センシングイネーブル信号に応答して、ビットセルアレイから出力されるビット対を感知する。センシングマージン制御部は、レディ信号のスキュを調整することによって、ビット対が出力されて感知されるまでのセンシングマージンを制御する。
【選択図】図４

Description

本発明は、センシングマージン可変回路及び半導体メモリ装置に係り、特にヒューズまたは外部ピンを利用してセンシングマージンを制御できるセンシングマージン可変回路、及びそれを備える半導体メモリ装置に関する。

半導体メモリ装置のうちＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、電源が印加されている限り保存されたデータが維持される半導体メモリ素子であって、周期的なリフレッシュが必要なＤＲＡＭと区別される。一般的に、ＳＲＡＭセルは、データを保存するためのフリップフロップと二つのスイッチとから構成される。

ＳＲＡＭセルからデータを読み取る動作は、感知増幅器により行われる。感知増幅器は、二つのスイッチを介してそれぞれ出力されるビット信号ＢＩＴ及び反転ビット信号ＢＩＴＢの差を感知することによって、ＳＲＡＭセルに保存されたデータを読み取る。

図１は、一般的なＳＲＡＭの構造を示すブロック図である。以下、図１を参照して、ＳＲＡＭ１００のビットセルアレイ１０７に保存されたデータを読み取る動作について説明する。

クロック信号ＣＬＫと共にアドレス信号ＡＤＤ、出力イネーブル信号ＯＥ、チップ選択信号ＣＳが印加されれば、制御部１１５は、アドレス信号ＡＤＤに応答してローアドレス信号ＡＤＤＸ及びカラムアドレス信号ＡＤＤＹを出力する。また、制御部１１５は、クロック信号ＣＬＫに応答して、データイネーブル信号ＤＥＮ、データ制御信号ＤＣＴＲＬ、及びデータ制御信号ＤＣＴＲＬが反転されて所定の時間だけ遅延されたプリチャージ信号ＰＲＥＣＨＡＲＧＥを出力する。

ワードラインドライバ１０３は、ローアドレス信号ＡＤＤＸに応答してＸデコーダ１０１から出力されるローアドレスに応答してワードライン信号Ｗ／Ｌを出力することによって、ローアドレスに対応するビットセルアレイ１０７のワードラインをイネーブルさせる。また、ワードラインドライバ１０３は、データイネーブル信号ＤＥＮとデータ制御信号ＤＣＴＲＬとをダミーカラム部１０５に伝達する。

一方、ダミーカラム部１０５は、データイネーブル信号ＤＥＮとデータ制御信号ＤＣＴＲＬとに応答してレディ信号ＲＥＡＤＹを出力し、制御部１１５は、レディ信号ＲＥＡＤＹに応答してセンシングイネーブル信号ＳＥＮＳＥを出力する。

感知増幅部１１１は、センシングイネーブル信号ＳＥＮＳＥに応答して、ビットセルアレイ１０７から出力されるビット信号ＢＩＴと反転ビット信号ＢＩＴＢとの信号レベルの差を感知し、感知された差に応答してデータが読み取られる（図３の（ｂ）参照）。

前述したように、ビット信号ＢＩＴと反転ビット信号ＢＩＴＢとの信号レベルが感知されるタイミングは、センシングイネーブル信号ＳＥＮＳＥが印加される時間に依存し、センシングイネーブル信号ＳＥＮＳＥは、レディ信号ＲＥＡＤＹに応答して発生する（図３の（ａ）参照）。したがって、ビット信号ＢＩＴと反転ビット信号ＢＩＴＢとの信号レベルが感知されるタイミングは、結局、ダミーカラム部１０５から出力されるレディ信号ＲＥＡＤＹに依存する。

図２は、図１のダミーカラム部のブロック図である。

図２に示したように、ダミーカラム部１０５は、データイネーブル信号ＤＥＮとデータ制御信号ＤＣＴＲＬとに応答してレディ信号ＲＥＡＤＹを出力する。データイネーブル信号ＤＥＮとデータ制御信号ＤＣＴＲＬとの初期レベルは、ローレベルであり、レディ信号ＲＥＡＤＹの初期レベルは、ハイレベルである。また、ダミーカラム部１０５の内部端子ＦＡ，ＦＢ，ＤＵＭＣＯＬは、フローティング状態である。端子ＦＡ，ＦＢの初期レベルは、ハイレベルであり、端子ＤＵＭＣＯＬの初期レベルは、ローレベルである。

図３は、ＳＲＡＭの動作を説明するためのタイミング図であって、読み取り動作時のタイミング図である。以下、図１ないし図３を参照して、読み取り動作が行われる間の回路動作について説明する。

前述したように、初期状態でノードＡはローレベルであり、ノードＡのローレベルに応答して、トランジスタＱ１はターンオンされ、加速トランジスタＱ２はターンオフされる。したがって、初期状態でレディ信号ＲＥＡＤＹが出力されるノードであるノードＮは、ハイレベルである。

読み取り動作が行われる場合、クロック信号ＣＬＫに応答してデータイネーブル信号ＤＥＮとデータ制御信号ＤＣＴＲＬとがイネーブルされ、これにより、ノードＡはハイレベルに遷移する。ノードＡのハイレベルに応答して、トランジスタＱ１はターンオフされ、加速トランジスタＱ２はターンオンされる。

加速トランジスタＱ２のターンオンと同時にノードＮから接地電圧への電流パスが形成され、したがって、ノードＮからの電流は、加速トランジスタＱ２を介して接地電圧に流れ、これにより、レディ信号ＲＥＡＤＹは、ハイレベルからローレベルに遷移する。

図３に示したように、レディ信号ＲＥＡＤＹは、所定の勾配でローレベルに遷移するが、レディ信号ＲＥＡＤＹがローレベルに遷移する勾配（すなわち、レディ信号ＲＥＡＤＹのスキュ）は、加速トランジスタＱ２の駆動能力に依存する。

すなわち、加速トランジスタＱ２の駆動能力が大きい場合、ノードＮから接地電圧に電流が速く流れ、したがって、レディ信号ＲＥＡＤＹの勾配は急峻になる。一方、加速トランジスタＱ２の駆動能力が小さい場合、レディ信号ＲＥＡＤＹの勾配は緩慢になる。

一方、ワードライン信号Ｗ／Ｌは、データ制御信号ＤＣＴＲＬに応答してイネーブルされ、ワードライン信号Ｗ／Ｌに対応するビットセルアレイ１０７のデータがビット信号ＢＩＴと反転ビット信号ＢＩＴＢとして出力される。

制御部１１５は、ローレベルのレディ信号ＲＥＡＤＹに応答してセンシングイネーブル信号ＳＥＮＳＥをイネーブルさせ、感知増幅部１１１は、イネーブルされたセンシングイネーブル信号ＳＥＮＳＥに応答して、ビット信号ＢＩＴと反転ビット信号ＢＩＴＢとの差を感知することによって、データが読み取られる。

前述したように、ビット信号ＢＩＴと反転ビット信号ＢＩＴＢとの差は、センシングイネーブル信号ＳＥＮＳＥに応答して感知されるが、センシングイネーブル信号ＳＥＮＳＥは、レディ信号ＲＥＡＤＹに応答してイネーブルされるので、結局、ビット信号ＢＩＴと反転ビット信号ＢＩＴＢとの差が感知されるセンシングタイミングは、レディ信号ＲＥＡＤＹがローレベルに遷移される勾配に依存する。

すなわち、ダミーカラム部１０５に備えられる加速トランジスタＱ２の駆動能力によって、ビット信号ＢＩＴと反転ビット信号ＢＩＴＢとのセンシングタイミングが決定される。したがって、センシングタイミングは、並列に配列される加速トランジスタＱ２のサイズまたは個数を調整することによって調整されうる。

一方、最近、デジタル装置と関連した技術分野は、携帯化及び小型化と共に多様な機能を備えるように発展している。かかる技術発展によって、デジタル装置に装着されるＳＲＡＭまたはＲＯＭと関連した技術も、高速、高集積及び低電力を要求しており、したがって、製造及び動作においても、微細工程及び高速低電圧設計は重要な要素である。

しかし、微細工程及び高速低電圧設計を利用してＳＲＡＭまたはＲＯＭが実現される場合、設計時のシミュレーション結果と実現された製品の実際性能とが一致しない場合がよく発生する。

特に、ワードライン信号Ｗ／Ｌに応答してビット信号ＢＩＴと反転ビット信号ＢＩＴＢとが出力され始めた後、ビット信号ＢＩＴと反転ビット信号ＢＩＴＢとの差が感知されるまでのセンシングマージンは、読み取り動作において重要な要素のうち一つであって、一般的に、センシングマージンは、ＳＲＡＭまたはＲＯＭでデバッグを進めるとき、加速トランジスタをカッティング（切断）することによって確認される。しかし、従来技術には、センシングマージンに不良が発生した場合には、リペア処理なしにフェイル処理するという問題点がある。

本発明が解決しようとする課題は、ヒューズまたは外部ピンを利用してセンシングマージンを制御できるセンシングマージン可変回路を提供することにある。

本発明が解決しようとする他の課題は、前記センシングマージン可変回路を備える半導体メモリ装置を提供することにある。

前記課題を解決するための本発明の実施形態による半導体メモリ装置は、ダミーカラム部、制御部、感知増幅部及びセンシングマージン制御部を備える。ダミーカラム部は、データの読み取り時にイネーブルされるデータイネーブル信号及びデータ制御信号に応答して、ビットセルアレイから出力されるビット対を感知するまでのセンシングマージンを制御する。制御部は、レディ信号に応答してセンシングイネーブル信号を出力する。感知増幅部は、前記センシングイネーブル信号に応答して、ビットセルアレイから出力されるビット対を感知する。センシングマージン制御部は、前記レディ信号のスキュを調整することによって、前記ビット対が出力されて感知されるまでのセンシングマージンを制御する。

前記ダミーカラム部は、スイッチング制御部、プルアップ部及び加速部を備える。スイッチング制御部は、前記データイネーブル信号及びデータ制御信号に応答してダミーカラム信号を出力する。プルアップ部は、第１レベルの前記ダミーカラム信号に応答して、前記レディ信号が出力されるノードをプルアップさせる。加速部は、第２レベルの前記ダミーカラム信号に応答してターンオンされ、前記ノードから接地電圧への電流パスを形成する複数の加速トランジスタを備える。このとき、前記センシングマージン制御部は、前記複数の加速トランジスタの駆動能力を制御することによって、前記センシングマージンを制御する前記レディ信号のスキュを調整する。

前記センシングマージン制御部は、前記複数の加速トランジスタそれぞれに連結される複数のヒューズ部を備え、前記複数のヒューズ部それぞれは、並列に連結されるヒューズと抵抗とを備える。

前記センシングマージン制御部は、所定の外部信号に応答して、前記複数のヒューズ部のうち一つ以上のヒューズ部のヒューズカッティングを制御することによって、前記駆動能力を調整する。

一方、前記センシングマージン制御部は、前記複数の加速トランジスタそれぞれに連結される複数の駆動トランジスタを備えることもできる。

前記センシングマージン制御部は、所定の外部信号に応答して、前記複数の駆動トランジスタのターンオフを制御することによって、前記駆動能力を調整する。

前記センシングマージン制御部は、前記外部信号に応答して、前記複数の駆動トランジスタのターンオフを制御する駆動制御信号を出力する駆動制御部をさらに備え、前記外部信号は、所定の外部入力ピンから入力される。

前記他の課題を解決するための本発明の実施形態によるセンシングマージン可変回路は、半導体メモリ装置のビットセルアレイからビット対が出力されて感知されるまでのセンシングマージンを制御するレディ信号のスキュを制御し、プルアップ部、加速部及びセンシングマージン制御部を備える。プルアップ部は、第１レベルのダミーカラム信号に応答して、前記レディ信号が出力されるノードをプルアップさせる。加速部は、第２レベルの前記ダミーカラム信号に応答してターンオンされて、前記ノードから接地電圧への電流パスを形成する。センシングマージン制御部は、前記複数の加速トランジスタの駆動能力を制御することによって、前記レディ信号のスキュを調整する。このとき、前記ダミーカラム信号は、データの読み取り時にイネーブルされるデータイネーブル信号及びデータ制御信号に応答して発生する。

前記他の課題を解決するための本発明の他の実施形態によるセンシングマージン可変回路は、半導体メモリ装置のビットセルアレイからビット対が出力されて感知されるまでのセンシングマージンを制御するレディ信号のスキュを制御し、前記レディ信号が出力されるノードから接地電圧への電流パスを形成する複数の加速トランジスタにそれぞれ連結される複数のヒューズ部を備え、前記複数のヒューズ部それぞれは、並列に連結されるヒューズと抵抗とを備える。

前記他の課題を解決するための本発明のさらに他の実施形態によるセンシングマージン可変回路は、半導体メモリ装置のビットセルアレイからビット対が出力されて感知されるまでのセンシングマージンを制御するレディ信号のスキュを制御し、複数の駆動トランジスタ及び駆動制御部を備える。複数の駆動トランジスタは、前記レディ信号が出力されるノードから接地電圧への電流パスを形成する複数の加速トランジスタにそれぞれ連結される。駆動制御部は、所定の外部信号に応答して、前記複数の駆動トランジスタのターンオフを制御する駆動制御信号を出力する。

本発明によるセンシングマージン可変回路は、微細工程または高速低電圧設計時の変化要因によりＳＲＡＭのセンシングマージンが不足するか、または速度が遅くなったとき、センシングマージンまたは速度を調整できる。

また、ＳＲＡＭのセンシングマージンをデバッグするとき、ヒューズを切断するか、または外部信号を利用してセンシングマージンを容易に確認でき、不良ダイが存在する場合にリペアできる。

本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。

一般的に、製品開発ステップでコンパイルメモリを製品に挿入したとき、ＳＲＡＭの速度または低電圧マージン（すなわち、低電圧動作に起因するセンシングマージン）に不良が発生する場合、ヒューズを利用してセンシングマージンを確保することによって、不良ダイが修理され、また、外部パッドを利用して不良の分析が行われうる。

本発明は、微細工程及び高速低電圧設計または工程でＳＲＡＭまたはＲＯＭのセンシングマージンに不良が発生した場合に、フェイル処理なしにヒューズまたは外部ピンを利用してリペアするためのセンシングマージン可変回路が提案される。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。

図４は、本発明の実施形態によるセンシングマージン可変回路のブロック図である。

図４のセンシングマージン可変回路４００は、プルアップ部４１０、加速部４３０及びセンシングマージン制御部４５０を備える。センシングマージン可変回路４００は、レディ信号ＲＥＡＤＹのスキュを制御することによって、半導体メモリ装置（図示せず）のビットセルアレイ（図示せず）からビット対が出力されて感知されるまでのセンシングマージンを制御する。

このとき、実質的にセンシングマージンを制御する動作は、センシングマージン制御部４５０で行われる。すなわち、前述したように、センシングマージンは、レディ信号ＲＥＡＤＹがハイレベルからローレベルに遷移する勾配、すなわちレディ信号のスキュに応答して制御される。レディ信号のスキュは、加速部４３０が接地電圧にノードＮの電流を流す速度に依存するが、センシングマージン制御部４５０が電流を流す速度を制御する。

以下で、図４を参照して、本発明の実施形態によるセンシングマージン可変回路の構造及び動作について詳細に説明する。

プルアップ部４１０は、電源電圧ＶＤＤとノードＮとの間に連結され、ダミーカラム信号ＤＵＭＣＯＬに応答してターンオンされるＰＭＯＳトランジスタＱ１を備える。プルアップ部４１０は、第１レベル（すなわち、ローレベル）のダミーカラム信号ＤＵＭＣＯＬに応答して、レディ信号ＲＥＡＤＹが出力されるノードＮをプルアップさせる。

加速部４３０は、レディ信号ＲＥＡＤＹが出力されるノードＮとセンシングマージン制御部４５０との間に連結され、ダミーカラム信号ＤＵＭＣＯＬに応答してターンオンされる複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４を備える。複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４は、第２レベル（すなわち、ハイレベル）のダミーカラム信号ＤＵＭＣＯＬに応答してターンオンされて、ノードＮから接地電圧に電流を流す。

センシングマージン制御部４５０は、複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４それぞれに連結される複数のヒューズ部４５１−１ないし４５１−４を備える。複数のヒューズ部４５１−１ないし４５１−４それぞれは、並列に連結されるヒューズＦＵＳＥと抵抗Ｒ１とを備える。

センシングマージン制御部４５０は、所定の外部信号（図示せず）に応答して、複数のヒューズ部４５１−１ないし４５１−４のうち一つ以上のヒューズ部のヒューズをカッティング（切断）することによって、複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の駆動能力を調整する。すなわち、ヒューズが切断される場合、ノードＮから接地電圧に流れる電流は、抵抗Ｒ１を介して流れるので、ヒューズが切断されたヒューズ部に連結された加速トランジスタの駆動能力が低下し、一方、ヒューズが切断されていないヒューズ部に連結された加速トランジスタの駆動能力は低下しない。

このように、ヒューズの切断を制御して複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の駆動能力が調整されることによって、レディ信号ＲＥＡＤＹがハイレベルからローレベルに遷移する勾配、すなわちレディ信号のスキュが制御されうる。すなわち、複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の駆動能力を低下させることによって、レディ信号ＲＥＡＤＹの勾配を緩慢に制御できる。したがって、微細工程または高速低電圧設計により実現された半導体メモリ装置のセンシングマージンが不足するか、または速度を調節する必要があってセンシングマージンを増加させる必要があるとき、レディ信号ＲＥＡＤＹの勾配を緩慢に変更することによって、センシングマージンを増加させうる。

図５は、本発明の他の実施形態によるセンシングマージン可変回路のブロック図である。センシングマージン可変回路５００は、プルアップ部５１０、加速部５３０及びセンシングマージン制御部５５０を備える。プルアップ部５１０及び加速部５３０の構造と動作とは、図４のセンシングマージン可変回路４００でのプルアップ部４１０及び加速部４３０と同一であるので、説明の便宜のために、以下では、センシングマージン制御回路５５０についてのみ説明する。

センシングマージン制御部５５０は、所定の外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂに応答して、複数の駆動トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４のターンオフを制御することによって、複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の駆動能力を調整する。本発明の実施形態において、所定の外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂは、望ましくは、外部入力ピンから入力される。

センシングマージン制御部５５０は、複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４それぞれに連結される複数の駆動トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４を備え、外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂに応答して、複数の駆動トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４のターンオフを制御する駆動制御信号ＤＣＴＲＬ１ないしＤＣＴＲＬ３を出力する駆動制御部５５３をさらに備えることもできる。

駆動制御部５５３は、所定の論理回路で具現されて、外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂの組み合わせによって駆動トランジスタのターンオフを制御できる。

図５に示したように、本発明の実施形態では、四つの駆動トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４を制御するために二つの外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂを利用するが、当業者は、駆動トランジスタの個数、外部信号の個数、及び論理回路の形態が図５に示した実施形態に限定されるものではないということが分かる。例えば、８個の駆動トランジスタを制御するために３個の外部信号が使われうる。

以下、図５を参照して、駆動制御部５５３を備えたセンシングマージン制御部５５０の動作について説明する。

図５に示したように、駆動トランジスタＱ３１へのゲートが所定のバイアス電圧ＶＢに連結されることによって、駆動トランジスタＱ３１は、動作する全区間の間に（または、少なくとも所定のバイアス電圧ＶＢの臨界値より高い間に）ターンオンされている。したがって、外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂの組み合わせによってターンオンされる駆動トランジスタＱ３２，Ｑ３３，Ｑ３４の個数を制御することによって、加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の駆動能力を制御できる。すなわち、ターンオンされる駆動トランジスタの数が少ないほど加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４の駆動能力は低下し、センシングマージンは大きくなる。

本発明の実施形態では、外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂの組み合わせが（１，１）であるとき、あらゆるトランジスタがターンオンされて駆動能力が最も大きく、組み合わせがそれぞれ（１，０），（０，１），（０，０）であるとき、ターンオンされるトランジスタの個数が三つ、二つ、一つとなって駆動能力が次第に小さくなるように実現されうる。当業者ならば、外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂの組み合わせがそれぞれ（１，１），（１，０），（０，１），（０，０）であるとき、ターンオンされるトランジスタの個数が四つ、三つ、二つ、一つとなる論理回路を実現できるであろう。

外部信号ＳＥＮ＿Ａ，ＳＥＮ＿Ｂの組み合わせが（０，０），（０，１），（１，０），（１，１）の順に加速部５３０の駆動能力は向上して、複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４を介してノードＮから接地電圧に流れる電流の量が増加し、レディ信号ＲＥＡＤＹがハイレベルからローレベルに遷移する勾配が増加する。また、レディ信号ＲＥＡＤＹの勾配が増加するほど、センシングマージンは減少する。

このように駆動トランジスタのターンオフを制御して、複数の加速トランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４を介してノードＮから接地電圧に流れる電流の量が調節されることによって、レディ信号ＲＥＡＤＹがハイレベルからローレベルに遷移する勾配、すなわちレディ信号ＲＥＡＤＹのスキュが制御されうる。

すなわち、複数の駆動トランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４のターンオフをそれぞれ制御して、ノードＮから接地電圧に流れる電流の量を調節することによって、レディ信号ＲＥＡＤＹの勾配を緩慢に制御できる。

以上では、説明の便宜のために、本明細書では、センシングマージン可変回路がプルアップ部、加速部及びセンシングマージン制御部を備えると説明したが、センシングマージン制御部が独立的な構成要素として動作して、センシングマージン可変回路として動作できる。

すなわち、本発明のさらに他の実施形態によるセンシングマージン可変回路は、レディ信号のスキュを制御することによって、半導体メモリ装置のビットセルアレイからビット対が出力されて感知されるまでのセンシングマージンを制御する。この場合、センシングマージン可変回路は、レディ信号を出力する複数の加速トランジスタにそれぞれ連結される複数のヒューズ部を備え、複数のヒューズ部それぞれは、並列に連結されるヒューズと抵抗とを備える。このとき、センシングマージンは、所定の外部信号に応答して、複数のヒューズ部のうち一つ以上のヒューズ部のヒューズカッティングが制御されることによって制御される。

一方、本発明のさらに他の実施形態によるセンシングマージン可変回路は、複数の駆動トランジスタ及び駆動制御部を備える。複数の駆動トランジスタは、レディ信号を出力する複数の加速トランジスタそれぞれに連結される。駆動制御部は、所定の外部信号に応答して、複数の駆動トランジスタのターンオフを制御する駆動制御信号を出力する。このとき、センシングマージンは、外部信号に応答して、複数の駆動トランジスタのターンオフが制御されることによって制御される。

センシングマージン制御部が独立的な構成要素として動作して、センシングマージン可変回路として動作する場合、センシングマージン可変部は、半導体メモリ装置に備えられて半導体メモリ装置のセンシングマージンを制御することもできる。この場合、半導体メモリ装置は、ダミーカラム部、制御部、感知増幅部及びセンシングマージン制御部を備える。ダミーカラム部は、データイネーブル信号及びデータ制御信号に応答してレディ信号を出力する。制御部は、レディ信号に応答してセンシングイネーブル信号を出力する。感知増幅部は、センシングイネーブル信号に応答して、ビットセルアレイから出力されるビット対を感知する。センシングマージン制御部は、レディ信号のスキュを調整することによって、前記ビット対が出力されて感知されるまでのセンシングマージンを制御する。

また、本発明の実施形態によるセンシングマージン可変回路は、ＳＲＡＭに適用されることが望ましいが、ビットセルアレイから出力される信号を感知する感知増幅器を利用する一般的な半導体メモリ装置に適用されることもある。

以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。

本発明は、半導体メモリ装置関連の技術分野に適用可能である。

一般的なＳＲＡＭの構造を示すブロック図である。図１のダミーカラム部のブロック図である。ＳＲＡＭの動作を説明するためのタイミング図である。本発明の実施形態によるセンシングマージン可変回路のブロック図である。本発明の他の実施形態によるセンシングマージン可変回路のブロック図である。

符号の説明

４００センシングマージン可変回路
４１０プルアップ部
４３０加速部
４５０センシングマージン制御部
４５１−１，４５１−２，４５１−３，４５１−４ヒューズ部
Ｒ１抵抗
Ｑ１トランジスタ
Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４加速トランジスタ

Claims

データの読み取り時にイネーブルされるデータイネーブル信号及びデータ制御信号に応答して、ビットセルアレイから出力されるビット対を感知するまでのセンシングマージンを制御するレディ信号を出力するダミーカラム部と、
前記レディ信号に応答して、センシングイネーブル信号を出力する制御部と、
前記センシングイネーブル信号に応答して、ビットセルアレイから出力されるビット対を感知する感知増幅部と、
前記レディ信号のスキュを調整することによって、前記ビット対が出力されて感知されるまでのセンシングマージンを制御するセンシングマージン制御部と、を備えることを特徴とする半導体メモリ装置。
前記ダミーカラム部は、
前記データイネーブル信号及びデータ制御信号に応答して、ダミーカラム信号を出力するスイッチング制御部と、
第１レベルの前記ダミーカラム信号に応答して、前記レディ信号が出力されるノードをプルアップさせるプルアップ部と、
第２レベルの前記ダミーカラム信号に応答してターンオンされ、前記ノードから接地電圧への電流パスを形成する複数の加速トランジスタを備える加速部と、を備え、
前記センシングマージン制御部は、前記複数の加速トランジスタの駆動能力を制御することによって、前記センシングマージンを制御する前記レディ信号のスキュを調整することを特徴とする請求項１に記載の半導体メモリ装置。
前記センシングマージン制御部は、
前記複数の加速トランジスタそれぞれに連結される複数のヒューズ部を備え、
前記複数のヒューズ部それぞれは、並列に連結されるヒューズと抵抗とを備えることを特徴とする請求項１に記載の半導体メモリ装置。
前記センシングマージン制御部は、
所定の外部信号に応答して、前記複数のヒューズ部のうち一つ以上のヒューズ部のヒューズ切断を制御することによって、前記駆動能力を調整することを特徴とする請求項３に記載の半導体メモリ装置。
前記センシングマージン制御部は、
前記複数の加速トランジスタそれぞれに連結される複数の駆動トランジスタを備えることを特徴とする請求項１に記載の半導体メモリ装置。
前記センシングマージン制御部は、
所定の外部信号に応答して、前記複数の駆動トランジスタのターンオフを制御することによって、前記駆動能力を調整することを特徴とする請求項５に記載の半導体メモリ装置。
前記センシングマージン制御部は、
前記外部信号に応答して、前記複数の駆動トランジスタのターンオフを制御する駆動制御信号を出力する駆動制御部をさらに備え、
前記外部信号は、所定の外部入力ピンから入力されることを特徴とする請求項６に記載の半導体メモリ装置。
半導体メモリ装置のビットセルアレイからビット対が出力されて感知されるまでのセンシングマージンを制御するレディ信号のスキュを制御するセンシングマージン可変回路において、
第１レベルのダミーカラム信号に応答して、前記レディ信号が出力されるノードをプルアップさせるプルアップ部と、
第２レベルの前記ダミーカラム信号に応答してターンオンされ、前記ノードから接地電圧への電流パスを形成する複数の加速トランジスタを備える加速部と、
前記複数の加速トランジスタの駆動能力を制御することによって、前記レディ信号のスキュを調整するセンシングマージン制御部と、を備え、
前記ダミーカラム信号は、データの読み取り時にイネーブルされるデータイネーブル信号及びデータ制御信号に応答して発生することを特徴とするセンシングマージン可変回路。
前記センシングマージン制御部は、前記複数の加速トランジスタそれぞれに連結される複数のヒューズ部を備え、
前記複数のヒューズ部それぞれは、並列に連結されるヒューズと抵抗とを備えることを特徴とする請求項８に記載のセンシングマージン可変回路。
前記センシングマージン制御部は、所定の外部信号に応答して、前記複数のヒューズ部のうち一つ以上のヒューズ部のヒューズ切断を制御することによって、前記駆動能力を調整することを特徴とする請求項９に記載のセンシングマージン可変回路。
前記センシングマージン制御部は、前記複数の加速トランジスタそれぞれに連結される複数の駆動トランジスタを備えることを特徴とする請求項８に記載のセンシングマージン可変回路。
前記センシングマージン制御部は、所定の外部信号に応答して、前記複数の駆動トランジスタのターンオフを制御することによって、前記駆動能力を調整することを特徴とする請求項１１に記載のセンシングマージン可変回路。
前記センシングマージン制御部は、前記外部信号に応答して、前記複数の駆動トランジスタのターンオフを制御する駆動制御信号を出力する駆動制御部をさらに備え、
前記外部信号は、所定の外部入力ピンから入力されることを特徴とする請求項１２に記載のセンシングマージン可変回路。
前記半導体メモリ装置は、ＳＲＡＭであることを特徴とする請求項８に記載のセンシングマージン可変回路。
半導体メモリ装置のビットセルアレイからビット対が出力されて感知されるまでのセンシングマージンを制御するレディ信号のスキュを制御するセンシングマージン可変回路において、
前記レディ信号が出力されるノードから接地電圧への電流パスを形成する複数の加速トランジスタにそれぞれ連結される複数のヒューズ部を備え、
前記複数のヒューズ部それぞれは、並列に連結されるヒューズと抵抗とを備えることを特徴とするセンシングマージン可変回路。
前記センシングマージンは、所定の外部信号に応答して、前記複数のヒューズ部のうち一つ以上のヒューズ部のヒューズ切断が制御されることによって制御されることを特徴とする請求項１５に記載のセンシングマージン可変回路。
前記半導体メモリ装置は、ＳＲＡＭであることを特徴とする請求項１５に記載のセンシングマージン可変回路。
半導体メモリ装置のビットセルアレイからビット対が出力されて感知されるまでのセンシングマージンを制御するレディ信号のスキュを制御するセンシングマージン可変回路において、
前記レディ信号が出力されるノードから接地電圧への電流パスを形成する複数の加速トランジスタにそれぞれ連結される複数の駆動トランジスタと、
所定の外部信号に応答して、前記複数の駆動トランジスタのターンオフを制御する駆動制御信号を出力する駆動制御部と、を備えることを特徴とするセンシングマージン可変回路。
前記センシングマージンは、前記外部信号に応答して、前記複数の駆動トランジスタのターンオフが制御されることによって制御されることを特徴とする請求項１８に記載のセンシングマージン可変回路。
前記半導体メモリ装置は、ＳＲＡＭであることを特徴とする請求項１８に記載のセンシングマージン可変回路。
レディ信号のスキュを調整するセンシングマージン可変回路において、
前記レディ信号が出力されるノードと接地電圧との間の電流パス上に位置する複数の加速トランジスタに連結される複数の半導体素子を備え、
前記複数の加速トランジスタは、前記レディ信号の論理状態が遷移する期間が調整されるように選択的に制御されることを特徴とするセンシングマージン可変回路。
レディ信号のスキュを調整する方法において、
前記レディ信号が出力されるノードと接地電圧との間の電流パス上に位置する複数の加速トランジスタを選択的に制御するステップを含み、
前記複数の加速トランジスタは、前記レディ信号の論理状態が遷移する期間が調整されるように選択的に制御されることを特徴とする方法。
前記複数の加速トランジスタを選択的に制御するステップは、
前記複数の加速トランジスタのターンオン／ターンオフを調整する一つ以上の制御信号を送信するステップを含むことを特徴とする請求項２２に記載のセンシングマージン可変回路。