JP4347998B2 - 半導体記憶装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは信号遅延を模擬するタイミング制御回路を備えた半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置を高速化するためには、半導体記憶装置の動作に関して緻密なタイミング制御技術が必要になる。一方、半導体記憶装置を高集積化する際に、より精細な構造をプロセスで製造しようとすると、より製造ばらつきが大きくなる傾向にある。このように製造ばらつきが存在する条件で、緻密なタイミング制御を行なうことは容易ではない。
【0003】
例えば、外部信号を元に遅延回路やチョッパー回路を用いて、内部回路の動作タイミングを規定するタイミング制御信号を生成することが、従来から行なわれている。しかしこの手法では、配線に寄生する負荷容量や寄生抵抗が製造ばらつきによって異なると、タイミング制御信号のタイミングにずれが生じてしまう。従ってこのずれを見込んで余裕をもったタイミング設定をする必要があり、半導体記憶装置の高速化を妨げる要因となっている。
【0004】
これを解決するために、特開平11−203877は、メモリアクセスに関して最もタイミングが遅くなる経路を考え、この経路による信号遅延を模擬する回路を設け、これによって内部回路の動作タイミングを規定するタイミング制御信号を生成する。この手法では、タイミング制御信号は実際のメモリアクセスを模擬するタイミングとなるために、製造ばらつきをある程度抑えることが可能になる。
【0005】
【発明が解決しようとする課題】
しかしながら、特開平11−203877に示されている方法では、タイミング制御信号を生成するための最もタイミングが遅い経路として、入出力回路から最も遠く、またローデコーダから最も遠いメモリセルをアクセスする経路を用いていた。タイミング補償のためにこのような経路を用いた場合には、以下に記すような問題がある。
【0006】
図1は、タイミング補償用に入出力回路及びローデコーダから最も遠い経路を用いた場合のタイミングを説明するための図である。
【0007】
図1に示される半導体記憶装置は、クロックジェネレータ部10、ローデコーダ部11、センスアンプ&入出力回路部12、タイミング制御信号生成部13、及びメモリ配列部14を含む。図1に示されるのは、点線AA’に示されるようなメモリ配列部14の略中心のデータを読み出す場合に、タイミング制御がどのようにして行なわれるかを示す図である。
【0008】
クロックジェネレータ部10は、外部から供給された外部クロック信号を元に、半導体記憶装置の内部動作を制御する内部クロック信号を生成する。この内部クロック信号を基にして、パルス信号が、ローデコーダ部11に沿って長さYcだけ信号線を伝播する。その後、ローデコーダ部11のローデコーダによるワード線活性化信号として、パルス信号が長さXcだけ信号線を伝播する。図1の右上の点でメモリセルにアクセスする動作を模擬し、データを模擬するパルス信号が、ビット線を模擬する信号線を長さYcだけ伝播して、センスアンプ&入出力回路部12に到達する。センスアンプ&入出力回路部12に沿って、パルス信号は長さXcだけ信号線を伝播して、タイミング制御信号生成部13に到達する。タイミング制御信号生成部13は、上記経路を通って到来したパルス信号から、センスアンプ&入出力回路部12のデータ出力回路のタイミングを制御するタイミング制御信号を生成する。タイミング制御信号は、長さXc/2の信号線を伝播してデータ出力回路に供給され、データ出力回路に出力データをラッチさせる。データ出力回路にラッチされたデータは、長さYioの信号経路を伝播して、半導体記憶装置外部に出力される。
【0009】
従って、メモリ配列部14の略中心部のデータを読み出す場合、タイミング制御信号によってデータをデータ出力回路がラッチするタイミングは、最初のタイミングから起算して、
Yc+Xc+Yc+Xc+Xc/2
である。これに対して、メモリ配列部14の中心線上で図面上部に位置するセルからデータを読み出す場合、データがデータ出力回路に到達するまでの時間は以下のようになる。まず内部クロック信号のタイミングを基にしたアドレス信号が、ローデコーダ部11に沿って長さYcだけ信号線を伝播する。ローデコーダ部11のローデコーダによってアドレスがデコードされると、ワード線活性化信号がワード線を長さXc/2だけ伝播し、メモリ配列部14の中央上部の点でメモリセルがアクセスされる。このメモリセルからのデータ信号は、ビット線を長さYcだけ伝播して、センスアンプ&入出力回路部12に到達する。従って、最初のタイミングから起算すると、
Yc+Xc/2+Yc
である。
【0010】
従って、タイミング制御信号に応じてデータ出力回路がラッチするタイミングと、データ出力回路にデータが到来するタイミングには、2Xcの差があることになる。
【0011】
メモリ配列部14の左上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Yc+Xc+Yc+Xc
であり、データ出力回路にデータが到来するタイミングは、
Yc+Yc
である。従って、両者の差はやはり2Xcである。
【0012】
またメモリ配列部14の右上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Yc+Xc+Yc+Xc+Xc
であり、データ出力回路にデータが到来するタイミングは、
Yc+Xc+Yc
である。従って、両者の差はやはり2Xcである。
【0013】
このように、図1に示される経路でタイミング補償をした場合には、常に2Xcの配線遅延が余計に含まれていることになる。しかし常に2Xcの配線遅延が含まれているのでは、遅延量が大きすぎて動作の高速化という観点からは好ましくない。
【0014】
そこで例えば、図2に示されるような経路でタイミング補償をすることを考えてみる。図2に示されている経路では、タイミング制御信号生成部13がセンスアンプ&入出力回路部12の右端に設けられている。
【0015】
メモリ配列部14の中央上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Yc+Xc+Yc+Xc/2
であり、データ出力回路にデータが到来するタイミングは、
Yc+Xc/2+Yc
である。従って、両者にはXcの時間差があることになる。
【0016】
メモリ配列部14の左上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Yc+Xc+Yc+Xc
であり、データ出力回路にデータが到来するタイミングは、
Yc+Yc
である。従って、この場合の両者の差は2Xcである。
【0017】
またメモリ配列部14の右上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Yc+Xc+Yc
であり、データ出力回路にデータが到来するタイミングは、
Yc+Xc+Yc
である。従って、この場合の両者の差は0である。
【0018】
このように、図2に示される経路でタイミング補償をした場合には、配線遅延は最大で2Xcとなり最小で0となる。配線遅延が0では、製造ばらつき等によって遅延に誤差が生じた場合、まったく対応できなくなってしまう。従って、配線遅延が0の場合を考慮してある程度のマージンをとる必要があり、結局は最大の配線遅延の場合では、2Xc以上の遅延を設けなければならない結果となる。このように、高速な動作が見込めないだけでなく、配線遅延が0の場合のマージンが少ないために安定した動作が期待できない。
【0019】
以上を鑑み、本発明は、内部動作の信号遅延を補償するタイミング制御回路を有し、製造ばらつきに対する安定性に優れると共に高速動作が可能な半導体記憶装置を提供することを目的とする。
【0020】
【課題を解決するための手段】
請求項1の発明では、半導体記憶装置は、行選択をするローデコーダと、該ローデコーダから延びメモリセルに接続されるワード線と、該ワード線の開始点近傍から該ワード線に略平行に延び該ワード線の総延長の途中で折り返して該開始点近傍に戻るダミーワード線と、該ワード線により選択したメモリセルから読み出したデータを該ダミーワード線を伝播した信号に応じたタイミングで増幅するセンスアンプと、複数のアドレス信号を受信するアドレス入力部とを含み、前記ローデコーダは、前記複数のアドレス信号に基づいて前記ワード線を駆動するデコーダと、前記複数のアドレス信号が全て揃ったタイミングで前記ダミーワード線を駆動するダミーワード線駆動回路とを含むことを特徴とする。
【0021】
請求項2の発明では、請求項1記載の半導体記憶装置において、前記ダミーワード線は、前記ワード線の総延長の略半分で折り返すことを特徴とする。
【0022】
請求項3の発明では、請求項1記載の半導体記憶装置において、前記ワード線により選択したメモリセルから読み出したデータを前記センスアンプに供給するビット線と、前記センスアンプの駆動タイミングを制御するタイミング制御信号を生成するタイミング制御信号生成部と、該ビット線の総延長に略等しい長さだけ該ビット線に略平行に延展し該タイミング制御信号に接続されるダミービット線を更に含み、前記開始点近傍に戻る前記ダミーワード線を伝播した信号から得られたダミーデータを、該ダミービット線を介して該タイミング制御信号生成部に供給し、該タイミング制御信号生成部は該ダミーデータに基づいて該タイミング制御信号を生成することを特徴とする。
【0023】
請求項4の発明では、請求項3記載の半導体記憶装置において、前記ダミーワード線駆動回路は該ローデコーダ内部で該半導体記憶装置のアドレス入力端子から最も遠い位置に設けられていることを特徴とする。
【0024】
請求項5の発明では、請求項4記載の半導体記憶装置において、前記ダミーワード線駆動回路への入力信号は、前記デコーダが前記ワード線を選択するために使用する選択信号と同一の信号であることを特徴とする。
【0025】
請求項6の発明では、請求項3記載の半導体記憶装置において、前記ダミーワード線に接続される複数のダミーメモリセルを更に含み、該ダミーワード線を伝播する信号によって該複数のダミーメモリセルから読み出されたダミーデータを並列に前記ダミービット線に供給することを特徴とする。
【0026】
請求項7の発明では、請求項3記載の半導体記憶装置において、前記ダミーワード線を伝播した信号を入力とするインバータを更に含み、該インバータの出力を前記ダミーデータとして前記ダミービット線に供給することを特徴とする。
【0027】
請求項8の発明では、請求項1記載の半導体記憶装置において、メインワードデコーダと、該メインワードデコーダから延び前記ローデコーダに接続されるメインワード線を更に含み、前記ローデコーダはサブワードデコーダであり、前記ワード線はサブワード線であり、前記ダミーワード線は該サブワード線の信号遅延を模擬するダミーサブワード線であることを特徴とする。
【0030】
上記発明では、途中で折り返して開始点に戻るダミーワード線を用いた経路でタイミング補償をすることにより、一定の配線遅延として、このダミーワード線の総延長に相当する遅延時間が常に含まれることになる。従って、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。
【0031】
【発明の実施の形態】
以下に、本発明の原理及び実施例を、添付の図面を用いて詳細に説明する。
【0032】
図3は、本発明の原理に従いタイミング補償用のタイミング制御信号を生成する構成を示す図である。
【0033】
図3に示される半導体記憶装置は、クロックジェネレータ部20、ローデコーダ部21、センスアンプ&入出力回路部22、タイミング制御信号生成部23、及びメモリ配列部24を含む。図3に示されるように、本発明においては、メモリ配列部24においてワード線の信号遅延を模擬する信号経路がメモリ配列部24途中で折り返され、メモリセルからの読み出しを模擬するタイミング補償回路及びビット線を模擬する信号経路がローデコーダ部21に隣接して配置されている。またこのビット線を模擬する信号経路の直下にタイミング制御信号を生成するタイミング制御信号生成部23を設けてある。
【0034】
なお図3においては、タイミング模擬回路のワード線折り返し点を、メモリ配列部24の略中央に設定してある。
【0035】
クロックジェネレータ部20は、外部から供給された外部クロック信号を元に、半導体記憶装置の内部動作を制御する内部クロック信号を生成する。この内部クロック信号を基にして、パルス信号が、ローデコーダ部21に沿って長さYcだけ信号線を伝播する。その後、ローデコーダ部21のローデコーダによるワード線活性化信号として、パルス信号が、ワード線を模擬する信号線を長さ略Xc/2だけ伝播し、メモリ配列部24の中央部で折り返されて、更に長さ略Xc/2だけ信号線を伝播する。その後、メモリ配列部24の左上近辺でメモリセルにアクセスする動作を模擬し、データを模擬するパルス信号が、ローデコーダ部21に隣接してビット線を模擬する信号線を長さYcだけ伝播して、タイミング制御信号生成部23に到達する。タイミング制御信号生成部23は、上記経路を通って到来したパルス信号とから、センスアンプ&入出力回路部22のデータ出力回路のタイミングを制御するタイミング制御信号を生成する。
【0036】
点線AA’に示されるようなメモリ配列部24の略中心のデータを読み出す場合、タイミング制御信号は、長さXc/2の信号線を伝播してデータ出力回路に供給され、データ出力回路に出力データをラッチさせる。データ出力回路にラッチされたデータは、長さYioの信号経路を伝播して、半導体記憶装置外部に出力される。従って、この場合、タイミング制御信号によってデータをデータ出力回路がラッチするタイミングは、最初のタイミングから起算して、
Yc+Xc/2+Xc/2+Yc+Xc/2
である。これに対して、メモリ配列部24の中心線上で図面上部に位置するセルからデータを読み出す場合、データがデータ出力回路に到達するまでの時間は以下のようになる。まず内部クロック信号のタイミングを基にしたアドレス信号が、ローデコーダ部21に沿って長さYcだけ信号線を伝播する。ローデコーダ部21のローデコーダによってアドレスがデコードされると、ワード線活性化信号がワード線を長さXc/2だけ伝播し、メモリ配列部24の中央上部の点でメモリセルがアクセスされる。このメモリセルからのデータ信号は、ビット線を長さYcだけ伝播して、センスアンプ&入出力回路部22に到達する。従って、最初のタイミングから起算すると、
Yc+Xc/2+Yc
である。
【0037】
従って、タイミング制御信号に応じてデータ出力回路がラッチするタイミングと、データ出力回路にデータが到来するタイミングには、Xcの差があることになる。
【0038】
メモリ配列部24の左上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Yc+Xc/2+Xc/2+Yc
であり、データ出力回路にデータが到来するタイミングは、
Yc+Yc
である。従って、両者の差はやはりXcである。
【0039】
またメモリ配列部24の右上部にあるメモリセルをアクセスする場合には、タイミング制御信号に応じてデータ出力回路がラッチするタイミングは、
Yc+Xc/2+Xc/2+Yc+Xc
であり、データ出力回路にデータが到来するタイミングは、
Yc+Xc+Yc
である。従って、両者の差はやはりXcである。
【0040】
このように、本発明に従って図3に示される経路でタイミング補償をした場合には、一定の配線遅延としてXcが常に含まれることになる。従って、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。これによって、製造ばらつきに対する安定性に優れ、高速に動作可能な半導体記憶装置を提供することが出来る。
【0041】
なおワード線を模擬する信号線は、上記説明では略Xc/2(メモリ配列部24の幅の半分)の地点で折り返すとしたが、折り返し点は必ずしもメモリ配列部24の中央付近である必要はなく、例えばXc/3の地点で折り返してもよい。この場合は、配線遅延が短くなることになり、マージンが少ないために製造ばらつきに対する安定性に若干不安が生じるが、その分高速な動作が可能になる。また例えば、2Xc/3の地点で折り返してもよく、この場合は、配線遅延が若干長くなることになり、動作速度を多少犠牲にすることになるが、製造ばらつきに対する安定性を十分に確保することが出来る。
【0042】
以下に、本発明の第1の実施例を説明する。
【0043】
図4は、センスアンプ&入出力回路部22及びメモリ配列部24の回路構成を示す図である。
【0044】
メモリ配列部24は、複数のダミーメモリセル30と複数のメモリセル31を含む。ダミーメモリセル30及びメモリセル31は同一の回路構成を有し、NMOSトランジスタ81乃至84及びPMOSトランジスタ85及び86を含む。メモリ配列部24は更に、ビット線BL及び/BL或いはダミービット線DBL及び/DBLをプリチャージ及びイコライズするための複数のPMOSトランジスタ32、コラム選択信号C0乃至C7に応じて開閉する複数のトランスファーゲート33、トランスファーゲート駆動用の複数のインバータ34、及びメモリデータを模擬するためのインバータ35を含む。またワード線WD0乃至WD255がメモリセル31に接続されると共に、ダミーワード線DWDがダミーメモリセル30に接続される。
【0045】
ダミーワード線DWDが活性化されると、活性化信号は複数のダミーメモリセル30のNMOSトランジスタ81及び82を導通させながら、配線長Xc/2だけ伝播して折り返し、更に約Xc/2伝播してインバータ35に到達する。インバータ35の出力は、メモリセルのデータを模擬する信号であり、ダミービット線DBLを伝播する。図4に示されるように、通常のビット線にメモリセル31が複数個接続されているのと同様に、このダミービット線DBLにもダミーメモリセル30が複数個接続されている。データ模擬信号は、ダミービット線DBLを配線長Ycだけ伝播した後、センスアンプ&入出力回路部22に供給される。
【0046】
センスアンプ&入出力回路部22は、プリチャージ及びイコライズのためのPMOSトランジスタ41乃至43、入力データをビット線に伝えるためのNMOSトランジスタ44及び45を含む。入力データは、端子DINに外部から供給され、NAND回路61及び62、インバータ67乃至71、及びNOR回路76及び77を介して、NMOSトランジスタ44及び45のゲートに供給される。
【0047】
またセンスアンプ&入出力回路部22は、PMOSトランジスタ46及び47と、NMOSトランジスタ48乃至50とからなるセンスアンプを含む。外部からのライトイネーブル信号IWEが、インバータ72、NAND回路63乃至66、NAND回路75、及びインバータ74を介して、センスアンプのNMOSトランジスタ50のゲートに供給される。この際、NAND回路75の他方の入力には、ダミービット線DBL及びインバータ73を介してダミーデータ信号が供給される。これによって、ダミーデータ信号のタイミングに応じて、センスアンプの駆動開始タイミングが決定される。ここで、インバータ73及び74とNAND回路75とからなる回路部分が、図3のタイミング制御信号生成部23に相当する。
【0048】
またセンスアンプ&入出力回路部22は、出力データ線のイコライズのためのPMOSトランジスタ51乃至53を含むと共に、データ出力バッファとしてNAND回路54及び55とインバータ56を含む。
【0049】
上記のような構成によって、ワード線WD0乃至WD255の一本が選択的に活性化されると、メモリセル31からデータが読み出されてセンスアンプ&入出力回路部22のセンスアンプに供給される。この動作と平行して、ダミーワード線DWDが活性化され、ダミーデータ信号がダミービット線DBLを伝播して、センスアンプ&入出力回路部22のセンスアンプを駆動するトランジスタのゲートに供給される。これによって、ダミーデータ信号のタイミングに応じてセンスアンプの駆動を開始して、適切なタイミングでデータがセンス及びラッチされる。
【0050】
図5は、クロックジェネレータ部20の回路構成を示す回路図である。
【0051】
図5に示されるように、クロックジェネレータ部20は、複数のインバータ81及び複数のインバータ82を含む。外部から入力されたクロック信号CKは、複数のインバータ81によって遅延されて、クロック信号Φ1として他の回路に同期制御のために供給される。またクロック信号Φ1は更に、複数のインバータ82によって遅延されて、クロック信号Φ2として他の回路に同期制御のために供給される。
【0052】
例えば、クロック信号Φ2は、図4に示されるPMOSトランジスタ32のゲートに供給されて、ビット線のプリチャージ及びイコライズを行なうタイミングを規定する。またクロック信号Φ1は、図4に示されるデータ入力部のNAND回路61及び62に供給されて、データ入力のタイミングを制御する。更に、ライトイネーブル信号入力部のNAND回路63及び64に供給されて、ライトイネーブル信号入力のタイミングを制御する。
【0053】
図6は、ローデコーダ部21の回路構成を示す回路図である。
【0054】
図に示されるように、ローデコーダ部21は、アドレス入力部91、アドレスプリデコード部92、及びアドレスデコード部93を含む。
【0055】
アドレス入力部91は、アドレス入力端子に外部から入力されるアドレス信号IA0乃至IA10を、クロック信号Φ1の規定するタイミングで取り込む回路であり、インバータ101乃至103及びNAND回路104及び105を含む。インバータ102の出力がアドレス信号A0乃至A10としてアドレスプリデコード部92に供給されると共に、インバータ103の出力が反転アドレス信号AX0乃至AX10としてアドレスプリデコード部92に供給される。
【0056】
アドレスプリデコード部92は、デコーダ111乃至114を含む。デコーダ111は、アドレス信号A0乃至A2及び反転アドレス信号AX0乃至AX2を受け取り、3ビットのアドレスをデコードして、プリデコード信号PD0乃至PD7を出力する。同様に、デコーダ112及び113は、それぞれのアドレスをデコードして、プリデコード信号PD10乃至PD17及びプリデコード信号PD20乃至PD23を供給する。またデコーダ114は、アドレス信号A8乃至A10及び反転アドレス信号AX8乃至AX10を受け取り、3ビットのアドレスをデコードして、コラム選択信号C0乃至C7を出力する。コラム選択信号C0乃至C7は、図4のメモリ配列部24に供給される。またプリデコード信号は、アドレスデコード部93に供給される。
【0057】
アドレスデコード部93は、複数のNOR回路121、複数のNAND回路122、インバータ123、及びデコーダ124を含む。デコーダ124は、プリデコード信号をアドレスプリデコード部92から受け取りデコードして、ワード線活性化信号を生成し、図4のワード線WD0乃至WD255に供給する。また複数のNOR回路121、複数のNAND回路122、及びインバータ123は、ダミーワード線活性化信号を生成するダミーローデコーダであり、プリデコード信号を受け取り、指定されたアドレスの如何に関わらず、ダミーワード線活性化信号を生成する。ダミーワード線活性化信号は、図4のダミーワード線DWDに供給される。
【0058】
図6において、図3に示されるローデコーダ部21内部の配線長Ycにわたる信号配線は、アドレス入力部91からのアドレス信号及び反転アドレス信号の出力から、アドレスデコード部93へのプリデコード信号入力までの信号経路であると考えてよい。
【0059】
このようにして、図4乃至図6に示される本発明の実施例では、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。これによって、製造ばらつきに対する安定性に優れ、高速に動作可能な半導体記憶装置を提供することが出来る。
【0060】
図7は、本発明の第2実施例によるセンスアンプ&入出力回路部22及びメモリ配列部24の回路構成を示す図である。図7において、図4と同一の構成要素は同一の番号で参照され、その説明は省略される。
【0061】
図7の第2実施例では、ダミーメモリセル部130の部分が、図4の第1実施例の構成と異なる。第2実施例においては、ダミーワード線DWDによって複数のダミーメモリセル30からのデータを並列に読み出して、ダミービット線DBLによって読み出したデータを伝送する。
【0062】
図4の構成では、ダミーワード線DWDは各ダミーメモリセル30のNMOSトランジスタ81のゲートに接続されているが、ダミーメモリセル30のデータは実際には読み出されることなく、ダミーワード線DWDの信号をインバータ35で反転してダミーデータ信号としている。これは、ダミーメモリセル30から読み出したデータは読み出し開始時には非常に微弱であり、ダミーメモリセル30から読み出したデータは、ダミーデータ信号として用いるには不適切だからである。
【0063】
図7の第2実施例では、ダミーワード線DWDは各ダミーメモリセル30のNMOSトランジスタ81のゲートに接続され、実際にダミーメモリセル30のデータをダミーデータ信号として読み出して、ダミービット線DBLに供給している。通常のメモリセル31の場合には、当然1つのメモリセルのデータだけがビット線に読み出されるが、図7の構成では、複数のダミーメモリセル30からのデータを並列に読み出して、ダミービット線DBLに供給している。これによって、データ読み出し開始時であっても、充分な信号レベルが得られ、確実なタイミング補償を実現することが可能になる。また図4の第1実施例のようにインバータ35でデータ読み出しを模擬していた場合と比較して、実際のデータ読み出しと同一の動作メカニズムを模擬することで、より精度の高いタイミング補償を実現することが可能になる。
【0064】
図8は、本発明の第3実施例による構成を示す図である。
【0065】
本発明の第3実施例では、階層化ワード構造を用いることを特徴とする。図8において、ワードデコーダとして、メインワードデコーダ221と複数のサブワードデコーダ222が設けられている。メインワードデコーダ221に対応してダミーメインワードデコーダ202が設けられ、各サブワードデコーダ222に対応してダミーサブワードデコーダ203が設けられる。また前述の実施例同様に、メモリセル配列223に隣接する形でダミーメモリセル部204が設けられている。
【0066】
クロックジェネレータ部20は、外部から供給された外部クロック信号CKを元に、半導体記憶装置の内部動作を制御する内部クロック信号を生成する。この内部クロック信号を基にして、パルス信号が、メインワードデコーダ221に沿って信号線を伝播する。その後、ダミーメインワードデコーダ202によるワード線活性化信号として、パルス信号がダミーメインワード線200を伝播し、各ダミーサブワードデコーダ203に供給される。このダミーサブワードデコーダ203によるサブワード線活性化信号として、パルス信号がダミーサブワード線201を伝播してメモリセル配列223の中央部(ダミーメモリセル部204の中央部)で折り返されて、駆動セル205に供給される。この駆動セル205は、例えば、図4のインバータ35に相当する回路要素であり、ダミーサブワード線201の活性化信号に応答して、ダミーデータ信号をダミービット線に供給する。ダミーデータ信号は、ダミービット線を伝播して、タイミング制御信号生成部212に到達する。タイミング制御信号生成部212は、上記経路を通って到来したダミーデータ信号から、センスアンプ210のデータ取り込みタイミングを制御するタイミング制御信号ΦAを生成する。またクロック回路211はその他のタイミング制御のために、クロックジェネレータ部20からの内部クロック信号に基づいて、タイミング制御信号ΦBを生成する。
【0067】
このように第3実施例においては、メインワード線及びサブワード線の階層化ワード構造がとられている場合に、各サブワード線に対応するダミーサブワード線を本発明の原理に従ってメモリセル配列の途中で折り返し、各サブワードデコーダに隣接したダミーワード線にダミーデータ信号を伝播させる構成となっている。これによって、各サブワード線によるアクセスに対して、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。従って、製造ばらつきに対する安定性に優れ、高速に動作可能な半導体記憶装置を提供することが出来る。
【0068】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0069】
【発明の効果】
上記発明では、途中で折り返すダミーワード線を用いた経路でタイミング補償をすることにより、一定の配線遅延として、このダミーワード線の総延長に相当する遅延時間が常に含まれることになる。従って、メモリアクセスの位置に関わらず一定の信号遅延を達成することが出来ると共に、従来技術と比較して信号遅延時間を短くすることが出来る。これによって、製造ばらつきに対する安定性に優れ、高速に動作可能な半導体記憶装置を提供することが出来る。
【図面の簡単な説明】
【図1】タイミング補償用に入出力回路及びローデコーダから最も遠い経路を用いた場合のタイミングを説明するための図である。
【図2】タイミング制御信号生成部がセンスアンプ&入出力回路部の右端に設けられた場合のタイミングを説明するための図である。
【図3】本発明の原理に従いタイミング補償用のタイミング制御信号を生成する構成を示す図である。
【図4】センスアンプ&入出力回路部及びメモリ配列部の回路構成を示す図である。
【図5】クロックジェネレータ部の回路構成を示す回路図である。
【図6】ローデコーダ部の回路構成を示す回路図である。
【図7】本発明の第2実施例によるセンスアンプ&入出力回路部及びメモリ配列部の回路構成を示す図である。
【図8】本発明の第3実施例による構成を示す図である。
【符号の説明】
10 クロックジェネレータ部
11 ローデコーダ部
12 センスアンプ&入出力回路部
13 タイミング制御信号生成部
14 メモリ配列部
20 クロックジェネレータ部
21 ローデコーダ部
22 センスアンプ&入出力回路部
23 タイミング制御信号生成部
24 メモリ配列部

Claims (8)

  1. 行選択をするローデコーダと、
    該ローデコーダから延びメモリセルに接続されるワード線と、
    該ワード線の開始点近傍から該ワード線に略平行に延び該ワード線の総延長の途中で折り返して該開始点近傍に戻るダミーワード線と、
    該ワード線により選択したメモリセルから読み出したデータを該ダミーワード線を伝播した信号に応じたタイミングで増幅するセンスアンプと、
    複数のアドレス信号を受信するアドレス入力部と、
    を含み、前記ローデコーダは、
    前記複数のアドレス信号に基づいて前記ワード線を駆動するデコーダと、
    前記複数のアドレス信号が全て揃ったタイミングで前記ダミーワード線を駆動するダミーワード線駆動回路と
    を含むことを特徴とする半導体記憶装置。
  2. 前記ダミーワード線は、前記ワード線の総延長の略半分で折り返すことを特徴とする請求項1記載の半導体記憶装置。
  3. 前記ワード線により選択したメモリセルから読み出したデータを前記センスアンプに供給するビット線と、
    前記センスアンプの駆動タイミングを制御するタイミング制御信号を生成するタイミング制御信号生成部と、
    該ビット線の総延長に略等しい長さだけ該ビット線に略平行に延展し該タイミング制御信号に接続されるダミービット線
    を更に含み、前記開始点近傍に戻る前記ダミーワード線を伝播した信号から得られるダミーデータを、該ダミービット線を介して該タイミング制御信号生成部に供給し、該タイミング制御信号生成部は該ダミーデータに基づいて該タイミング制御信号を生成することを特徴とする請求項1記載の半導体記憶装置。
  4. 前記ダミーワード線駆動回路は該ローデコーダ内部で該半導体記憶装置のアドレス入力端子から最も遠い位置に設けられていることを特徴とする請求項3記載の半導体記憶装置。
  5. 前記ダミーワード線駆動回路への入力信号は、前記デコーダが前記ワード線を選択するために使用する選択信号と同一の信号であることを特徴とする請求項4記載の半導体記憶装置。
  6. 前記ダミーワード線に接続される複数のダミーメモリセルを更に含み、該ダミーワード線を伝播する信号によって該複数のダミーメモリセルから読み出されたダミーデータを並列に前記ダミービット線に供給することを特徴とする請求項3記載の半導体記憶装置。
  7. 前記ダミーワード線を伝播した信号を入力とするインバータを更に含み、該インバータの出力を前記ダミーデータとして前記ダミービット線に供給することを特徴とする請求項3記載の半導体記憶装置。
  8. メインワードデコーダと、
    該メインワードデコーダから延び前記ローデコーダに接続されるメインワード線
    を更に含み、前記ローデコーダはサブワードデコーダであり、前記ワード線はサブワード線であり、前記ダミーワード線は該サブワード線の信号遅延を模擬するダミーサブワード線であることを特徴とする請求項1記載の半導体記憶装置。
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