JPH11273350A - 半導体装置及びプリチャージ方法 - Google Patents

半導体装置及びプリチャージ方法

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JPH11273350A
JPH11273350A JP10289681A JP28968198A JPH11273350A JP H11273350 A JPH11273350 A JP H11273350A JP 10289681 A JP10289681 A JP 10289681A JP 28968198 A JP28968198 A JP 28968198A JP H11273350 A JPH11273350 A JP H11273350A
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Abstract

(57)【要約】 【課題】書込み動作の際のプリチャージ時間を短縮し書
込み時間を短縮する。 【解決手段】本発明の半導体装置は、入出力ライン対Ｉ
／Ｏ、／Ｉ／Ｏと、プリチャージ回路４０１と、入出力
ラインドライバ４０３と、プリチャージ制御回路３１１
とを備える。プリチャージ回路４０１は、書込み動作及
び読み出し動作時にプリチャージ信号Ｓ、／Ｓに応答し
て入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏをプリチャージする
と共に等化する。入出力ラインドライバ４０３は、書き
込み動作時にイネーブル信号ＰＤＴに応答して入力デー
タを受けて入出力ライン対を駆動する。プリチャージ制
御回路３１１は、書込み動作時のプリチャージ及び等化
時間が読み出し動作時のプリチャージ時間及び等化時間
より短くなるように、プリチャージ動作の開始を指示す
るプリチャージ制御信号ＰＩＯＰＲとイネーブル信号Ｐ
ＤＴとの論理積を演算してプリチャージ信号Ｓ、／Ｓを
発生する。イネーブル信号ＰＤＴは、プリチャージ制御
信号ＰＩＯＰＲがディスエーブルされる時間よりも所定
時間前にイネーブルされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に半導体装置の書込み動作におけるプリチャージスキ
ムに関する。
【０００２】
【従来の技術】パーソナルコンピュータ等のマルチメデ
ィアシステムの発展に伴って高速半導体メモリ装置に対
する要求が一層増大している。また、最近、半導体設計
技術及び製造技術の発展並びにシステムの原価節減に対
する要求に応えてロジック半導体装置等と高速メモリ半
導体装置を一つのチップに集積させるＭＭＬ（Merged M
emory with Logic）が開発されている。これにより、高
速半導体メモリ装置に対する要求が更に増大しる。この
ため、半導体メモリ装置の動作速度を向上させるための
種々の方法が試されている。
【０００３】半導体メモリ装置の動作速度を向上させる
ためには、データパス、即ち外部から印加されるデータ
をメモリセルに書込むための書込みデータパスとメモリ
セルに保持されているデータを外部へ読み出すための読
み出しデータパスとにおいて信号の伝達速度を高速化す
る必要がある。
【０００４】図１は、従来の半導体メモリ装置のブロッ
ク図である。なお、図１には、データパスのみが示され
ている。図１に示すように、従来の半導体メモリ装置
は、多数のメモリセル１０１（１つのみ図示）が接続さ
れるビットライン対ＢＬ、／ＢＬと、ビットライン感知
増幅器１０３と、カラム選択ゲート１０５と、入出力ラ
イン対Ｉ／Ｏ及び／Ｉ／Ｏと、入出力ラインドライバ及
びプリチャージ回路１０７と、データ入力バッファ１０
９と、入出力ライン感知増幅器１１１と、データ出力バ
ッファ１１３とを備える。
【０００５】図２は、図１に示す従来の半導体メモリ装
置の動作タイミング図である。ＣＬＫは外部から印加さ
れるクロック、ＣＡＳＢはカラムアドレスストローブ信
号、ＷＥＢは書込みイネーブル信号、ＣＳＬはカラム選
択ゲート１０５を制御するカラム選択ライン、ＰＩＯＰ
Ｒは入出力ラインドライバ及びプリチャージ回路１０７
におけるプリチャージ回路部分を制御するプリチャージ
制御信号、ＰＤＴは入出力ラインドライバ及びプリチャ
ージ回路１０７における入出力ラインドライバ部分をイ
ネーブルするイネーブル信号である。
【０００６】図１及び図２に示すように、書込み動作及
び読み出し動作中に入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏ
は、プリチャージ制御信号ＰＩＯＰＲにより制御される
プリチャージ回路により、所定の時間の間だけ等化され
ると共にプリチャージされる。即ち、カラム選択ライン
ＣＳＬがディスエーブルされた後に、プリチャージ制御
信号ＰＩＯＰＲがイネーブルされ、これにより入出力ラ
イン対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージが開始される。
そして、カラム選択ラインＣＳＬがイネーブルされる前
にプリチャージ制御信号ＰＩＯＰＲがディスエーブルさ
れて、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージ
が終了する（ｔ１区間、ｔ２区間を参照）。
【０００７】書込み動作中のプリチャージ時間ｔ１と読
み出し中のプリチャージ時間ｔ２は同一である。また、
書込み動作中には、入出力ラインドライバ及びプリチャ
ージ回路１０７の入出力ラインドライバ部分がイネーブ
ル信号ＰＤＴによりイネーブルされて入出力ライン対Ｉ
／Ｏ、／Ｉ／Ｏを駆動する。この際、イネーブル信号Ｐ
ＤＴは、プリチャージ制御信号ＰＩＯＰＲがディスエー
ブルされた後、即ちｔ１後にイネーブルされ、カラム選
択ラインＣＳＬが再びイネーブルされる前にディスエー
ブルされる。また、書込み時間ｔｗは、カラム選択ライ
ンＣＳＬがイネーブルされる時点で決定されるのではな
く、イネーブル信号ＰＤＴがイネーブルされる時点、即
ち入出力ラインドライバ１０７が動作する時点で決定さ
れる。
【０００８】前記のように動作タイミングが構成される
ことにより、読み出し動作時におけるプリチャージパス
とビットライン感知増幅器１０３と間のＤＣ電流パスの
形成が防止され、書込み動作時におけるプリチャージパ
スと入出力ラインドライバ１０７との間のＤＣ電流パス
の形成が防止される。
【０００９】ところが、前述した従来の半導体メモリ装
置では、書込み動作時にカラム選択ラインＣＳＬがイネ
ーブルされる直前で、入出力ラインドライバ１０７をイ
ネーブルさせるためのイネーブル信号ＰＤＴがイネーブ
ルされるので、ビットライン対ＢＬ、／ＢＬと入出力ラ
イン対Ｉ／Ｏ、／Ｉ／Ｏは略同時にデェベロープされ
る。従って、従来の半導体メモリ装置では、ビットライ
ン対ＢＬ、／ＢＬと入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏの
負荷により書込み時間が長くなる。
【００１０】
【発明が解決しようとする課題】本発明は、例えば、メ
モリ装置やＭＭＬのような半導体装置におけるプリチャ
ージ方式を変更することにより書込み時間を短縮する半
導体装置を提供することを目的とする。
【００１１】また、本発明は、例えば、メモリ装置やＭ
ＭＬのような半導体装置における書込み時間を短縮する
ためのプリチャージ方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ビットライン対、入出
力ライン対、プリチャージ回路、入出力ラインドライバ
と、プリチャージ制御回路とを備えることを特徴とす
る。
【００１３】前記ビットライン対には、データを書込ん
だり読み出したりするための多数のメモリセルが接続さ
れ、前記ビットライン対と前記入出力ライン対は、カラ
ム選択ラインにより制御されるカラム選択ゲートを介し
て接続される。前記プリチャージ回路は、書込み動作及
び読み出し動作時にプリチャージ信号に応答して前記入
出力ライン対をプリチャージして等化させる。前記入出
力ラインドライバは、書込み動作時に、イネーブル信号
に応答して入力データを受けて前記入出力ライン対を駆
動する。前記プリチャージ制御回路は、書込み動作時の
プリチャージ及び等化時間が読み出し動作時のプリチャ
ージ及び等化時間より短くなるようにするため、プリチ
ャージ動作の開始を指示するプリチャージ制御信号と前
記イネーブル信号とに応答して前記プリチャージ信号を
発生して、前記イネーブル信号は、前記プリチャージ制
御信号がディスエーブルされる時間の所定時間前にイネ
ーブルされる。前記プリチャージ制御回路は、前記プリ
チャージ制御信号と前記イネーブル信号との論理積を演
算して前記プリチャージ信号を発生する論理積手段を有
する。
【００１４】前記他の目的を達成するため、本発明に係
るプリチャージ方法は、多数のメモリセルが接続される
ビットライン対と、カラム選択ゲートを通じて前記ビッ
トライン対と接続される入出力ライン対と、書込み動作
及び読み出し動作時にプリチャージ信号に応答して前記
入出力ライン対をプリチャージして等化させるプリチャ
ージ回路と、イネーブル信号に応答して入力データを受
けて前記入出力ライン対を駆動する入出力ラインドライ
バとを備える半導体装置のプリチャージ方法において、
書込み動作及び読み出し動作時にプリチャージ動作の開
始を指示するプリチャージ制御信号を発生する段階と、
前記プリチャージ制御信号がディスエーブルされる前に
イネーブルされ、前記プリチャージ制御信号がイネーブ
ルされる時にディスエーブルされる信号を前記イネーブ
ル信号として発生する段階と、前記プリチャージ制御信
号と前記イネーブル信号との論理積を演算して前記プリ
チャージ信号を発生する段階とを有することを特徴とす
る。
【００１５】
【発明の実施の形態】以下、本発明の好適な実施の形態
に係る半導体装置の構成及び動作とその回路で実行され
るプリチャージ方法を添付図面を参照して詳細に説明す
る。
【００１６】図３は、本発明の好適な実施の形態に係る
半導体装置のブロック図である。なお、図３には、デー
タパス、即ち外部から印加されるデータをメモリセルに
書込むための書込みデータパスとメモリセルに保持され
たデータを外部へ読み出すための読み出しデータパスの
みが示されている。
【００１７】図３に示すように、本発明の好適な実施の
形態に係る半導体装置は、多数のメモリセル３０１（１
個のみを図示）と、ワードラインＷＬと、ビットライン
対ＢＬ、／ＢＬと、ビットライン感知増幅器３０３と、
カラム選択ゲート３０５と、入出力ライン対Ｉ／Ｏ、／
Ｉ／Ｏと、入出力ラインドライバ及びプリチャージ回路
３０７と、データ入力バッファ３０９と、プリチャージ
制御回路３１１と、入出力ライン感知増幅器３１３と、
出力バッファ３１５とを備える。
【００１８】ビットライン対ＢＬ、／ＢＬには、データ
を書き込んだり読み出したりするための多数のメモリセ
ル３０１が接続されており、ビットライン対ＢＬ、／Ｂ
Ｌと入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏに対して、カラム
選択ラインＣＳＬにより制御されるカラム選択ゲート３
０５を介して接続されている。
【００１９】入出力ラインドライバ及びプリチャージ回
路３０７のプリチャージ回路は、書込み動作及び読み出
し動作時に、プリチャージ信号及びこの反転信号Ｓ、／
Ｓに応答して入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏをプリチ
ャージして等化させる。前記入出力ラインドライバ及び
プリチャージ回路３０７の入出力ラインドライバは、書
込み動作時のイネーブル信号ＰＤＴに応答して入力デー
タＤＡＴＡ、／ＤＡＴＡを受けて入出力ライン対Ｉ／
Ｏ、／Ｉ／Ｏを駆動する。
【００２０】プリチャージ制御回路３１１は、書込み動
作時のプリチャージ及び等化時間が読み出し動作時のプ
リチャージ及び等化時間より短くなるようにするため、
プリチャージ動作の開始を指示するプリチャージ制御信
号ＰＩＯＰＲとイネーブル信号ＰＤＴに応答して、入出
力ラインドライバ及びプリチャージ回路３０７のプリチ
ャージ回路を制御するプリチャージ信号Ｓ、／Ｓを発生
する。イネーブル信号ＰＤＴは、プリチャージ制御信号
ＰＩＯＰＲがディスエーブルされる時間より所定時間前
にイネーブルされる。
【００２１】データ入力バッファ３０９は、書込み動作
時に外部から印加されるデータＤｉｎをバッファリング
して入力データＤＡＴＡ、／ＤＡＴＡを出力する。ビッ
トライン感知増幅器３０３は、読み出し動作時にメモリ
セル３０１からビットラインＢＬに伝達された微細な電
圧を感知し増幅し、入出力ライン感知増幅器３１３は、
メモリセル３０１からビットライン対ＢＬ、／ＢＬを経
て入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏに伝達されたデータ
を感知し増幅する。データ出力バッファ３１５は、入出
力ライン感知増幅器３１３の出力をバッファリングして
外部へ出力する。
【００２２】図４は、図３に示す入出力ラインドライバ
及びプリチャージ回路３０７とプリチャージ制御回路３
１１の詳細な回路図である。図４に示すように、この入
出力ラインドライバ及びプリチャージ回路３０７のプリ
チャージ回路４０１は、入出力ライン対Ｉ／Ｏ、／Ｉ／
Ｏ間に直列に接続され、接続ノードに電源電圧ＶＤＤが
印加され、各々のゲートにプリチャージ信号Ｓが印加さ
れるＮＭＯＳトランジスタ４０１ａ，４０１ｂと、入出
力ライン対Ｉ／Ｏ、／Ｉ／Ｏ間に接続され、ゲートにプ
リチャージ信号Ｓが印加されるＮＭＯＳトランジスタ４
０１ｃと、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏ間に接続さ
れ、ゲートにプリチャージ信号Ｓの反転信号／Ｓが印加
されるＰＭＯＳトランジスタ４０１ｄとで構成される。
【００２３】入出力ラインドライバ及びプリチャージ回
路３０７の入出力ラインドライバ４０３は、ノアゲート
４０３ｃ，４０３ｅ，４０３ｈ，４０３ｊと、インバー
タ４０３ｂ，４０３ｇ，４０３ｋと、ＰＭＯＳトランジ
スタ４０３ａ，４０３ｆと、ＮＭＯＳトランジスタ４０
３ｄ，４０３ｉをで構成される。なお、この回路は、必
要に応じて他の論理ゲートで構成することができる。
【００２４】入出力ラインドライバ４０３は、書込み動
作時において、入出力ラインドライバ４０３をイネーブ
ルさせるイネーブル信号ＰＤＴに応答して入力データＤ
ＡＴＡ、／ＤＡＴＡを受けて入出力ライン対Ｉ／Ｏ、／
Ｉ／Ｏを駆動する。
【００２５】プリチャージ制御回路３１１は、プリチャ
ージ動作の開始を指示するプリチャージ制御信号ＰＩＯ
ＰＲとイネーブル信号ＰＤＴとの論理積を演算してプリ
チャージ信号Ｓを発生する論理積手段と、プリチャージ
信号Ｓを反転して反転信号Ｓを発生する反転手段とを有
する。図４には、プリチャージ制御信号ＰＩＯＰＲを反
転させるインバータ４０５ｃと、インバータ４０５ｃの
出力とイネーブル信号ＰＤＴとを入力としてプリチャー
ジ信号Ｓを発生するノアゲート４０５ｂと、プリチャー
ジ信号Ｓを反転させて反転信号／Ｓを発生するインバー
タ４０５ａとによる構成例が示されている。なお、この
回路は、必要に応じて他の論理ゲートで構成することも
できる。イネーブル信号ＰＤＴは、プリチャージ制御信
号ＰＩＯＰＲがディスエーブルされる時間の所定時間前
にイネーブルされる。
【００２６】図５は、図３に示す半導体装置の動作タイ
ミング図である。以下、図５に示す動作タイミング図を
参照しながら図３に示す半導体装置の動作とプリチャー
ジ方法を説明する。
【００２７】先ず書込み動作に関して説明する。外部か
ら印加されるカラムアドレスストローブ信号ＣＡＳＢ
と、書込みイネーブル信号ＷＥＢが論理”ロー”にイネ
ーブルされた状態で、外部から印加されるクロックＣＬ
Ｋが論理”ハイ”になると、カラム選択ラインＣＳＬが
論理”ロー”にディスエーブルされると共にプリチャー
ジ動作の開始を指示するプリチャージ制御信号ＰＩＯＰ
Ｒが論理”ハイ”にイネーブルされる。
【００２８】この時、入出力ラインドライバ及びプリチ
ャージ回路３０７の入出力ラインドライバをイネーブル
させるイネーブル信号ＰＤＴは論理”ロー”を維持して
いる。従って、プリチャージ制御回路３１１によりプリ
チャージ信号Ｓが論理”ハイ”にイネーブルされて、入
出力ラインドライバ及びプリチャージ回路３０７のプリ
チャージ回路が入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏをプリ
チャージして等化を開始する。
【００２９】その後、所定の時間ｔ３が経過した後、プ
リチャージ制御信号ＰＩＯＰＲがディスエーブルされる
所定時間前にイネーブル信号ＰＤＴが論理”ハイ”にイ
ネーブルされ、これによりプリチャージ信号Ｓが論理”
ロー”にディスエーブルされて入出力ライン対Ｉ／Ｏ、
／Ｉ／Ｏのプリチャージ及び等化動作が終了する。
【００３０】ここで、イネーブル信号ＰＤＴが論理”ハ
イ”にイネーブルされると、入出力ラインドライバ及び
プリチャージ回路３０７の入出力ラインドライバが動作
を開始し、入力データＤＡＴＡ、／ＤＡＴＡを受けて入
出力ライン対Ｉ／Ｏ、／Ｉ／Ｏを駆動する。これにより
入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏがデェベロープされて
始める。そして、所定時間の経過後にカラム選択ライン
ＣＳＬがイネーブルされると、入出力ライン対Ｉ／Ｏ、
／Ｉ／Ｏのデータがビットライン対ＢＬ、／ＢＬを介し
てメモリセル３０１に書込まれる。
【００３１】読み出し動作は書込み動作と反対のパスで
動作する。読み出し動作では、イネーブル信号ＰＤＴが
論理”ロー”にディスエーブルされた状態を維持するた
め、プリチャージ信号Ｓは、プリチャージ制御信号ＰＩ
ＯＰＲが論理”ハイ”にイネーブルされる期間ｔ４の
間、論理”ハイ”にイネーブルされる。
【００３２】本発明の好適な実施の形態によれば、書込
み動作時のプリチャージ時間ｔ３が読み出し動作時のプ
リチャージ時間ｔ４より短く、また、入出力ラインドラ
イバ及びプリチャージ回路３０７の入出力ラインドライ
バをアクティブ状態にするためのイネーブル信号ＰＤＴ
のイネーブル時点も早い。従って、書込み動作の際は、
短い時間で入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏがプリチャ
ージされ、また、入出力ライン対Ｉ／Ｏ、／Ｉ／Ｏが十
分にデェベロープされた後にカラム選択ラインＣＳＬが
イネーブルされるので、カラム選択ラインＣＳＬが印加
されるカラム選択ゲート３０５のＶｄｓ（ドレインとソ
ースとの間の電圧）が十分に大きくなり、ビットライン
対ＢＬ、／ＢＬへのデータの伝達が速くなる。即ち、こ
の実施の形態によれば、書込み時間を短縮することがで
きる。
【００３３】上記の説明は本発明の実施の形態に過ぎ
ず、本発明は、特許請求の範囲に記載した技術的思想の
範囲内で様々な変形を許容するものである。
【００３４】
【発明の効果】本発明によれば、書込み時間を短縮する
ことができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置のブロック図である。
【図２】図１に示す従来の半導体メモリ装置の動作タイ
ミング図である。
【図３】本発明の好適な実施の形態に係る半導体装置の
ブロック図である。
【図４】図３に示す入出力ラインドライバ及びプリチャ
ージ回路、並びにプリチャージ制御回路の詳細な回路図
である。
【図５】図３に示す半導体装置の動作タイミング図であ
る。
【符号の説明】
１０１，３０１ メモリセル １０３，３０３ ビットライン感知増幅器 １０５，３０５ カラム選択ゲート １０７，３０７ 入出力ラインドライバ及びプリチャー
ジ回路 １０９，３０９ データ入力バッファ １１１，３１３ 入出力ライン感知増幅器 １１３，３１５ データ出力バッファ ３１１ プリチャージ制御回路 ４０１ プリチャージ回路 ４０１ａ，４０１ｂ，４０１ｃ，４０３ｄ，４０３ｉ
ＮＭＯＳトランジスタ ４０１ｄ，４０３ａ，４０３ｆ ＰＭＯＳトランジスタ ４０３ 入出力ラインドライバ ４０３ｂ，４０３ｇ，４０３ｋ，４０５ｃ インバータ ４０３ｃ，４０３ｅ，４０３ｈ，４０３ｊ ノアゲート ＢＬ，／ＢＬ ビットライン対 ＤＡＴＡ，／ＤＡＴＡ 入力データ Ｄｉｎ 外部から印加されるデータ Ｉ／Ｏ，／Ｉ／Ｏ 入出力ライン対 Ｓ，／Ｓ プリチャージ信号 ｔ１，ｔ２，ｔ３，ｔ４ プリチャージ時間 ＣＡＳＢ カラムアドレスストローブ信号 ＣＬＫ クロック ＣＳＬ カラム選択ライン ＰＩＯＰＲ プリチャージ制御信号 ＰＤＴ イネーブル信号 ＶＤＤ 電源電圧 Ｖｄｓ ドレインとソース間の電圧 ＷＥＢ 書込みイネーブル信号 ＷＬ ワードライン

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 多数のメモリセルが接続されるビットラ
    イン対と、 カラム選択ゲートを通じて前記ビットライン対と接続さ
    れる入出力ライン対と、 書込み動作及び読み出し動作時にプリチャージ信号に応
    答して前記入出力ライン対をプリチャージして等化させ
    るプリチャージ回路と、 書込み動作時にイネーブル信号に応答して入力データを
    受けて前記入出力ライン対を駆動する入出力ラインドラ
    イバと、 プリチャージ動作の開始を指示するプリチャージ制御信
    号と前記イネーブル信号とに応答して前記プリチャージ
    信号を発生するプリチャージ制御回路と、 を備え、前記イネーブル信号は、前記プリチャージ制御
    信号がディスエーブルされる時間より所定時間前にイネ
    ーブルされることを特徴とする半導体装置。
  2. 【請求項２】 書込み動作時に、外部から印加されるデ
    ータをバッファリングして前記入力データを出力するデ
    ータ入力バッファと、 読み出し動作時に、選択されたメモリセルから前記ビッ
    トライン対を介して前記入出力ライン対に伝達される出
    力データを感知増幅する入出力ライン感知増幅器と、 前記入出力ライン感知増幅器の出力をバッファリングし
    て外部へ出力するデータ出力バッファと、 をさらに具備することを特徴とする請求項１に記載の半
    導体装置。
  3. 【請求項３】 前記プリチャージ制御回路は、前記プリ
    チャージ制御信号と前記イネーブル信号との論理積を演
    算して前記プリチャージ信号を発生する論理積手段を有
    することを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 多数のメモリセルが接続されるビットラ
    イン対と、カラム選択ゲートを通じて前記ビットライン
    対と接続される入出力ライン対と、書込み動作及び読み
    出し動作時にプリチャージ信号に応答して前記入出力ラ
    イン対をプリチャージして等化させるプリチャージ回路
    と、イネーブル信号に応答して入力データを受けて前記
    入出力ライン対を駆動する入出力ラインドライバとを備
    える半導体装置のプリチャージ方法において、 書込み動作及び読み出し動作時にプリチャージ動作の開
    始を指示するプリチャージ制御信号を発生する段階と、 前記プリチャージ制御信号がディスエーブルされる前に
    イネーブルされ、前記プリチャージ制御信号がイネーブ
    ルされる時にディスエーブルされる信号を前記イネーブ
    ル信号として発生する段階と、 前記プリチャージ制御信号とイネーブル信号との論理積
    を演算して前記プリチャージ信号を発生する段階と、 を有することを特徴とする半導体装置のプリチャージ方
    法。
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