JP2003078405A - 電子回路及び半導体記憶装置 - Google Patents
電子回路及び半導体記憶装置Info
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Abstract
じる遅延時間のばらつきを相殺して、後段の回路に誤動
作が生じることを防止する。 【解決手段】 論理回路LC1とLC2とは、共通の入
力信号INPUTにより動作を同期させる必要がある。しか
し、それぞれ独立して変動し得る電源電圧VCC、VDDが
供給され、また独立して変動し得る特性を有するトラン
ジスタで構成されている。しかし、論理回路LC1の入
力側に、論理回路LC2と同様に電源電圧VDDが供給さ
れ、論理回路LC2と同等の特性を有するトランジスタ
で構成された遅延補償回路DC2を挿入し、論理回路L
C2の入力側に、論理回路LC1と同様に電源電圧VCC
が供給され、論理回路LC1と同等の特性を有するトラ
ンジスタで構成された遅延補償回路DC1を挿入するこ
とで、変動の影響を相殺して同期を確保することができ
る。
Description
体記憶装置に関する。
導体装置の高機能化、小面積化、高速化、低消費電力化
等の高性能化が図られている。このような進歩は、MO
Sトランジスタの微細化によるところが大きい。
るためには、電源の低電圧化が必要になる。これによ
り、MOSトランジスタのゲート酸化膜を薄膜化するこ
とが可能になり、MOSトランジスタのショートチャネ
ル効果を抑制することができるからである。しかし、逆
にこの低電圧用のMOSトランジスタには、高電圧の電
源や信号線に接続することができないという問題があ
る。
が適当でない回路が存在する。例えば、チップ外部との
信号線の入出力を司るI/Oセルや、アナログ回路、D
RAM等の半導体記憶装置におけるメモリセルの選択ゲ
ート等がこのような回路に相当する。
供給するという手法が採用されている。また最近では、
高電圧用と低電圧用の複数種類のトランジスタを同一チ
ップ上に形成し、それぞれのトランジスタを最適化し、
特性向上を目指すことが一般的になりつつある。
用トランジスタに比べて微細化が困難であり、面積、高
速性、消費電力において不利な面を有する。I/Oセル
やアナログ回路等には、一律に高電源電圧を供給し、さ
らに高電圧用トランジスタを用いることにより、設計の
手間を軽減することが可能であるが、面積や高速性、消
費電力等において、不利を被ることを許容しなければな
らない。このような回路の高性能化を目指すためには、
必要な部分にのみ高電源電圧を供給し高電圧用トランジ
スタを用い、制御回路や高速な信号経路には低電源電圧
を供給し低電圧用トランジスタを用いるという、きめ細
かな設計が必要になる。
と低電圧回路との間で動作速度等に関する回路特性を互
いに合わせるということである。
て、外部から供給された一つの電源電圧から必要とされ
る他の電源電圧を内部で生成するというものがある。こ
れは、主に半導体記憶装置において用いられてきた技術
である。この手法の利点は、内部で生成した電源電圧を
外部から供給された電源電圧に依存するように制御する
ことが可能であり、複数の電源電圧がそれぞれ独立に変
動することにより生じる回路特性の不整合を抑制するこ
とができることにある。しかし、この手法には、内部電
源回路の面積が大きく、高集積化の妨げになるという不
利な面が存在する。さらに、この手法では、電源電圧の
独立した変動は抑制できても、複数種類のトランジスタ
特性がプロセス変動等によりそれぞれ独立に変動して生
じる回路特性の不整合に対しては対応することができな
い。
は複数の電源電圧が外部から供給されてそれぞれ動作す
る回路において生じる不整合を、あるいは複数のトラン
ジスタ特性が独立して変動することにより生じる不整合
を、高速化を妨げることなく解消することができなかっ
た。
電源電圧が供給されてそれぞれ動作する回路に生じる遅
延時間のばらつきがもたらす誤動作を回避することによ
り、回路動作を安定させかつ高速動作を実現することが
可能な電子回路及び半導体記憶装置を提供することを目
的とする。
1の電源電圧が供給され、第1の信号が入力され、第1
の所定時間遅延した第1の出力信号を出力する第1の遅
延補償回路と、第2の電源電圧が供給され、前記第1の
信号が入力され、第2の所定時間遅延した第2の出力信
号を出力する第2の遅延補償回路と、前記第1の電源電
圧が供給され、前記第2の遅延補償回路から出力された
前記第2の出力信号が与えられ、第1の論理演算を行っ
て第1の論理演算結果を出力する第1の論理回路と、前
記第2の電源電圧が供給され、前記第1の遅延補償回路
から出力された前記第1の出力信号が与えられ、第2の
論理演算を行って第2の論理演算結果を出力する第2の
論理回路とを備えることを特徴とする。
が供給され、第1の特性を有するトランジスタを含み、
第1の信号が入力され、第1の所定時間遅延した第1の
出力信号を出力する第1の遅延補償回路と、第2の電源
電圧が供給され、第2の特性を有するトランジスタを含
み、前記第1の信号が入力され、第2の所定時間遅延し
た第2の出力信号を出力する第2の遅延補償回路と、前
記第1の電源電圧が供給され、前記第2の遅延補償回路
から出力された前記第2の出力信号が与えられ、第1の
論理演算を行って第1の演算結果を出力する第1の論理
回路と、前記第2の電源電圧が供給され、前記第1の遅
延補償回路から出力された前記第1の出力信号が与えら
れ、第2の論理演算を行って第2の演算結果を出力する
第2の論理回路とを備えることを特徴とする。
とき第2の電圧を有する第1の信号が入力され、この第
2の電圧を第1の電圧に昇圧して前記第1の信号を出力
する第1のレベルシフタと、前記第1の電圧を有する第
1の電源電圧が供給され、前記第1のレベルシフタから
出力された前記第1の信号が与えられ、第1の所定時間
遅延した第1の出力信号を出力する第1の遅延補償回路
と、前記第1の遅延補償回路から出力されたハイレベル
のとき前記第1の電圧を有する前記第1の出力信号が与
えられ、この第1の電圧を前記第2の電圧に降圧して前
記第1の出力信号を出力する第2のレベルシフタと、前
記第2の電源電圧が供給され、ハイレベルのとき前記第
2の電圧を有する前記第1の信号が入力され、第2の所
定時間遅延した第2の出力信号を出力する第2の遅延補
償回路と、前記第2の遅延補償回路から出力された前記
第2の出力信号が与えられ、この第2の出力信号がハイ
レベルのときの前記第2の電圧を前記第1の電圧に昇圧
する第3のレベルシフタと、前記第1の電源電圧が供給
され、前記第3のレベルシフタから出力された前記第2
の出力信号が与えられ、第1の論理動作を行って第1の
演算結果を出力する第1の論理回路と、前記第2の電圧
を有する第2の電源電圧が供給され、前記第2のレベル
シフタから出力された前記第1の出力信号が与えられ、
第2の論理動作を行って第2の演算結果を出力する第2
の論理回路とを備えることを特徴とする。
ト線に複数のメモリセルが接続されたメモリセルアレイ
と、各々の前記ビット線に設けられ、前記ビット線を選
択するカラム選択ゲートと、前記カラム選択ゲートを選
択的に駆動するカラム選択信号を生成するカラムデコー
ダと、各々の前記カラム選択ゲート毎に設けられ、対応
する前記カラム選択ゲートから出力されたデータが与え
られ、増幅して出力するデータバッファと、前記データ
バッファを選択的に駆動するデータバッファ駆動信号を
生成するデータバッファ制御論理回路と、第1の電源電
圧が供給され、タイミング信号が入力され、第1の所定
時間遅延した第1の出力信号を前記データバッファ制御
論理回路に出力する第1の遅延補償回路と、第2の電源
電圧が供給され、前記タイミング信号が入力され、第2
の所定時間遅延した第2の出力信号を前記カラムデコー
ダに出力する第2の遅延補償回路とを備えることを特徴
とする。
ビット線に複数のメモリセルが接続されたメモリセルア
レイと、各々の前記ビット線に設けられ、前記ビット線
を選択するカラム選択ゲートと、前記カラム選択ゲート
を選択的に駆動するカラム選択信号を生成するカラムデ
コーダと、各々の前記カラム選択ゲート毎に設けられ、
対応する前記カラム選択ゲートから出力されたデータが
与えられ、増幅して出力するデータバッファと、前記デ
ータバッファを選択的に駆動するデータバッファ駆動信
号を生成するデータバッファ制御論理回路と、ハイレベ
ルのとき第2の電圧を有するタイミング信号が入力さ
れ、この第2の電圧を第1の電圧に昇圧して前記タイミ
ング信号を出力する第1のレベルシフタと、前記第1の
電圧を有する第1の電源電圧が供給され、前記第1のレ
ベルシフタから出力された前記タイミング信号が与えら
れ、第1の所定時間遅延した第1の出力信号を出力する
第1の遅延補償回路と、前記第1の遅延補償回路から出
力されたハイレベルのとき前記第1の電圧を有する前記
第1の出力信号が与えられ、この第1の電圧を前記第2
の電圧に降圧して前記第1の出力信号を前記データバッ
ファ制御論理回路に出力する第2のレベルシフタと、前
記第2の電源電圧が供給され、ハイレベルのとき前記第
2の電圧を有する前記タイミング信号が入力され、第2
の所定時間遅延した第2の出力信号を出力する第2の遅
延補償回路と、前記第2の遅延補償回路から出力された
前記第2の出力信号が与えられ、この第2の出力信号が
ハイレベルのときの前記第2の電圧を前記第1の電圧に
昇圧し、前記カラムデコーダに出力する第3のレベルシ
フタとを備えることを特徴とする。
のワード線とこのワード線に直交する複数のビット線と
の交点に複数のメモリセルが接続されたメモリセルアレ
イと、前記ワード線を選択的に駆動するワード線選択信
号を生成するローデコーダと、各々の前記ビット線毎に
設けられ、対応する前記ビット線から出力されたデータ
を検知して出力するセンスアンプと、前記センスアンプ
を選択的に駆動するセンスアンプ駆動信号を生成するセ
ンスアンプ制御回路と、ハイレベルのとき第2の電圧を
有するタイミング信号が入力され、この第2の電圧を第
1の電圧に昇圧して前記タイミング信号を出力する第1
のレベルシフタと、前記第1の電圧を有する第1の電源
電圧が供給され、前記第1のレベルシフタから出力され
た前記タイミング信号が与えられ、第1の所定時間遅延
した第1の出力信号を出力する第1の遅延補償回路と、
前記第1の遅延補償回路から出力されたハイレベルのと
き前記第1の電圧を有する前記第1の出力信号が与えら
れ、この第1の電圧を前記第2の電圧に降圧して前記第
1の出力信号を前記センスアンプ制御回路に出力する第
2のレベルシフタと、前記第2の電源電圧が供給され、
ハイレベルのとき前記第2の電圧を有する前記タイミン
グ信号が入力され、第2の所定時間遅延した第2の出力
信号を出力する第2の遅延補償回路と、前記第2の遅延
補償回路から出力された前記第2の出力信号が与えら
れ、この第2の出力信号がハイレベルのときの前記第2
の電圧を前記第1の電圧に昇圧し、前記ローデコーダに
出力する第3のレベルシフタとを備えることを特徴とす
る。
て図面を参照して説明する。
1を用いて説明する。
VCC、VDD(VCC>VDDとする)を供給されて動作する
論理回路LC1、LC2、LC3を有する。
れ、入力信号INPUTが与えられて論理演算を行い、その
結果として信号OUT1を出力する。論理回路LC2は、
電源電圧VDDが供給され、同じ入力信号INPUTが与えら
れて論理演算を行って信号OUT2を出力する。ここで、
入力信号INPUTは、論理回路LC1、LC2のそれぞれ
の論理演算を同期させるための信号であり、例えばクロ
ック等のタイミング信号が相当する。論理回路LC3
は、ハイレベルのとき電源電圧VCCと同レベルの信号OU
T1と、ハイレベルのとき電源電圧VDDと同レベルの信
号OUT2とが与えられて論理演算を行う。
遅延時間は、電源電圧VCCの電圧変動に依存し、またこ
の回路LC1を構成するトランジスタの特性に依存す
る。また論理回路LC2における回路動作により生じる
遅延時間は、電源電圧VDDの電圧変動に依存し、またこ
の回路LC2を構成するトランジスタの特性に依存す
る。
1と略同一の信号遅延をもたらす電気的に等価な回路構
成を有する遅延補償回路DC1と、論理回路LC2と略
同一の信号遅延をもたらす電気的に等価な回路構成を有
する遅延補償回路DC2とを設けている。
給され、入力信号INPUTが与えられて第1の遅延時間だ
け遅延した後、論理回路LC2に出力する。遅延補償回
路DC2は、電源電圧VDDが供給され、入力信号INPUT
が与えられて第2の遅延時間だけ遅延した後、論理回路
LC1に出力する。
C1と共通の電源電圧VCCが供給されて動作し、かつ論
理回路LC1を構成するトランジスタと同等の特性を有
するトランジスタにより構成されている。遅延補償回路
DC2は論理回路LC2と共通の電源電圧VDDが供給さ
れて動作し、かつ論理回路LC2を構成するトランジス
タと同等の特性を有するトランジスタにより構成されて
いる。
C1からの出力信号OUT1と、論理回路LC2からの出
力信号OUT2とは、共に電源電圧VCC及びVDDに依存し
た遅延特性を有することになる。即ち、電源電圧VCC、
VDDが相互に独立して電圧変動した場合にも、出力信号
OUT1、OUT2はいずれも同程度の時間だけ遅延すること
になる。
回路LC1及びLC2を構成するそれぞれのトランジス
タの特性に共に依存して遅延することになる。よって、
製造プロセス等の変動によって論理回路LC1、LC2
のいずれかのトランジスタの特性が独立して変動した場
合にも、出力信号OUT1、OUT2は同程度の時間だけ遅延
することになる。
圧VCC、VDDの影響、また相互に独立して製造プロセス
等により変動し得る論理回路LC1、LC2のトランジ
スタ特性の影響が出力信号OUT1、OUT2に及ぶことを相
殺し、信号OUT1、OUT2の出力が与えられて動作する後
段の論理回路LC3に誤動作が生じるのを防止して、回
路動作の安定化及び高速化を実現することができる。
て、図2を用いて説明する。
DRAM(Dynamic Random AccessMemory)に適用した
ものに相当する。ここで、上記第1の実施の形態におけ
る論理回路LC1はカラムデコーダCDに対応し、電源
電圧VCCが供給され、クロックCLKCpが与えられて
カラム選択信号CSLを生成して出力する。論理回路L
C2はDQ制御論理回路DQCLに対応し、電源電圧V
DD(VCC>VDD)が供給され、クロックCLKCpが与
えられてデータバッファ駆動信号QSEを生成して出力
する。論理回路LC3は、カラム選択ゲート、データバ
ッファを含む回路に対応する。また、カラムデコーダC
D、DQ制御論理回路DQCLは、それぞれを構成する
トランジスタ特性が異り、製造プロセス等により独立し
て変動し得るものとする。
信号CSLは、所定時間、図示されていないメモリセル
の出力側に接続されたビット線を選択してデータ線に接
続するためのパルス状の信号であり、ハイレベルのとき
の電圧は電源電圧VCCと同レベルである。
は、遅延補償回路DC2、CSLパルス発生器CSLP
G、VDD/VCCレベルシフタLS3が直列に挿入されて
いる。
るデータバッファ駆動信号QSEは、所定時間、データ
線に設けられたデータバッファを選択的に駆動するため
のパルス状の信号であり、ハイレベルのときの電圧は電
源電圧VDDと同レベルである。
VDD/VCCレベルシフタLS1、遅延補償回路DC1、
VCC/VDDレベルシフタLS2、DQパルス発生器DQ
PGが直列に挿入されている。
CLKCpが入力されるが、このクロックCLKCpは
ハイレベルのとき電源電圧VDDと同じレベルを有する。
そこで、VDD/VCCレベルシフタLS1により、ハイレ
ベルのときの電圧が電源電圧VCCと同レベルになるよう
にシフトされる。
され、カラムデコーダCDと略同一の遅延特性を有する
ように電気的に等価な回路構成を有し、またカラムデコ
ーダCDと同等の特性を有するトランジスタを含むよう
に構成されている。従って、遅延補償回路DC1から出
力されたクロックCLKCpは、電源電圧VCCの変動の
影響、あるいはカラムデコーダCDを構成するトランジ
スタと同様に製造プロセス等の変動の影響を受けて遅延
することになる。
償回路DC1から出力されたクロックCLKCpにおけ
るハイレベルのときの電圧を、電源電圧VCCレベルから
電源電圧VDDレベルにシフトする。
が供給され、レベルシフタLS2から出力されたクロッ
クCLKCpにおける立ち上がりエッジを検出してハイ
レベルになり、クロックCLKCpのパルス幅より短い
所定時間経過後にローレベルに戻る信号を出力する。こ
の信号を用いることで、DQ制御論理回路DQCLにお
いて、クロックCLKCpのパルス幅の変動の影響を受
けることなく、正確に立ち上がりエッジに同期した動作
を実現することができる。
がDQ制御論理回路DQCLに与えられ、データバッフ
ァ駆動信号QSEを出力する。
KCpが与えられ、電源電圧VDDが供給されて動作し、
DQ制御論理回路DQCLと略同一の遅延特性を有する
ように電気的に等価な回路構成を有し、またDQ制御論
理回路DQCLと同等の特性を有するトランジスタを含
むように構成されている。従って、遅延補償回路DC2
から出力されたクロックCLKCpは、電源電圧VDDの
変動の影響、あるいはDQ制御論理回路DQCLを構成
するトランジスタと同様は製造プロセス等の変動の影響
を受けて遅延することになる。
VDDが供給され、遅延補償回路DC2から出力されたク
ロックCLKCpにおける立ち上がりエッジを検出して
ハイレベルになり、クロックCLKCpのパルス幅より
短い所定時間経過後にローレベルに戻る信号を出力す
る。この信号を用いることで、カラムデコーダCDにお
いて、クロックCLKCpのパルス幅の変動の影響を受
けることなく、正確に立ち上がりエッジに同期した動作
を実現することができる。
パルス発生器CSLPGから出力されたパルスにおける
ハイレベルを、電源電圧VDDレベルから電源電圧VCCレ
ベルにシフトする。
3から出力された信号を与えられて、カラム選択信号C
SLを生成して出力する。
た複数の電源電圧が独立に変動することによって生じる
複数の論理回路間の遅延の不整合、また複数の特性を有
するトランジスタを用いて構成された論理回路間におい
て、各々のトランジスタ特性がプロセス変動等により独
立に変動することによって生じる遅延の不整合を排し、
回路動作を安定化させ、さらには電子回路の高速動作を
可能にすることができる。
上記第2の実施の形態におけるカラムデコーダCD及び
DQ制御論理回路DQCLの出力側に具体的な回路を接
続したものに相当する。
BL0〜BL3とが直交するように配設され、その交点
にメモリセルMCが配置されたメモリセルアレイMCA
が設けられている。
RAを入力されてデコードするローデコーダRDにより
いずれかが選択される。
ム選択ゲートCSG0〜CSG3の入力側が設けられて
おり、カラム選択ゲートCSG0及びCSG1の出力側
はデータ線DQL0に、カラム選択ゲートCSG2及び
CSG3の出力側はデータ線DQL1にそれぞれ接続さ
れている。
タバッファDB0、読み出し用のデータバッファDB1
が挿入されて入出力線I/O0に接続されており、デー
タ線DQL1には、書き込み用のデータバッファDB
2、読み出し用のデータバッファDB3が設けられて入
出力線I/O1に接続されている。
カラムアドレスCAが入力されるカラムデコーダCDが
出力したカラム選択信号CSLにより、選択的に駆動さ
れる。
Q制御論理回路DQCLが出力したデータバッファ駆動
信号QSEにより、選択的に駆動される。
WL0が立ち上げられ、カラムデコーダCDによりビッ
ト線BL0が選択され、データバッファDB0が活性化
された場合、ワード線WL0とビット線BL0の交点に
接続されたメモリセルMCに、外部から入出力線I/O
0を介して入力されたデータが与えられて書き込まれ
る。データバッファDB1が選択された場合は、このメ
モリセルMCから読み出されたデータが入出力線I/O
0より外部へ出力される。
給されて動作するカラムデコーダCDから出力されたカ
ラム選択信号CSLと、電源電圧VDDが供給されて動作
するDQ制御論理回路DQCLから出力されたデータバ
ッファ駆動信号DQLとが、共に電源電圧VCC及びVDD
の電源変動の影響を受け、また共にカラムデコーダCD
を構成するトランジスタの特性及びDQ制御論理回路D
QCLを構成するトランジスタの特性の製造プロセス等
の変動の影響を同等に受けるので、これらの変動が生じ
た場合に略同一の時間で遅延する。このため、カラム選
択ゲートCSG0〜CSG3及びデータバッファDB0
〜DB3の動作タイミングを同期させ、誤動作を防止す
ることができる。
得られる作用、効果について、従来の半導体記憶装置と
比較して説明する。
の出力信号CSL、QSEが電源電圧VCC、VDDの変
動、またカラムデコーダCDを構成するトランジスタ、
DQ制御論理回路DQCLを構成するトランジスタの特
性変動の影響を受けて独立に遅延した場合について、そ
れぞれの位相を示した図4を用いて述べる。
れるように、カラム選択信号CSLとデータバッファ駆
動信号QSEとは、それぞれのレベルは電源電圧VCC、
VDDと異なるが、位相としては略同一である。これによ
り、データの読み出し及び書き込みが支障なく行われ
る。
圧VCCに依存して位相が変化し、電圧が高くなると位相
が早まり、低くなると位相が遅くなる。同様に、データ
バッファ駆動信号QSEは、電源電圧VDDに依存して位
相が変化し、電圧が高くなると位相が早まり、低くなる
と位相が遅くなる。
し、電源電圧VDDが低く変動した場合における信号CS
L、QSEの位相の変化を、それぞれ一点鎖線により示
す。カラム選択信号CSLは図中矢印A1の方向(早い
方向)へ位相がずれ、データバッファ駆動信号QSEは
図中矢印B1の方向(遅い方向)へ位相がずれる。これ
により、図示されたように場合によっては二つの信号C
SL、QSEが重複する期間が存在しなくなり、書き込
み又は読み出し動作に支障をきたすこととなる。
動し、電源電圧VDDが高く変動した場合における信号C
SL、QSEの位相の変化をそれぞれ一点鎖線により示
す。カラム選択信号CSLは図中矢印A2の方向(早い
方向)へ位相がずれ、データバッファ駆動信号QSEは
図中矢印B2の方向(遅い方向)へ位相がずれる。この
場合もまた、場合によっては二つの信号CSL、QSE
が重複する期間が存在しなくなり、データの書き込み又
は読み出し動作に支障をきたすこととなる。
二つの信号CSL、QSEの重複した期間を確保しよう
とすると、従来は図4(d)における矢印に示されたよ
うにそれぞれのパルス幅を大きく広げる必要があった。
これでは、DRAMの高速動作の妨げとなる。
における二つの信号CSL、QSEの位相の変化を図5
に示す。図5(a)に、信号CSL、QSEの本来の位
相及び電圧を示す。
合を図5(b)に示す。カラム選択信号CSLは、矢印
A11に示されたように電圧が低くなり、かつ位相が遅
くずれる。データバッファ駆動信号QSEは、電圧はV
DDと同レベルのまま変化しないが、矢印B11で示され
たように位相が信号CSLと同様に遅くずれる。これ
は、信号QSEが電源電圧VCC及びVDDの双方に依存
し、かつ特性が同じためである。逆に電源電圧VCCが高
く変動した場合には、カラム選択信号CSLは電圧が高
くなると共に位相が早くずれる。データバッファ駆動信
号QSEは、電圧はVDDと同レベルであるが位相が同様
に早くずれる。よって、いずれの場合も二つの信号CS
LとQSEとの間の重複した期間が確保され、支障なく
読み出し及び書き込み動作が行われる。
(c)に示されるようである。データバッファ駆動信号
QSEが、矢印B12に示されたように電圧が低くな
り、かつ位相が遅くずれる。カラム選択信号CSLは、
VCCと同レベルを維持するが、矢印A12で示されたよ
うに位相が信号QSEと同様に遅くずれる。逆に電源電
圧VCCが高く変動した場合は、データバッファ駆動信号
QSEは電圧が高くなりかつ位相が早くずれる。カラム
選択信号CSLは、電圧はVCCと同レベルであるが位相
が同様に早くずれる。よって、二つの信号CSLとQS
Eとの間の重複した期間が確保されて、支障なく動作す
る。
れば、外部から複数の電源電圧が供給される電子回路あ
るいは半導体記憶装置において、その電源電圧が独立に
変動することによって生じる内部回路の遅延の不整合を
排し、回路動作を安定化させ、さらには電子回路の高速
動作を可能にすることができる。これは、双方の電源電
圧に依存し、かつ同じ特性のトランジスタを用いること
による。また、複数の特性を有するトランジスタから構
成される電子回路あるいは半導体記憶装置において、各
々のトランジスタ特性がプロセス変動等により独立に変
動することによって生じる内部回路の遅延の不整合を排
し、回路動作を安定化させ、高速動作を可能にすること
ができる。
を、図6に示す。
路の構成をより具体化したものに相当する。
れぞれバイナリデコード回路であり、信号1a、1bを
出力する。この信号を入力する論理回路LC13は、A
ND回路としての構成を備えている。そして、これらの
論理回路LC11〜LC13は、全体で4ビットのアド
レスA<0>〜A<3>に対するバイナリデコーダを構
成している。
VDDを供給され、アドレスA<0>及びA<1>が入力
される遅延補償回路DC12が挿入され、論理回路LC
12の入力側には、電源電圧VCCが供給され、アドレス
A<2>及びA<3>が入力される遅延補償回路DC1
1が挿入されている。遅延補償回路DC11は、論理回
路LC11と同様に電源電圧VCCが与えられて動作する
トランジスタで構成された論理ゲート(AND回路AN
11、インバータIN11)を有し、遅延補償回路DC
12は、論理回路LC12と同様に電源電圧VDDが与え
られて動作するトランジスタで構成された論理ゲート
(AND回路AN12、インバータIN12)を有す
る。
LC11と略同一の遅延時間が生じるように電気的に等
価な構成を有し、遅延補償回路DC12は論理回路LC
12と略同一の遅延時間が生じるように電気的に等価な
構成を有する。遅延補償回路DC11と論理回路LC1
1、遅延補償回路DC12と論理回路LC12とは、そ
れぞれ論理上は異なっている。しかし、それぞれの遅延
特性は同等である。
る。本実施の形態では、2ビットずつのアドレスA<0
>〜A<1>が遅延補償回路DC12を介して論理回路
LC11に入力され、アドレスA<2>〜A<3>が遅
延補償回路DC11を介して論理回路LC12に入力さ
れ、論理回路LC13において論理積演算が行われて1
6ビットの信号:ワード線電位WL<0>〜WL<15
>が出力される。これにより、ある値の組み合わせを有
するアドレスA<0>〜A<3>が入力されると、選択
的にいずれかのワード線電位WLが論理値「1」とな
り、他のワード線電位WLは論理値「0」となる。
レスA<0:3>、図7(b)に信号1a:A<0>a
ndA<1>、図7(c)に信号2a:A<2>and
A<3>、図7(d)〜(f)にワード線電位:WL<
15>、WL<0>、WL<3>の波形の変化をそれぞ
れ示す。
に示されたように、時点t1において論理値「0」から
「1」へ同時に変化し、所定時間経過後に「1」から
「0」に同時に変化する場合を考える。
(b)に示された波形のように、遅延時間τ1が経過し
た時点t2において論理値「0」から「1」へ変化し、
その後は「1」から「0」へ変化する。同様に、論理回
路LC12の出力信号は、図7(c)に示された波形の
ように、遅延時間τ2が経過した時点t2において論理
値「0」から「1」へ変化し、その後「1」から「0」
へと変化する。
論理回路LC13から出力される例えばワード線電位W
L<15>は、図7(d)に示されるように、更に遅延
時間τ3が経過した時点t3において論理値「0」から
「1」へ変化し、その後「1」から「0」に変化する。
信号WL<0>は図7(e)に示されるように、時点t
3において論理値「1」から「0」へ変化し、その後、
「0」から「1」へ変化する。ワード線電位WL<3>
は、図7(f)に示されるように、論理値「0」を維持
する。
れ示された入出力信号の波形はいずれも理想上のもので
あり、論理回路LC11からの出力信号1aに生じる遅
延時間τ1と、論理回路LC12からの出力信号2aに
生じる遅延時間τ2とは等しく、タイミングにずれが生
じない。しかし、電源電圧やトランジスタ特性に変動が
生じると、上述したように従来は遅延時間τ1、τ2の
間にずれが生じる。
と同様なアドレスA<0:3>が入力された場合、論理
回路LC11からの出力信号1aは、図8(b)に示さ
れた波形のように図7(b)と同様に、時間τ1だけ遅
延して時点t2から立ち上がるとする。
が原因で、論理回路LC12からの出力信号2a:A<
2>andA<3>が、図8(c)の波形に示されたよ
うに、図7(c)に示された波形とは異なり時間τ2の
みならず△τ2だけさらに遅延した時点t2aから立ち
上がるとする。
1とLC12との間で不整合が生じる。そして、タイミ
ングがずれた二つの出力信号1a:A<0>andA<
1>と、出力信号2a:A<2>andA<3>とが入
力される論理回路LC13から出力されるワード線電位
WL<15>は、図8(d)に示された波形のように、
図7(d)に示された波形とは異なり、時点t3より遅
れた時点t4において論理「0」から論理「1」へ立ち
上がる。これにより、この波形は論理「1」の期間が本
来の長さより短くなる。
来ならばワード線電位WL<3>は図7(f)に示され
た波形のように、論理「0」を維持しなければならない
が、図8(f)に示された波形のように、論理値「1」
を誤って出力するという現象も発生する。
C11からの出力信号1aと論理回路LC12からの出
力信号2aとの間で重複する期間が無くなり、論理回路
LC13からの出力信号:ワード線電位WL<15>の
波形が論理「0」を維持してしまうという現象も招くこ
とになる。従って、従来の回路では、幅広い電源電圧の
範囲における安定した動作は期待できない。
おける動作波形を図9に示す。図9(a)に示されたよ
うに、図7(a)と同様なアドレスA<0:3>が入力
された場合、論理回路LC11からの出力信号1a:A
<0>andA<1>は、図9(b)に示された波形1
bのように、電源電圧VCC及びVDDの変動及びトランジ
スタ特性の変動により遅延して立ち上がる。
2a:A<2>andA<3>は、図9(b)に示され
た波形のように、電源電圧VCC及びVDDの変動及びトラ
ンジスタ特性の変動により遅延して立ち上がる。
号:ワード線電位WL<15>、WL<0>は、図9
(d)、(e)に示されたように、電源電圧VCC及びV
DDの変動やトランジスタ特性の変動によってそれぞれ変
化する。
て説明する。電源電圧やトランジスタ特性の変動が生じ
ていない状態における論理回路LC11での標準的な遅
延時間をτ1で表し、高電源電圧VCCの変動や高電圧用
トランジスタの特性変動で生じる遅延時間を△τ1で示
す。同様に、電源電圧やトランジスタ特性の変動が生じ
ていない状態における論理回路LC12での標準的な遅
延時間をτ2で表し、低電源電圧VDDの変動や低電圧用
トランジスタの特性変動で生じる遅延時間を△τ2で示
す。
τ1+△τ1、この論理回路LC11と遅延特性が同等
である遅延補償回路DC12の遅延時間は同じτ1+△
τ1となる。論理回路LC12の遅延時間はτ2+△τ
2、この論理回路LC12と遅延特性が同等である遅延
補償回路DC12の遅延時間は同じτ2+△τ2とな
る。
の論理値が変化してから論理回路LC11の出力信号の
論理値が変化するまでの時間は、(τ2+△τ2)+
(τ1+△τ1)で表すことができる。同様に、2ビッ
トのアドレスA<2:3>の論理値が変化してから論理
回路LC12の出力信号の論理値が変化するまでの時間
は、(τ1+△τ1)+(τ2+△τ2)となる。
出力信号1aの遅延時間と論理回路LC12の出力信号
2aの遅延時間とは、高電源電圧VCC、低電源電圧VDD
のいずれか一方のみが変動した場合、及び/又は高電圧
用トランジスタ、低電圧用トランジスタの特性のいずれ
か一方のみが変動した場合であっても、相互に等しくな
る。
動が生じていない状態における論理回路LC13での標
準的な遅延時間をτ3で表し、この回路LC13に供給
されている電源電圧(本実施の形態では高電源電圧VC
C)の変動や高電圧用トランジスタの特性変動で生じる
遅延時間を△τ3とした場合、この論理回路LC13か
らの出力信号:ワード線電位WL<0:15>の遅延時
間は、変動がない場合τ1+τ2+τ3であり、変動が
生じた場合は△τ1+△τ2+△τ3となる。
ない場合の遅延時間、並びに変動による遅延時間は、遅
延補償回路DC11、DC12を挿入する前に比べて大
きくなる。しかし、これによる不利益は、回路全体を高
電圧用トランジスタで構成した場合、あるいは低電圧用
トランジスタで構成した場合と比較すると小さい。
圧やトランジスタ特性の変動により、論理回路LC11
における遅延時間と論理回路LC12における遅延時間
との間に不整合が生じた場合であっても、それぞれの入
力側に設けられた遅延補償回路DC12、DC11の有
する作用により、不整合が解消されて論理回路LC13
からの出カ信号の波形が細く変形したり消滅するといっ
た不具合は発生しない。また、本来論理「0」を維持す
べき出力信号が論理値「1」となるような現象も発生す
ることがない。
図10を用いて説明する。
おいて、低電圧の信号線を高電圧の回路に接続する際
に、その間にVDD/VCCレベルシフタを挿入したものに
相当する。今日では、高電源電圧VCCとして2.5V、
低電源電圧VDDとして1.5Vを用いる場合が一般的で
ある。このような場合に、1.5Vで駆動する信号線を
2.5V駆動のCMOS回路に接続すると、Pチャネル
トランジスタが完全に遮断状態にならず、電流を流し続
けることになる。このような事態を回避するため、信号
線の電位を2.5Vに昇圧変換するVDD/VCCレベルシ
フタが必要になる。
トランジスタとNチャネルトランジスタとの電流の駆動
能力比を利用した回路である場合が多く、このような構
成では遅延時間が高電源電圧VCCと低電源電圧VDDの電
源変動に大きく影響を受けることになる。
たように、高電源電圧VCCが供給される論理回路LC1
1の入力側にレベルシフタLS12を挿入し、さらに論
理回路LC12の入力側に挿入された遅延補償回路DC
11の入力側にレベルシフタLS11を挿入している。
ここで、二つのレベルシフタLS11、LS12は回路
構成が等価であるため、電源電圧VCCの変動やトランジ
スタ特性の変動に対して常に相互に等しい遅延時間が生
じることになる。よって、このようなレベルシフタLS
11、LS12をそれぞれ論理回路LC12、LC11
の入力側に挿入しても、遅延時間に不整合をもたらすお
それはない。
て、図11を用いて説明する。本実施の形態は、本発明
をDRAMに適用した例であり、三つの論理回路LC3
1〜LS33のうち論理回路LC31はローデコーダ、
論理回路LC32はセンスアンプ制御回路、論理回路L
C33はメモリセルアレイ及びセンスアンプに相当す
る。
論理回路LC31の入力側に、遅延補償回路DC32、
VDD/VCCレベルシフタLS32が直列に挿入され、論
理回路LC2の入力側に、VDD/VCCレベルシフタLS
31、遅延補償回路DC31が直列に挿入されている。
路LC31と等価な遅延特性を有する構成を有し、遅延
補償回路DC32は、論理回路LC32と等価な遅延特
性を有する構成を有する。またレベルシフタLS31、
LS32は同一の回路構成を有する。遅延補償回路DC
31には、その一部にVCC/VDDレベルシフタLS33
を含んでいる。
おいて、1つのDRAMセルが1つのNチャネルトラン
ジスタTrと1つのキャパシタCPとからなり、キャパ
シタCPの一端に接続されたストレージノードSNがN
チャネルトランジスタTrを介してビット線BLに接続
される。この構成において、ビット線BLのハイレベル
を伝送するためには、ゲート電位をソース電位より少な
くともトランジスタTrの閾値電圧Vth分高くしなけれ
ばならない。
ハイレベルを1.5V、ワード線WLのハイレベルを
3.0Vに設定するという例がある。この場合、論理回
路を構成する低電圧用トランジスタは低電源電圧1.5
Vで最適化される。ゲート酸化膜厚は3nm、チャネル
長は100nmまで微細化され、これにより構成される
CMOSゲートの信号伝達遅延は30p秒程度まで高速
化される。
ャネルトランジスタTr、及び論理回路LC1(ローデ
コーダ)を構成するトランジスタは高電圧用トランジス
タであって高電源電圧3.0Vに最適化される。この場
合のゲート酸化膜厚は6nm、チャネル長は200nm
程度となる。
Mを構成すると、この場合のローデコーダRDとメモリ
セルアレイMCAは、図13に示されるような構成とな
る。1つのメモリセルに、NチャネルトランジスタNT
r及びPチャネルトランジスタPTrと、1つのキャパ
シタCPとを用いる必要が生じる。この結果、正負論理
の対のワード線WLn及びWLpを配設しなければなら
なくなる。よって、メモリセルアレイの面積が大幅に増
大する。従って、たとえ微細化という面で不利な高電圧
用トランジスタをその一部に用いたとしても、簡易な構
成とすることができる本実施の形態による回路の方が、
高集積化が可能となる。
グについて説明する。図12に、本実施の形態における
各信号の動作波形を示す。本実施の形態では、論理回路
LC33のメモリセル及びセンスアンプにおいて、高電
圧の信号線(ワード線WL<0:3>と、低電圧の信号
線(センスアンプ制御線SEPn、SENp)とを接続
する必要があり、両者の動作タイミングの整合性を確保
する必要がある。
ミング信号RASpに同期して、論理回路LC31、L
C32、LC33のタイミングが同期される。
ると、遅延補償回路DC32、VDD/VCCレベルシフタ
LS32を介して、図12(b)に示されたローデコー
ダ制御信号RSTpが生成されて論理回路LC31に与
えられる。
スRAt<0>、RAc<0>、RAt<1>、RAc
<1>のレベルに従って、図12(c)に示されたよう
に4本のワード線WLのうちのいずれか一本がハイレベ
ルになる。ここで、ワード線WLは上述したように3.
0Vまで上昇する。
ることによって、メモリセルのストレージノードSNと
ビット線BLとが電気的に接続され、メモリセルに蓄積
された電荷量に従って、ビット線対BLtとBLcとの
間に微少な電位差が生じる。
センスアンプ制御信号SENp及びSEPnが図12
(b)に示されたようにハイレベルになり、論理回路L
C33に含まれるセンスアンプが活性化される。ビット
線対BLt、BLcの電位差が増幅され、最終的に1.
5Vまでになる。
(a)に示されたようにローレベルになるタイミングに
同期して、図12(b)のようにワード線制御線RST
pがローレベルに戻り、図12(c)のように立ち上が
っていたワード線WLの電位がローレベルに戻る。さら
に、センスアンプ制御信号SENpがローレベルに戻る
ことにより、センスアンプは非活性状態になり、ビット
線対BLt及びBLcは次のセンス動作のために0.7
5Vにプリチャージされる。
ることは、メモリの読み出し及び書き込みにおいて非常
に重要である。例えば、ワード線WLがハイレベルにな
ってからセンスアンプ制御信号SENpがハイレベルに
なるまでの時間間隔が短すぎると、ビット線対BLt、
BLcの間に生じる電位差が小さ過ぎて、読み出し不良
となる。
トア(データの書き戻し動作)の時間が短くなり、ビッ
ト線BLtが1.5Vまで達することができずに、デー
タの消失不良となる。
低電圧電源VDDの独立した電圧変動、あるいは高電圧用
トランジスタ、低電圧用トランジスタの独立した特性変
動が生じた場合にも、上述のタイミングを最適に制御す
ることが可能であり、誤動作を招くことなく高速動作を
実現することができる。
図14を用いて説明する。
におけるカラム選択ゲートCSG41とデータバッファ
(書き込み用データバッファD−BF、読み出し用デー
タバッファQ−BF)の制御に用いた例に相当する。
ーダであり、論理回路LC42はパルス発生回路PG4
2及びデータバッファ制御回路DBCC42であり、論
理回路LC43はカラム選択ゲートCSG41及びデー
タバッファD−BF、Q−BFである。
施の形態と同様である。即ち、タイミング信号CLKp
が遅延補償回路DC42、VDD/VCCレベルシフタLS
42を介して論理回路LC41に与えられ、タイミング
信号CLKpがVDD/VCCレベルシフタLS41、遅延
補償回路DC41を介して論理回路LC42に与えら
れ、論理回路LC41から出力されたカラム選択信号C
SLpと、論理回路LC42から出力されたデータバッ
ファ駆動信号DSEp、QSEpとが論理回路LC43
に入力される。
と同等な遅延特性を有するように電気的に等価な構成を
有し、遅延補償回路DC42は論理回路LC42と同等
な遅延特性を有するように電気的に等価な構成を有す
る。また、VDD/VCCレベルシフタLS41、LS42
は、同一の回路構成を有する。
る動作は200MHzを超える高速動作が求められるよ
うになっている。同時に、少しでもコストを削減するた
めに、高集積化がより一層求められている。この2つの
要求を満たすために最も重要な個所が、カラム選択ゲー
トの構成とその制御手法である。
ンプ領域において、ビット線BL1本につき1つずつ設
けられる。そして、論理回路(カラムデコーダ)LC4
1に入力されるカラムアドレスCAに従って、1つのカ
ラム選択線CSLpが選択され、これに接続されたカラ
ム選択ゲートCSG41が対応するビット線対BLt及
びBLcとデータ線対DQt及びDQcとを電気的に接
続する。
では、128本のデータ線に対するビット線の本数は6
万5線本に達する。高集積化を実現するためには、カラ
ム選択ゲートは簡易な構成であることが求められ、その
一つの構成例がNチャネルトランジスタをスイッチング
素子として用いるものである。
形態で説明した1トランジスタ及び1キャパシタで構成
されたDRAMセルの場合と同様に、カラム選択信号線
CSLpの電圧をメモリセルのトランジスタの閾値Vth
分以上に高くしなければならない。よって、カラム選択
信号線線CSLpは、高電圧線となる。
込み用データバッファD−BF及び読み出し用データバ
ッファQ−BFは高速動作を実現するため、低電源電圧
を用いて低電圧用トランジスタで構成することが望まし
い。
Lと低電圧線のデータバッファ駆動線DSEp、QSE
pの駆動のタイミングを合わせる必要が生じる。
実施の形態における動作について説明する。図15
(a)に示された波形を有するタイミング信号CLKp
に同期して、このDRAMは動作する。タイミング信号
CLKpがハイレベルになると、遅延補償回路DC4
2、レベルシフタLS42を介して図15(c)に示さ
れたカラムデコーダ制御信号CSLEpが生成され、論
理回路LC41(カラムデコーダ)に入力される。
C41に入力されるカラムアドレスCAt<0>、CA
c<0>、CAt<1>、CAc<1>に従って、図1
5(c)に示されたように1本のカラム選択信号線CS
Lpがハイレベルになる。ここで、カラム選択信号線C
SLpは、上述したように2.5Vという高い電位まで
到達する。
なることによって、ビット線対BLt、BLcとデータ
線対DQt、DQcとが電気的に接続される。
される、書き込み用データバッファD−BF、あるいは
読み出し用データバッファQ−BFを活性化するデータ
バッファ駆動信号線DSEp、あるいはQSEpがハイ
レベルになる。この動作は、最近では1〜2nsで完了
することができる。また、この状態で放置すると余分な
貫通電流が発生することもあり、カラム選択信号線CS
Lを自己整合的に非活性化し、同時に書き込み用データ
バッファD−BF、読み出し用データバッファQ−BF
を非活性化するためのタイミングを、論理回路LC2に
含まれるパルス発生回路PG42が制御する。
形態においても上述した一連の動作のタイミングを制御
することが非常に重要である。高速動作を目指すために
は、パルス幅を短くする必要がある。例えば、200M
Hzの動作を目指すためには、素子の特性のばらつきや
揺ぎを考慮すると、パルス幅の設定値は2ns以下でな
ければならない。
不良を招くこととなる。読み出し動作においては、デー
タ線に十分な電位が発生していない段階で読み出し用デ
ータバッファQ−BFを動作させると、読み出し不良と
なる。また、書き込み動作においては、ビット線対BL
t、BLcの電位の高低関係を反転させることができず
に書き込み不良となる。このような動作不良が起きる原
因には、パルス幅が短すぎる場合の他に、カラム選択信
号線CSLpとデータバッファ駆動信号QSEp、DS
Epとの間のタイミングの不整合が原因となることがあ
る。
回路LCから出力されるカラム選択信号CSLpと、論
理回路LC2から出力されるデータバッファ駆動信号Q
SEp及びDSEpとのタイミングの整合性を、二つの
電源電圧VCC、VDDが独立して変動した生じた場合、ま
た両者を構成する高電圧用トランジスタ、低電圧用トラ
ンジスタの特性が独立してばらついた場合であっても確
保することが可能である。これにより、パルス幅や遅延
時間等に対して余分な余裕を必要とすることなく安定し
た回路動作を実現することができる。
り、本発明を限定するものではない。例えば、上記第2
〜第7の実施の実施の形態ではDRAMを例に挙げて説
明している。しかし、本発明はDRAMに限らず、複数
の電源電圧が供給されて動作し、かつ動作を同期する必
要がある二つの回路を有する装置に幅広く適用すること
が可能である。
及び半導体記憶装置は、第1、第2の電源電圧がそれぞ
れ供給されて動作する第1、第2の論理回路の入力側
に、それぞれ第2、第1の電源電圧が供給され、あるい
は第2、第1の論理回路を構成するトランジスタと同等
の特性を有するトランジスタを含む第2、第1の遅延補
償回路を挿入したことにより、相互に独立して変動し得
る電源変動やトランジスタ特性の変動の影響が相殺され
て、第1、第2の論理回路からの出力が共に第1及び第
2の電源電圧、あるいは第1及び第2の論理回路のトラ
ンジスタ特性の影響を共に受けて遅延するので、後段に
接続される回路の誤動作を防止し動作の安定化かつ高速
化を図ることができる。
成を示したブロック図。
置の構成を示したブロック図。
置の構成を示したブロック図。
延による位相のずれを示した説明図。
記憶装置における信号の遅延特性を示した説明図。
置の構成を示した回路図。
形の変化を示すタイムチャート。
化を示すタイムチャート。
おける信号の波形の変化を示すタイムチャート。
装置の構成を示した回路図。
装置の構成を示した回路図。
おける信号の波形の変化を示すタイムチャート。
−DRAMセルアレイの構成を示した回路図。
装置の構成を示した回路図。
おける信号の波形の変化を示すタイムチャート。
32、DC41〜DC42 遅延補償回路 LC1〜LC3、LC11〜LC13、LC31〜LC
33、LC41〜LC43 論理回路 INPUT 入力信号 OUT1、OUT2 出力信号 CLKCp クロック LS1、LS3、LS11〜LS12、LS31〜LS
32、LS41〜LS42 VDD/VCCレベルシフタ LS2、LS33 VCC/VDDレベルシフタ CSLPG CSLパルス発生器 DQPG DQパルス発生器 CD カラムデコーダ DQCL DQ制御論理回路 CSL0〜CSL3 カラム選択線 DQL0〜DQL1 データ線 I/O0〜I/O1 入出力線 RD ローデコーダ MC メモリセル MCA メモリセルアレイ BL0〜BL3 ビット線 WL0〜WL3 ワード線 CSG0〜CSG3 カラム選択ゲート SN ストレージノード D−BF 書き込み用バッファ Q−BF 読み出し用バッファ PG パルス発生回路 SEPn、SENp センスアンプ制御線 BLt、BLc ビット線 CP キャパシタ DB0〜DB3 データバッファ F/F フリップフロップ
Claims (14)
- 【請求項1】第1の電源電圧が供給され、第1の信号が
入力され、第1の所定時間遅延した第1の出力信号を出
力する第1の遅延補償回路と、 第2の電源電圧が供給され、前記第1の信号が入力さ
れ、第2の所定時間遅延した第2の出力信号を出力する
第2の遅延補償回路と、 前記第1の電源電圧が供給され、前記第2の遅延補償回
路から出力された前記第2の出力信号が与えられ、第1
の論理演算を行って第1の演算結果を出力する第1の論
理回路と、 前記第2の電源電圧が供給され、前記第1の遅延補償回
路から出力された前記第1の出力信号が与えられ、第2
の論理演算を行って第2の論理演算結果を出力する第2
の論理回路と、 を備えることを特徴とする電子回路。 - 【請求項2】第1の電源電圧が供給され、第1の特性を
有するトランジスタを含み、第1の信号が入力され、第
1の所定時間遅延した第1の出力信号を出力する第1の
遅延補償回路と、 第2の電源電圧が供給され、第2の特性を有するトラン
ジスタを含み、前記第1の信号が入力され、第2の所定
時間遅延した第2の出力信号を出力する第2の遅延補償
回路と、 前記第1の電源電圧が供給され、前記第2の遅延補償回
路から出力された前記第2の出力信号が与えられ、第1
の論理演算を行って第1の演算結果を出力する第1の論
理回路と、 前記第2の電源電圧が供給され、前記第1の遅延補償回
路から出力された前記第1の出力信号が与えられ、第2
の論理演算を行って第2の演算結果を出力する第2の論
理回路と、 を備えることを特徴とする電子回路。 - 【請求項3】前記第1の電源電圧は前記第2の電源電圧
より高く、 前記第1の入力信号は、ハイレベルのとき前記第2の電
源電圧と同レベルであり、 前記第1の入力信号が与えられ、ハイレベルのときの前
記第2の電源電圧を前記第1の電源電圧に昇圧して前記
第1の遅延補償回路に与える第1の昇圧回路と、 前記第2の遅延補償回路から出力された、ハイレベルの
とき前記第2の電源電圧と同レベルである前記第2の出
力信号が与えられ、ハイレベルのときの前記第2の電源
電圧を前記第1の電源電圧に昇圧して前記第1の論理回
路に与える第2の昇圧回路とをさらに備えることを特徴
とする請求項1又は2記載の電子回路。 - 【請求項4】ハイレベルのとき第2の電圧を有する第1
の信号が入力され、この第2の電圧を第1の電圧に昇圧
して前記第1の信号を出力する第1のレベルシフタと、 前記第1の電圧を有する第1の電源電圧が供給され、前
記第1のレベルシフタから出力された前記第1の信号が
与えられ、第1の所定時間遅延した第1の出力信号を出
力する第1の遅延補償回路と、 前記第1の遅延補償回路から出力されたハイレベルのと
き前記第1の電圧を有する前記第1の出力信号が与えら
れ、この第1の電圧を前記第2の電圧に降圧して前記第
1の出力信号を出力する第2のレベルシフタと、 前記第2の電源電圧が供給され、ハイレベルのとき前記
第2の電圧を有する前記第1の信号が入力され、第2の
所定時間遅延した第2の出力信号を出力する第2の遅延
補償回路と、 前記第2の遅延補償回路から出力された前記第2の出力
信号が与えられ、この第2の出力信号がハイレベルのと
きの前記第2の電圧を前記第1の電圧に昇圧する第3の
レベルシフタと、 前記第1の電源電圧が供給され、前記第3のレベルシフ
タから出力された前記第2の出力信号が与えられ、第1
の論理動作を行って第1の演算結果を出力する第1の論
理回路と、 前記第2の電圧を有する第2の電源電圧が供給され、前
記第2のレベルシフタから出力された前記第1の出力信
号が与えられ、第2の論理動作を行って第2の演算結果
を出力する第2の論理回路と、 を備えることを特徴とする電子回路。 - 【請求項5】前記第1の遅延補償回路は、Nビットのア
ドレスが入力され、このうちの1ビットのアドレスと前
記第1の電源電圧とが入力され、AND演算を行って出
力する第1の演算素子をN(Nは1以上の整数)ビット
分有し、 前記第2の遅延補償回路は、Nビットのアドレスが入力
され、このうちの1ビットのアドレスと前記第2の電源
電圧とが入力され、AND演算を行って出力する第2の
演算素子をN(Nは1以上の整数)ビット分有し、 前記第1の論理回路は、前記第2の遅延補償回路から出
力されたNビットの信号に含まれる二つであって、それ
ぞれについて反転され又は非反転の信号が入力され、A
ND演算を行って出力する第3の演算素子をNビット分
有し、 前記第2の論理回路は、前記第1の遅延補償回路から出
力されたNビットの信号に含まれる二つであって、それ
ぞれについて反転され又は非反転の信号が入力され、A
ND演算を行って出力する第4の演算素子をNビット分
有することを特徴とする請求項1乃至4のいずれかに記
載の電子回路。 - 【請求項6】前記第1の遅延補償回路は、前記第1の論
理回路と略同一の信号遅延をもたらす電気的に等価な回
路構成を有し、 前記第2の遅延補償回路は、前記第2の論理回路と略同
一の信号遅延をもたらす電気的に等価な回路構成を有す
ることを特徴とする請求項1乃至5のいずれかに記載の
電子回路。 - 【請求項7】前記第1の信号は、前記第1の論理回路の
前記第1の論理演算と前記第2の論理回路の前記第2の
論理演算とを同期させるためのタイミング信号であるこ
とを特徴とする請求項1乃至6のいずれかに記載の電子
回路。 - 【請求項8】複数本のビット線に複数のメモリセルが接
続されたメモリセルアレイと、 各々の前記ビット線に設けられ、前記ビット線を選択す
るカラム選択ゲートと、 前記カラム選択ゲートを選択的に駆動するカラム選択信
号を生成するカラムデコーダと、 各々の前記カラム選択ゲート毎に設けられ、対応する前
記カラム選択ゲートから出力されたデータが与えられ、
増幅して出力するデータバッファと、 前記データバッファを選択的に駆動するデータバッファ
駆動信号を生成するデータバッファ制御論理回路と、 第1の電源電圧が供給され、タイミング信号が入力さ
れ、第1の所定時間遅延した第1の出力信号を前記デー
タバッファ制御論理回路に出力する第1の遅延補償回路
と、 第2の電源電圧が供給され、前記タイミング信号が入力
され、第2の所定時間遅延した第2の出力信号を前記カ
ラムデコーダに出力する第2の遅延補償回路と、 を備えることを特徴とする半導体記憶装置。 - 【請求項9】複数本のビット線に複数のメモリセルが接
続されたメモリセルアレイと、 各々の前記ビット線に設けられ、前記ビット線を選択す
るカラム選択ゲートと、 前記カラム選択ゲートを選択的に駆動するカラム選択信
号を生成するカラムデコーダと、 各々の前記カラム選択ゲート毎に設けられ、対応する前
記カラム選択ゲートから出力されたデータが与えられ、
増幅して出力するデータバッファと、 前記データバッファを選択的に駆動するデータバッファ
駆動信号を生成するデータバッファ制御論理回路と、 ハイレベルのとき第2の電圧を有するタイミング信号が
入力され、この第2の電圧を第1の電圧に昇圧して前記
タイミング信号を出力する第1のレベルシフタと、 前記第1の電圧を有する第1の電源電圧が供給され、前
記第1のレベルシフタから出力された前記タイミング信
号が与えられ、第1の所定時間遅延した第1の出力信号
を出力する第1の遅延補償回路と、 前記第1の遅延補償回路から出力されたハイレベルのと
き前記第1の電圧を有する前記第1の出力信号が与えら
れ、この第1の電圧を前記第2の電圧に降圧して前記第
1の出力信号を前記データバッファ制御論理回路に出力
する第2のレベルシフタと、 前記第2の電源電圧が供給され、ハイレベルのとき前記
第2の電圧を有する前記タイミング信号が入力され、第
2の所定時間遅延した第2の出力信号を出力する第2の
遅延補償回路と、 前記第2の遅延補償回路から出力された前記第2の出力
信号が与えられ、この第2の出力信号がハイレベルのと
きの前記第2の電圧を前記第1の電圧に昇圧し、前記カ
ラムデコーダに出力する第3のレベルシフタと、 を備えることを特徴とする半導体記憶装置。 - 【請求項10】前記カラムデコーダは、カラムアドレス
が入力され、前記タイミング信号に従ってデコードを行
い前記カラム選択信号を生成する構成を有し、 前記第1の遅延補償回路は、前記カラムアドレスの替わ
りに前記第1の電源電圧が入力され、前記タイミング信
号に従ってデコードを行い前記データバッファ制御論理
回路に出力する構成を有し、 前記データバッファ制御論理回路は、出力制御信号が入
力され、保持して出力する第1のラッチ回路と、前記第
1のラッチ回路から出力された前記出力制御信号と前記
タイミング信号とが与えられ、AND演算を行って前記
データバッファ駆動信号を出力する第1の演算素子とを
有し、 前記第2の遅延補償回路は、前記出力制御信号の替わり
に前記第2の電源電圧が入力され、保持して出力する第
2のラッチ回路と、前記第2のラッチ回路から出力され
た前記第2の電源電圧と前記タイミング信号とが与えら
れ、AND演算を行って前記カラムデコーダに出力する
第2の演算素子とを有することを特徴とする請求項8又
は9記載の半導体記憶装置。 - 【請求項11】前記第1の遅延補償回路は、前記カラム
デコーダと略同一の信号遅延をもたらす電気的に等価な
回路構成を有し、 前記第2の遅延補償回路は、前記データバッファ制御論
理回路と略同一の信号遅延をもたらす電気的に等価な回
路構成を有することを特徴とする請求項8乃至10のい
ずれかに記載の半導体記憶装置。 - 【請求項12】複数本のワード線とこのワード線に直交
する複数のビット線との交点に複数のメモリセルが接続
されたメモリセルアレイと、 前記ワード線を選択的に駆動するワード線選択信号を生
成するローデコーダと、 各々の前記ビット線毎に設けられ、対応する前記ビット
線から出力されたデータを検知して出力するセンスアン
プと、 前記センスアンプを選択的に駆動するセンスアンプ駆動
信号を生成するセンスアンプ制御回路と、 ハイレベルのとき第2の電圧を有するタイミング信号が
入力され、この第2の電圧を第1の電圧に昇圧して前記
タイミング信号を出力する第1のレベルシフタと、 前記第1の電圧を有する第1の電源電圧が供給され、前
記第1のレベルシフタから出力された前記タイミング信
号が与えられ、第1の所定時間遅延した第1の出力信号
を出力する第1の遅延補償回路と、 前記第1の遅延補償回路から出力されたハイレベルのと
き前記第1の電圧を有する前記第1の出力信号が与えら
れ、この第1の電圧を前記第2の電圧に降圧して前記第
1の出力信号を前記センスアンプ制御回路に出力する第
2のレベルシフタと、 前記第2の電源電圧が供給され、ハイレベルのとき前記
第2の電圧を有する前記タイミング信号が入力され、第
2の所定時間遅延した第2の出力信号を出力する第2の
遅延補償回路と、 前記第2の遅延補償回路から出力された前記第2の出力
信号が与えられ、この第2の出力信号がハイレベルのと
きの前記第2の電圧を前記第1の電圧に昇圧し、前記ロ
ーデコーダに出力する第3のレベルシフタと、 を備えることを特徴とする半導体記憶装置。 - 【請求項13】前記ローデコーダは、ローアドレスが入
力され、前記タイミング信号に従ってデコードを行い前
記ワード線選択信号を生成する構成を有し、 前記第1の遅延補償回路は、前記ローアドレスの替わり
に所定の電圧が入力され、前記タイミング信号に従って
デコードを行い前記第2のレベルシフタに出力する構成
を有し、 前記センスアンプ駆動回路は、センスアンプ活性化信号
が入力され、保持して出力する第1のラッチ回路と、前
記第1のラッチ回路から出力された前記センスアンプ活
性化信号と前記タイミング信号とが与えられ、AND演
算を行って前記センスアンプ駆動信号を出力する第1の
演算素子とを有し、 前記第2の遅延補償回路は、前記センスアンプ活性化信
号の替わりに前記第2の電源電圧が入力され、保持して
出力する第2のラッチ回路と、前記第2のラッチ回路か
ら出力された前記第2の電源電圧と前記タイミング信号
とが与えられ、AND演算を行って前記第3のレベルシ
フタに出力する第2の演算素子とを有することを特徴と
する請求項12記載の半導体記憶装置。 - 【請求項14】前記第1の遅延補償回路は、前記ローデ
コーダと略同一の信号遅延をもたらす電気的に等価な回
路構成を有し、 前記第2の遅延補償回路は、前記センスアンプ制御回路
と略同一の信号遅延をもたらす電気的に等価な回路構成
を有することを特徴とする請求項12又は13記載の半
導体記憶装置。
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