JP2003078405A - 電子回路及び半導体記憶装置 - Google Patents

電子回路及び半導体記憶装置

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JP2003078405A JP2001261160A JP2001261160A JP2003078405A JP 2003078405 A JP2003078405 A JP 2003078405A JP 2001261160 A JP2001261160 A JP 2001261160A JP 2001261160 A JP2001261160 A JP 2001261160A JP 2003078405 A JP2003078405 A JP 2003078405A
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Abstract

(57)【要約】 【課題】 複数の電源電圧が供給される回路の出力に生
じる遅延時間のばらつきを相殺して、後段の回路に誤動
作が生じることを防止する。 【解決手段】 論理回路ＬＣ１とＬＣ２とは、共通の入
力信号INPUTにより動作を同期させる必要がある。しか
し、それぞれ独立して変動し得る電源電圧ＶCC、ＶDDが
供給され、また独立して変動し得る特性を有するトラン
ジスタで構成されている。しかし、論理回路ＬＣ１の入
力側に、論理回路ＬＣ２と同様に電源電圧ＶDDが供給さ
れ、論理回路ＬＣ２と同等の特性を有するトランジスタ
で構成された遅延補償回路ＤＣ２を挿入し、論理回路Ｌ
Ｃ２の入力側に、論理回路ＬＣ１と同様に電源電圧ＶCC
が供給され、論理回路ＬＣ１と同等の特性を有するトラ
ンジスタで構成された遅延補償回路ＤＣ１を挿入するこ
とで、変動の影響を相殺して同期を確保することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子回路及び半導
体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体回路の高集積化が進み、半
導体装置の高機能化、小面積化、高速化、低消費電力化
等の高性能化が図られている。このような進歩は、ＭＯ
Ｓトランジスタの微細化によるところが大きい。
【０００３】ところで、ＭＯＳトランジスタを微細化す
るためには、電源の低電圧化が必要になる。これによ
り、ＭＯＳトランジスタのゲート酸化膜を薄膜化するこ
とが可能になり、ＭＯＳトランジスタのショートチャネ
ル効果を抑制することができるからである。しかし、逆
にこの低電圧用のＭＯＳトランジスタには、高電圧の電
源や信号線に接続することができないという問題があ
る。
【０００４】また、チップ内には電源電圧を下げること
が適当でない回路が存在する。例えば、チップ外部との
信号線の入出力を司るＩ／Ｏセルや、アナログ回路、Ｄ
ＲＡＭ等の半導体記憶装置におけるメモリセルの選択ゲ
ート等がこのような回路に相当する。
【０００５】そこで、１つのチップに複数の電源電圧を
供給するという手法が採用されている。また最近では、
高電圧用と低電圧用の複数種類のトランジスタを同一チ
ップ上に形成し、それぞれのトランジスタを最適化し、
特性向上を目指すことが一般的になりつつある。
【０００６】ここで、高電圧用トランジスタは、低電圧
用トランジスタに比べて微細化が困難であり、面積、高
速性、消費電力において不利な面を有する。Ｉ／Ｏセル
やアナログ回路等には、一律に高電源電圧を供給し、さ
らに高電圧用トランジスタを用いることにより、設計の
手間を軽減することが可能であるが、面積や高速性、消
費電力等において、不利を被ることを許容しなければな
らない。このような回路の高性能化を目指すためには、
必要な部分にのみ高電源電圧を供給し高電圧用トランジ
スタを用い、制御回路や高速な信号経路には低電源電圧
を供給し低電圧用トランジスタを用いるという、きめ細
かな設計が必要になる。
【０００７】その際に生じる課題の一つは、高電圧回路
と低電圧回路との間で動作速度等に関する回路特性を互
いに合わせるということである。
【０００８】多電源電圧を用いる場合の従来の手法とし
て、外部から供給された一つの電源電圧から必要とされ
る他の電源電圧を内部で生成するというものがある。こ
れは、主に半導体記憶装置において用いられてきた技術
である。この手法の利点は、内部で生成した電源電圧を
外部から供給された電源電圧に依存するように制御する
ことが可能であり、複数の電源電圧がそれぞれ独立に変
動することにより生じる回路特性の不整合を抑制するこ
とができることにある。しかし、この手法には、内部電
源回路の面積が大きく、高集積化の妨げになるという不
利な面が存在する。さらに、この手法では、電源電圧の
独立した変動は抑制できても、複数種類のトランジスタ
特性がプロセス変動等によりそれぞれ独立に変動して生
じる回路特性の不整合に対しては対応することができな
い。
【０００９】
【発明が解決しようとする課題】上述したように、従来
は複数の電源電圧が外部から供給されてそれぞれ動作す
る回路において生じる不整合を、あるいは複数のトラン
ジスタ特性が独立して変動することにより生じる不整合
を、高速化を妨げることなく解消することができなかっ
た。
【００１０】本発明は上記事情に鑑みてなされ、複数の
電源電圧が供給されてそれぞれ動作する回路に生じる遅
延時間のばらつきがもたらす誤動作を回避することによ
り、回路動作を安定させかつ高速動作を実現することが
可能な電子回路及び半導体記憶装置を提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明の電子回路は、第
１の電源電圧が供給され、第１の信号が入力され、第１
の所定時間遅延した第１の出力信号を出力する第１の遅
延補償回路と、第２の電源電圧が供給され、前記第１の
信号が入力され、第２の所定時間遅延した第２の出力信
号を出力する第２の遅延補償回路と、前記第１の電源電
圧が供給され、前記第２の遅延補償回路から出力された
前記第２の出力信号が与えられ、第１の論理演算を行っ
て第１の論理演算結果を出力する第１の論理回路と、前
記第２の電源電圧が供給され、前記第１の遅延補償回路
から出力された前記第１の出力信号が与えられ、第２の
論理演算を行って第２の論理演算結果を出力する第２の
論理回路とを備えることを特徴とする。
【００１２】また本発明の電子回路は、第１の電源電圧
が供給され、第１の特性を有するトランジスタを含み、
第１の信号が入力され、第１の所定時間遅延した第１の
出力信号を出力する第１の遅延補償回路と、第２の電源
電圧が供給され、第２の特性を有するトランジスタを含
み、前記第１の信号が入力され、第２の所定時間遅延し
た第２の出力信号を出力する第２の遅延補償回路と、前
記第１の電源電圧が供給され、前記第２の遅延補償回路
から出力された前記第２の出力信号が与えられ、第１の
論理演算を行って第１の演算結果を出力する第１の論理
回路と、前記第２の電源電圧が供給され、前記第１の遅
延補償回路から出力された前記第１の出力信号が与えら
れ、第２の論理演算を行って第２の演算結果を出力する
第２の論理回路とを備えることを特徴とする。
【００１３】さらに本発明の電子回路は、ハイレベルの
とき第２の電圧を有する第１の信号が入力され、この第
２の電圧を第１の電圧に昇圧して前記第１の信号を出力
する第１のレベルシフタと、前記第１の電圧を有する第
１の電源電圧が供給され、前記第１のレベルシフタから
出力された前記第１の信号が与えられ、第１の所定時間
遅延した第１の出力信号を出力する第１の遅延補償回路
と、前記第１の遅延補償回路から出力されたハイレベル
のとき前記第１の電圧を有する前記第１の出力信号が与
えられ、この第１の電圧を前記第２の電圧に降圧して前
記第１の出力信号を出力する第２のレベルシフタと、前
記第２の電源電圧が供給され、ハイレベルのとき前記第
２の電圧を有する前記第１の信号が入力され、第２の所
定時間遅延した第２の出力信号を出力する第２の遅延補
償回路と、前記第２の遅延補償回路から出力された前記
第２の出力信号が与えられ、この第２の出力信号がハイ
レベルのときの前記第２の電圧を前記第１の電圧に昇圧
する第３のレベルシフタと、前記第１の電源電圧が供給
され、前記第３のレベルシフタから出力された前記第２
の出力信号が与えられ、第１の論理動作を行って第１の
演算結果を出力する第１の論理回路と、前記第２の電圧
を有する第２の電源電圧が供給され、前記第２のレベル
シフタから出力された前記第１の出力信号が与えられ、
第２の論理動作を行って第２の演算結果を出力する第２
の論理回路とを備えることを特徴とする。
【００１４】本発明の半導体記憶装置は、複数本のビッ
ト線に複数のメモリセルが接続されたメモリセルアレイ
と、各々の前記ビット線に設けられ、前記ビット線を選
択するカラム選択ゲートと、前記カラム選択ゲートを選
択的に駆動するカラム選択信号を生成するカラムデコー
ダと、各々の前記カラム選択ゲート毎に設けられ、対応
する前記カラム選択ゲートから出力されたデータが与え
られ、増幅して出力するデータバッファと、前記データ
バッファを選択的に駆動するデータバッファ駆動信号を
生成するデータバッファ制御論理回路と、第１の電源電
圧が供給され、タイミング信号が入力され、第１の所定
時間遅延した第１の出力信号を前記データバッファ制御
論理回路に出力する第１の遅延補償回路と、第２の電源
電圧が供給され、前記タイミング信号が入力され、第２
の所定時間遅延した第２の出力信号を前記カラムデコー
ダに出力する第２の遅延補償回路とを備えることを特徴
とする。
【００１５】また本発明の半導体記憶装置は、複数本の
ビット線に複数のメモリセルが接続されたメモリセルア
レイと、各々の前記ビット線に設けられ、前記ビット線
を選択するカラム選択ゲートと、前記カラム選択ゲート
を選択的に駆動するカラム選択信号を生成するカラムデ
コーダと、各々の前記カラム選択ゲート毎に設けられ、
対応する前記カラム選択ゲートから出力されたデータが
与えられ、増幅して出力するデータバッファと、前記デ
ータバッファを選択的に駆動するデータバッファ駆動信
号を生成するデータバッファ制御論理回路と、ハイレベ
ルのとき第２の電圧を有するタイミング信号が入力さ
れ、この第２の電圧を第１の電圧に昇圧して前記タイミ
ング信号を出力する第１のレベルシフタと、前記第１の
電圧を有する第１の電源電圧が供給され、前記第１のレ
ベルシフタから出力された前記タイミング信号が与えら
れ、第１の所定時間遅延した第１の出力信号を出力する
第１の遅延補償回路と、前記第１の遅延補償回路から出
力されたハイレベルのとき前記第１の電圧を有する前記
第１の出力信号が与えられ、この第１の電圧を前記第２
の電圧に降圧して前記第１の出力信号を前記データバッ
ファ制御論理回路に出力する第２のレベルシフタと、前
記第２の電源電圧が供給され、ハイレベルのとき前記第
２の電圧を有する前記タイミング信号が入力され、第２
の所定時間遅延した第２の出力信号を出力する第２の遅
延補償回路と、前記第２の遅延補償回路から出力された
前記第２の出力信号が与えられ、この第２の出力信号が
ハイレベルのときの前記第２の電圧を前記第１の電圧に
昇圧し、前記カラムデコーダに出力する第３のレベルシ
フタとを備えることを特徴とする。
【００１６】さらに本発明の半導体記憶装置は、複数本
のワード線とこのワード線に直交する複数のビット線と
の交点に複数のメモリセルが接続されたメモリセルアレ
イと、前記ワード線を選択的に駆動するワード線選択信
号を生成するローデコーダと、各々の前記ビット線毎に
設けられ、対応する前記ビット線から出力されたデータ
を検知して出力するセンスアンプと、前記センスアンプ
を選択的に駆動するセンスアンプ駆動信号を生成するセ
ンスアンプ制御回路と、ハイレベルのとき第２の電圧を
有するタイミング信号が入力され、この第２の電圧を第
１の電圧に昇圧して前記タイミング信号を出力する第１
のレベルシフタと、前記第１の電圧を有する第１の電源
電圧が供給され、前記第１のレベルシフタから出力され
た前記タイミング信号が与えられ、第１の所定時間遅延
した第１の出力信号を出力する第１の遅延補償回路と、
前記第１の遅延補償回路から出力されたハイレベルのと
き前記第１の電圧を有する前記第１の出力信号が与えら
れ、この第１の電圧を前記第２の電圧に降圧して前記第
１の出力信号を前記センスアンプ制御回路に出力する第
２のレベルシフタと、前記第２の電源電圧が供給され、
ハイレベルのとき前記第２の電圧を有する前記タイミン
グ信号が入力され、第２の所定時間遅延した第２の出力
信号を出力する第２の遅延補償回路と、前記第２の遅延
補償回路から出力された前記第２の出力信号が与えら
れ、この第２の出力信号がハイレベルのときの前記第２
の電圧を前記第１の電圧に昇圧し、前記ローデコーダに
出力する第３のレベルシフタとを備えることを特徴とす
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００１８】（１） 第１の実施の形態 本発明の第１の実施の形態による電子回路について、図
１を用いて説明する。
【００１９】本実施の形態は、それぞれ異なる電源電圧
ＶCC、ＶDD（ＶCC＞ＶDDとする）を供給されて動作する
論理回路ＬＣ１、ＬＣ２、ＬＣ３を有する。
【００２０】論理回路ＬＣ１は、電源電圧ＶCCが供給さ
れ、入力信号INPUTが与えられて論理演算を行い、その
結果として信号OUT１を出力する。論理回路ＬＣ２は、
電源電圧ＶDDが供給され、同じ入力信号INPUTが与えら
れて論理演算を行って信号OUT２を出力する。ここで、
入力信号INPUTは、論理回路ＬＣ１、ＬＣ２のそれぞれ
の論理演算を同期させるための信号であり、例えばクロ
ック等のタイミング信号が相当する。論理回路ＬＣ３
は、ハイレベルのとき電源電圧ＶCCと同レベルの信号OU
T１と、ハイレベルのとき電源電圧ＶDDと同レベルの信
号OUT２とが与えられて論理演算を行う。
【００２１】論理回路ＬＣ１における回路動作で生じる
遅延時間は、電源電圧ＶCCの電圧変動に依存し、またこ
の回路ＬＣ１を構成するトランジスタの特性に依存す
る。また論理回路ＬＣ２における回路動作により生じる
遅延時間は、電源電圧ＶDDの電圧変動に依存し、またこ
の回路ＬＣ２を構成するトランジスタの特性に依存す
る。
【００２２】そこで、本実施の形態では、論理回路ＬＣ
１と略同一の信号遅延をもたらす電気的に等価な回路構
成を有する遅延補償回路ＤＣ１と、論理回路ＬＣ２と略
同一の信号遅延をもたらす電気的に等価な回路構成を有
する遅延補償回路ＤＣ２とを設けている。
【００２３】遅延補償回路ＤＣ１は、電源電圧ＶCCが供
給され、入力信号INPUTが与えられて第１の遅延時間だ
け遅延した後、論理回路ＬＣ２に出力する。遅延補償回
路ＤＣ２は、電源電圧ＶDDが供給され、入力信号INPUT
が与えられて第２の遅延時間だけ遅延した後、論理回路
ＬＣ１に出力する。
【００２４】ここで、遅延補償回路ＤＣ１は論理回路Ｌ
Ｃ１と共通の電源電圧ＶCCが供給されて動作し、かつ論
理回路ＬＣ１を構成するトランジスタと同等の特性を有
するトランジスタにより構成されている。遅延補償回路
ＤＣ２は論理回路ＬＣ２と共通の電源電圧ＶDDが供給さ
れて動作し、かつ論理回路ＬＣ２を構成するトランジス
タと同等の特性を有するトランジスタにより構成されて
いる。
【００２５】このような構成とすることで、論理回路Ｌ
Ｃ１からの出力信号OUT１と、論理回路ＬＣ２からの出
力信号OUT２とは、共に電源電圧ＶCC及びＶDDに依存し
た遅延特性を有することになる。即ち、電源電圧ＶCC、
ＶDDが相互に独立して電圧変動した場合にも、出力信号
OUT１、OUT２はいずれも同程度の時間だけ遅延すること
になる。
【００２６】また、信号OUT１、OUT２は、いずれも論理
回路ＬＣ１及びＬＣ２を構成するそれぞれのトランジス
タの特性に共に依存して遅延することになる。よって、
製造プロセス等の変動によって論理回路ＬＣ１、ＬＣ２
のいずれかのトランジスタの特性が独立して変動した場
合にも、出力信号OUT１、OUT２は同程度の時間だけ遅延
することになる。
【００２７】この結果、相互に独立して変動する電源電
圧ＶCC、ＶDDの影響、また相互に独立して製造プロセス
等により変動し得る論理回路ＬＣ１、ＬＣ２のトランジ
スタ特性の影響が出力信号OUT１、OUT２に及ぶことを相
殺し、信号OUT１、OUT２の出力が与えられて動作する後
段の論理回路ＬＣ３に誤動作が生じるのを防止して、回
路動作の安定化及び高速化を実現することができる。
【００２８】（２） 第２の実施の形態 本発明の第２の実施の形態による半導体記憶装置につい
て、図２を用いて説明する。
【００２９】本実施の形態は、上記第１の実施の形態を
ＤＲＡＭ（Dynamic Random AccessMemory）に適用した
ものに相当する。ここで、上記第１の実施の形態におけ
る論理回路ＬＣ１はカラムデコーダＣＤに対応し、電源
電圧ＶCCが供給され、クロックＣＬＫＣpが与えられて
カラム選択信号ＣＳＬを生成して出力する。論理回路Ｌ
Ｃ２はＤＱ制御論理回路ＤＱＣＬに対応し、電源電圧Ｖ
DD（ＶCC＞ＶDD）が供給され、クロックＣＬＫＣpが与
えられてデータバッファ駆動信号ＱＳＥを生成して出力
する。論理回路ＬＣ３は、カラム選択ゲート、データバ
ッファを含む回路に対応する。また、カラムデコーダＣ
Ｄ、ＤＱ制御論理回路ＤＱＣＬは、それぞれを構成する
トランジスタ特性が異り、製造プロセス等により独立し
て変動し得るものとする。
【００３０】カラムデコーダＣＤが出力するカラム選択
信号ＣＳＬは、所定時間、図示されていないメモリセル
の出力側に接続されたビット線を選択してデータ線に接
続するためのパルス状の信号であり、ハイレベルのとき
の電圧は電源電圧ＶCCと同レベルである。
【００３１】そして、カラムデコーダＣＤの入力側に
は、遅延補償回路ＤＣ２、ＣＳＬパルス発生器ＣＳＬＰ
Ｇ、ＶDD／ＶCCレベルシフタＬＳ３が直列に挿入されて
いる。
【００３２】一方、ＤＱ制御論理回路ＤＱＣＬが出力す
るデータバッファ駆動信号ＱＳＥは、所定時間、データ
線に設けられたデータバッファを選択的に駆動するため
のパルス状の信号であり、ハイレベルのときの電圧は電
源電圧ＶDDと同レベルである。
【００３３】ＤＱ制御論理回路ＤＱＣＬの入力側には、
ＶDD／ＶCCレベルシフタＬＳ１、遅延補償回路ＤＣ１、
ＶCC／ＶDDレベルシフタＬＳ２、ＤＱパルス発生器ＤＱ
ＰＧが直列に挿入されている。
【００３４】ＶDD／ＶCCレベルシフタＬＳ１にクロック
ＣＬＫＣpが入力されるが、このクロックＣＬＫＣｐは
ハイレベルのとき電源電圧ＶDDと同じレベルを有する。
そこで、ＶDD／ＶCCレベルシフタＬＳ１により、ハイレ
ベルのときの電圧が電源電圧ＶCCと同レベルになるよう
にシフトされる。
【００３５】遅延補償回路ＤＣ１は電源電圧ＶCCが供給
され、カラムデコーダＣＤと略同一の遅延特性を有する
ように電気的に等価な回路構成を有し、またカラムデコ
ーダＣＤと同等の特性を有するトランジスタを含むよう
に構成されている。従って、遅延補償回路ＤＣ１から出
力されたクロックＣＬＫＣpは、電源電圧ＶCCの変動の
影響、あるいはカラムデコーダＣＤを構成するトランジ
スタと同様に製造プロセス等の変動の影響を受けて遅延
することになる。
【００３６】ＶCC／ＶDDレベルシフタＬＳ２は、遅延補
償回路ＤＣ１から出力されたクロックＣＬＫＣpにおけ
るハイレベルのときの電圧を、電源電圧ＶCCレベルから
電源電圧ＶDDレベルにシフトする。
【００３７】ＤＱパルス発生器ＤＱＰＧは電源電圧ＶDD
が供給され、レベルシフタＬＳ２から出力されたクロッ
クＣＬＫＣpにおける立ち上がりエッジを検出してハイ
レベルになり、クロックＣＬＫＣpのパルス幅より短い
所定時間経過後にローレベルに戻る信号を出力する。こ
の信号を用いることで、ＤＱ制御論理回路ＤＱＣＬにお
いて、クロックＣＬＫＣpのパルス幅の変動の影響を受
けることなく、正確に立ち上がりエッジに同期した動作
を実現することができる。
【００３８】このＤＱパルス発生器ＤＱＰＧからの出力
がＤＱ制御論理回路ＤＱＣＬに与えられ、データバッフ
ァ駆動信号ＱＳＥを出力する。
【００３９】一方、遅延補償回路ＤＣ２はクロックＣＬ
ＫＣｐが与えられ、電源電圧ＶDDが供給されて動作し、
ＤＱ制御論理回路ＤＱＣＬと略同一の遅延特性を有する
ように電気的に等価な回路構成を有し、またＤＱ制御論
理回路ＤＱＣＬと同等の特性を有するトランジスタを含
むように構成されている。従って、遅延補償回路ＤＣ２
から出力されたクロックＣＬＫＣpは、電源電圧ＶDDの
変動の影響、あるいはＤＱ制御論理回路ＤＱＣＬを構成
するトランジスタと同様は製造プロセス等の変動の影響
を受けて遅延することになる。
【００４０】ＣＳＬパルス発生器ＣＳＬＰＧは電源電圧
ＶDDが供給され、遅延補償回路ＤＣ２から出力されたク
ロックＣＬＫＣpにおける立ち上がりエッジを検出して
ハイレベルになり、クロックＣＬＫＣpのパルス幅より
短い所定時間経過後にローレベルに戻る信号を出力す
る。この信号を用いることで、カラムデコーダＣＤにお
いて、クロックＣＬＫＣpのパルス幅の変動の影響を受
けることなく、正確に立ち上がりエッジに同期した動作
を実現することができる。
【００４１】ＶDD／ＶCCレベルシフタＬＳ３は、ＣＳＬ
パルス発生器ＣＳＬＰＧから出力されたパルスにおける
ハイレベルを、電源電圧ＶDDレベルから電源電圧ＶCCレ
ベルにシフトする。
【００４２】カラムデコーダＣＤは、レベルシフタＬＳ
３から出力された信号を与えられて、カラム選択信号Ｃ
ＳＬを生成して出力する。
【００４３】本実施の形態によれば、外部から入力され
た複数の電源電圧が独立に変動することによって生じる
複数の論理回路間の遅延の不整合、また複数の特性を有
するトランジスタを用いて構成された論理回路間におい
て、各々のトランジスタ特性がプロセス変動等により独
立に変動することによって生じる遅延の不整合を排し、
回路動作を安定化させ、さらには電子回路の高速動作を
可能にすることができる。
【００４４】（３） 第３の実施の形態 本発明の第３の実施の形態は、図３に示されるように、
上記第２の実施の形態におけるカラムデコーダＣＤ及び
ＤＱ制御論理回路ＤＱＣＬの出力側に具体的な回路を接
続したものに相当する。
【００４５】複数のワード線ＷＬ０〜ＷＬ３とビット線
ＢＬ０〜ＢＬ３とが直交するように配設され、その交点
にメモリセルＭＣが配置されたメモリセルアレイＭＣＡ
が設けられている。
【００４６】ワード線ＷＬ０〜ＷＬ３は、ローアドレス
ＲＡを入力されてデコードするローデコーダＲＤにより
いずれかが選択される。
【００４７】ビット線ＢＬ０〜ＢＬ３にはそれぞれカラ
ム選択ゲートＣＳＧ０〜ＣＳＧ３の入力側が設けられて
おり、カラム選択ゲートＣＳＧ０及びＣＳＧ１の出力側
はデータ線ＤＱＬ０に、カラム選択ゲートＣＳＧ２及び
ＣＳＧ３の出力側はデータ線ＤＱＬ１にそれぞれ接続さ
れている。
【００４８】データ線ＤＱＬ０には、書き込み用のデー
タバッファＤＢ０、読み出し用のデータバッファＤＢ１
が挿入されて入出力線Ｉ／Ｏ０に接続されており、デー
タ線ＤＱＬ１には、書き込み用のデータバッファＤＢ
２、読み出し用のデータバッファＤＢ３が設けられて入
出力線Ｉ／Ｏ１に接続されている。
【００４９】カラム選択ゲートＣＳＧ０〜ＣＳＧ３は、
カラムアドレスＣＡが入力されるカラムデコーダＣＤが
出力したカラム選択信号ＣＳＬにより、選択的に駆動さ
れる。
【００５０】また、出力バッファＤＢ０〜ＤＢ３は、Ｄ
Ｑ制御論理回路ＤＱＣＬが出力したデータバッファ駆動
信号ＱＳＥにより、選択的に駆動される。
【００５１】例えば、ローデコーダＲＤによりワード線
ＷＬ０が立ち上げられ、カラムデコーダＣＤによりビッ
ト線ＢＬ０が選択され、データバッファＤＢ０が活性化
された場合、ワード線ＷＬ０とビット線ＢＬ０の交点に
接続されたメモリセルＭＣに、外部から入出力線Ｉ／Ｏ
０を介して入力されたデータが与えられて書き込まれ
る。データバッファＤＢ１が選択された場合は、このメ
モリセルＭＣから読み出されたデータが入出力線Ｉ／Ｏ
０より外部へ出力される。
【００５２】本実施の形態によれば、電源電圧ＶCCが供
給されて動作するカラムデコーダＣＤから出力されたカ
ラム選択信号ＣＳＬと、電源電圧ＶDDが供給されて動作
するＤＱ制御論理回路ＤＱＣＬから出力されたデータバ
ッファ駆動信号ＤＱＬとが、共に電源電圧ＶCC及びＶDD
の電源変動の影響を受け、また共にカラムデコーダＣＤ
を構成するトランジスタの特性及びＤＱ制御論理回路Ｄ
ＱＣＬを構成するトランジスタの特性の製造プロセス等
の変動の影響を同等に受けるので、これらの変動が生じ
た場合に略同一の時間で遅延する。このため、カラム選
択ゲートＣＳＧ０〜ＣＳＧ３及びデータバッファＤＢ０
〜ＤＢ３の動作タイミングを同期させ、誤動作を防止す
ることができる。
【００５３】このような第２、第３の実施の形態により
得られる作用、効果について、従来の半導体記憶装置と
比較して説明する。
【００５４】先ず、従来の半導体記憶装置における二つ
の出力信号ＣＳＬ、ＱＳＥが電源電圧ＶCC、ＶDDの変
動、またカラムデコーダＣＤを構成するトランジスタ、
ＤＱ制御論理回路ＤＱＣＬを構成するトランジスタの特
性変動の影響を受けて独立に遅延した場合について、そ
れぞれの位相を示した図４を用いて述べる。
【００５５】本来は、図４（ａ）の点線にそれぞれ示さ
れるように、カラム選択信号ＣＳＬとデータバッファ駆
動信号ＱＳＥとは、それぞれのレベルは電源電圧ＶCC、
ＶDDと異なるが、位相としては略同一である。これによ
り、データの読み出し及び書き込みが支障なく行われ
る。
【００５６】ところが、カラム選択信号ＣＳＬは電源電
圧ＶCCに依存して位相が変化し、電圧が高くなると位相
が早まり、低くなると位相が遅くなる。同様に、データ
バッファ駆動信号ＱＳＥは、電源電圧ＶDDに依存して位
相が変化し、電圧が高くなると位相が早まり、低くなる
と位相が遅くなる。
【００５７】図４（ｂ）に、電源電圧ＶCCが高く変動
し、電源電圧ＶDDが低く変動した場合における信号ＣＳ
Ｌ、ＱＳＥの位相の変化を、それぞれ一点鎖線により示
す。カラム選択信号ＣＳＬは図中矢印Ａ１の方向（早い
方向）へ位相がずれ、データバッファ駆動信号ＱＳＥは
図中矢印Ｂ１の方向（遅い方向）へ位相がずれる。これ
により、図示されたように場合によっては二つの信号Ｃ
ＳＬ、ＱＳＥが重複する期間が存在しなくなり、書き込
み又は読み出し動作に支障をきたすこととなる。
【００５８】逆に、図４（ｃ）に電源電圧ＶCCが低く変
動し、電源電圧ＶDDが高く変動した場合における信号Ｃ
ＳＬ、ＱＳＥの位相の変化をそれぞれ一点鎖線により示
す。カラム選択信号ＣＳＬは図中矢印Ａ２の方向（早い
方向）へ位相がずれ、データバッファ駆動信号ＱＳＥは
図中矢印Ｂ２の方向（遅い方向）へ位相がずれる。この
場合もまた、場合によっては二つの信号ＣＳＬ、ＱＳＥ
が重複する期間が存在しなくなり、データの書き込み又
は読み出し動作に支障をきたすこととなる。
【００５９】このような位相のずれが生じた場合にも、
二つの信号ＣＳＬ、ＱＳＥの重複した期間を確保しよう
とすると、従来は図４（ｄ）における矢印に示されたよ
うにそれぞれのパルス幅を大きく広げる必要があった。
これでは、ＤＲＡＭの高速動作の妨げとなる。
【００６０】これに対し、上記第２、第３の実施の形態
における二つの信号ＣＳＬ、ＱＳＥの位相の変化を図５
に示す。図５（ａ）に、信号ＣＳＬ、ＱＳＥの本来の位
相及び電圧を示す。
【００６１】この状態から、電源電圧ＶCCが低下した場
合を図５（ｂ）に示す。カラム選択信号ＣＳＬは、矢印
Ａ１１に示されたように電圧が低くなり、かつ位相が遅
くずれる。データバッファ駆動信号ＱＳＥは、電圧はＶ
DDと同レベルのまま変化しないが、矢印Ｂ１１で示され
たように位相が信号ＣＳＬと同様に遅くずれる。これ
は、信号ＱＳＥが電源電圧ＶCC及びＶDDの双方に依存
し、かつ特性が同じためである。逆に電源電圧ＶCCが高
く変動した場合には、カラム選択信号ＣＳＬは電圧が高
くなると共に位相が早くずれる。データバッファ駆動信
号ＱＳＥは、電圧はＶDDと同レベルであるが位相が同様
に早くずれる。よって、いずれの場合も二つの信号ＣＳ
ＬとＱＳＥとの間の重複した期間が確保され、支障なく
読み出し及び書き込み動作が行われる。
【００６２】電源電圧ＶDDが低下した場合は、図５
（ｃ）に示されるようである。データバッファ駆動信号
ＱＳＥが、矢印Ｂ１２に示されたように電圧が低くな
り、かつ位相が遅くずれる。カラム選択信号ＣＳＬは、
ＶCCと同レベルを維持するが、矢印Ａ１２で示されたよ
うに位相が信号ＱＳＥと同様に遅くずれる。逆に電源電
圧ＶCCが高く変動した場合は、データバッファ駆動信号
ＱＳＥは電圧が高くなりかつ位相が早くずれる。カラム
選択信号ＣＳＬは、電圧はＶCCと同レベルであるが位相
が同様に早くずれる。よって、二つの信号ＣＳＬとＱＳ
Ｅとの間の重複した期間が確保されて、支障なく動作す
る。
【００６３】以上説明したように、上記実施の形態によ
れば、外部から複数の電源電圧が供給される電子回路あ
るいは半導体記憶装置において、その電源電圧が独立に
変動することによって生じる内部回路の遅延の不整合を
排し、回路動作を安定化させ、さらには電子回路の高速
動作を可能にすることができる。これは、双方の電源電
圧に依存し、かつ同じ特性のトランジスタを用いること
による。また、複数の特性を有するトランジスタから構
成される電子回路あるいは半導体記憶装置において、各
々のトランジスタ特性がプロセス変動等により独立に変
動することによって生じる内部回路の遅延の不整合を排
し、回路動作を安定化させ、高速動作を可能にすること
ができる。
【００６４】（４） 第４の実施の形態 本発明の第４の実施の形態による半導体記憶装置の構成
を、図６に示す。
【００６５】本実施の形態は、論理回路及び遅延補償回
路の構成をより具体化したものに相当する。
【００６６】論理回路ＬＣ１１、論理回路ＬＣ１２はそ
れぞれバイナリデコード回路であり、信号１ａ、１ｂを
出力する。この信号を入力する論理回路ＬＣ１３は、Ａ
ＮＤ回路としての構成を備えている。そして、これらの
論理回路ＬＣ１１〜ＬＣ１３は、全体で４ビットのアド
レスＡ＜０＞〜Ａ＜３＞に対するバイナリデコーダを構
成している。
【００６７】論理回路ＬＣ１１の入力側には、電源電圧
ＶDDを供給され、アドレスＡ＜０＞及びＡ＜１＞が入力
される遅延補償回路ＤＣ１２が挿入され、論理回路ＬＣ
１２の入力側には、電源電圧ＶCCが供給され、アドレス
Ａ＜２＞及びＡ＜３＞が入力される遅延補償回路ＤＣ１
１が挿入されている。遅延補償回路ＤＣ１１は、論理回
路ＬＣ１１と同様に電源電圧ＶCCが与えられて動作する
トランジスタで構成された論理ゲート（ＡＮＤ回路ＡＮ
１１、インバータＩＮ１１）を有し、遅延補償回路ＤＣ
１２は、論理回路ＬＣ１２と同様に電源電圧ＶDDが与え
られて動作するトランジスタで構成された論理ゲート
（ＡＮＤ回路ＡＮ１２、インバータＩＮ１２）を有す
る。
【００６８】そして、遅延補償回路ＤＣ１１は論理回路
ＬＣ１１と略同一の遅延時間が生じるように電気的に等
価な構成を有し、遅延補償回路ＤＣ１２は論理回路ＬＣ
１２と略同一の遅延時間が生じるように電気的に等価な
構成を有する。遅延補償回路ＤＣ１１と論理回路ＬＣ１
１、遅延補償回路ＤＣ１２と論理回路ＬＣ１２とは、そ
れぞれ論理上は異なっている。しかし、それぞれの遅延
特性は同等である。
【００６９】本実施の形態における動作について説明す
る。本実施の形態では、２ビットずつのアドレスＡ＜０
＞〜Ａ＜１＞が遅延補償回路ＤＣ１２を介して論理回路
ＬＣ１１に入力され、アドレスＡ＜２＞〜Ａ＜３＞が遅
延補償回路ＤＣ１１を介して論理回路ＬＣ１２に入力さ
れ、論理回路ＬＣ１３において論理積演算が行われて１
６ビットの信号：ワード線電位ＷＬ＜０＞〜ＷＬ＜１５
＞が出力される。これにより、ある値の組み合わせを有
するアドレスＡ＜０＞〜Ａ＜３＞が入力されると、選択
的にいずれかのワード線電位ＷＬが論理値「１」とな
り、他のワード線電位ＷＬは論理値「０」となる。
【００７０】図７（ａ）に、本実施の形態におけるアド
レスＡ＜０：３＞、図７（ｂ）に信号１ａ：Ａ＜０＞ａ
ｎｄＡ＜１＞、図７（ｃ）に信号２ａ：Ａ＜２＞ａｎｄ
Ａ＜３＞、図７（ｄ）〜（ｆ）にワード線電位：ＷＬ＜
１５＞、ＷＬ＜０＞、ＷＬ＜３＞の波形の変化をそれぞ
れ示す。
【００７１】先ず、アドレスＡ＜０：３＞が図７（ａ）
に示されたように、時点ｔ１において論理値「０」から
「１」へ同時に変化し、所定時間経過後に「１」から
「０」に同時に変化する場合を考える。
【００７２】論理回路ＬＣ１１の出力信号１ａは、図７
（ｂ）に示された波形のように、遅延時間τ１が経過し
た時点ｔ２において論理値「０」から「１」へ変化し、
その後は「１」から「０」へ変化する。同様に、論理回
路ＬＣ１２の出力信号は、図７（ｃ）に示された波形の
ように、遅延時間τ２が経過した時点ｔ２において論理
値「０」から「１」へ変化し、その後「１」から「０」
へと変化する。
【００７３】これらの出力信号１ａ、２ａが与えられる
論理回路ＬＣ１３から出力される例えばワード線電位Ｗ
Ｌ＜１５＞は、図７（ｄ）に示されるように、更に遅延
時間τ３が経過した時点ｔ３において論理値「０」から
「１」へ変化し、その後「１」から「０」に変化する。
信号ＷＬ＜０＞は図７（ｅ）に示されるように、時点ｔ
３において論理値「１」から「０」へ変化し、その後、
「０」から「１」へ変化する。ワード線電位ＷＬ＜３＞
は、図７（ｆ）に示されるように、論理値「０」を維持
する。
【００７４】しかし、この図７（ａ）〜（ｆ）にそれぞ
れ示された入出力信号の波形はいずれも理想上のもので
あり、論理回路ＬＣ１１からの出力信号１ａに生じる遅
延時間τ１と、論理回路ＬＣ１２からの出力信号２ａに
生じる遅延時間τ２とは等しく、タイミングにずれが生
じない。しかし、電源電圧やトランジスタ特性に変動が
生じると、上述したように従来は遅延時間τ１、τ２の
間にずれが生じる。
【００７５】図８（ａ）に示されたように、図７（ａ）
と同様なアドレスＡ＜０：３＞が入力された場合、論理
回路ＬＣ１１からの出力信号１ａは、図８（ｂ）に示さ
れた波形のように図７（ｂ）と同様に、時間τ１だけ遅
延して時点ｔ２から立ち上がるとする。
【００７６】しかし、電源電圧ＶDDが低く変動したこと
が原因で、論理回路ＬＣ１２からの出力信号２ａ：Ａ＜
２＞ａｎｄＡ＜３＞が、図８（ｃ）の波形に示されたよ
うに、図７（ｃ）に示された波形とは異なり時間τ２の
みならず△τ２だけさらに遅延した時点ｔ２ａから立ち
上がるとする。
【００７７】この結果、本来同期すべき論理回路ＬＣ１
１とＬＣ１２との間で不整合が生じる。そして、タイミ
ングがずれた二つの出力信号１ａ：Ａ＜０＞ａｎｄＡ＜
１＞と、出力信号２ａ：Ａ＜２＞ａｎｄＡ＜３＞とが入
力される論理回路ＬＣ１３から出力されるワード線電位
ＷＬ＜１５＞は、図８（ｄ）に示された波形のように、
図７（ｄ）に示された波形とは異なり、時点ｔ３より遅
れた時点ｔ４において論理「０」から論理「１」へ立ち
上がる。これにより、この波形は論理「１」の期間が本
来の長さより短くなる。
【００７８】さらに、このような不整合が生じると、本
来ならばワード線電位ＷＬ＜３＞は図７（ｆ）に示され
た波形のように、論理「０」を維持しなければならない
が、図８（ｆ）に示された波形のように、論理値「１」
を誤って出力するという現象も発生する。
【００７９】さらに不整合が大きくなると、論理回路Ｌ
Ｃ１１からの出力信号１ａと論理回路ＬＣ１２からの出
力信号２ａとの間で重複する期間が無くなり、論理回路
ＬＣ１３からの出力信号：ワード線電位ＷＬ＜１５＞の
波形が論理「０」を維持してしまうという現象も招くこ
とになる。従って、従来の回路では、幅広い電源電圧の
範囲における安定した動作は期待できない。
【００８０】このような問題を解決する本実施の形態に
おける動作波形を図９に示す。図９（ａ）に示されたよ
うに、図７（ａ）と同様なアドレスＡ＜０：３＞が入力
された場合、論理回路ＬＣ１１からの出力信号１ａ：Ａ
＜０＞ａｎｄＡ＜１＞は、図９（ｂ）に示された波形１
ｂのように、電源電圧ＶCC及びＶDDの変動及びトランジ
スタ特性の変動により遅延して立ち上がる。
【００８１】同様に、論理回路ＬＣ１２からの出力信号
２ａ：Ａ＜２＞ａｎｄＡ＜３＞は、図９（ｂ）に示され
た波形のように、電源電圧ＶCC及びＶDDの変動及びトラ
ンジスタ特性の変動により遅延して立ち上がる。
【００８２】さらに、論理回路ＬＣ１３からの出力信
号：ワード線電位ＷＬ＜１５＞、ＷＬ＜０＞は、図９
（ｄ）、（ｅ）に示されたように、電源電圧ＶCC及びＶ
DDの変動やトランジスタ特性の変動によってそれぞれ変
化する。
【００８３】このときの遅延時間を、簡単な数式を用い
て説明する。電源電圧やトランジスタ特性の変動が生じ
ていない状態における論理回路ＬＣ１１での標準的な遅
延時間をτ１で表し、高電源電圧ＶCCの変動や高電圧用
トランジスタの特性変動で生じる遅延時間を△τ１で示
す。同様に、電源電圧やトランジスタ特性の変動が生じ
ていない状態における論理回路ＬＣ１２での標準的な遅
延時間をτ２で表し、低電源電圧ＶDDの変動や低電圧用
トランジスタの特性変動で生じる遅延時間を△τ２で示
す。
【００８４】この場合の論理回路ＬＣ１１の遅延時間は
τ１＋△τ１、この論理回路ＬＣ１１と遅延特性が同等
である遅延補償回路ＤＣ１２の遅延時間は同じτ１＋△
τ１となる。論理回路ＬＣ１２の遅延時間はτ２＋△τ
２、この論理回路ＬＣ１２と遅延特性が同等である遅延
補償回路ＤＣ１２の遅延時間は同じτ２＋△τ２とな
る。
【００８５】この時、２ビットのアドレスＡ＜０：１＞
の論理値が変化してから論理回路ＬＣ１１の出力信号の
論理値が変化するまでの時間は、（τ２＋△τ２）＋
（τ１＋△τ１）で表すことができる。同様に、２ビッ
トのアドレスＡ＜２：３＞の論理値が変化してから論理
回路ＬＣ１２の出力信号の論理値が変化するまでの時間
は、（τ１＋△τ１）＋（τ２＋△τ２）となる。
【００８６】この式が示すように、論理回路ＬＣ１１の
出力信号１ａの遅延時間と論理回路ＬＣ１２の出力信号
２ａの遅延時間とは、高電源電圧ＶCC、低電源電圧ＶDD
のいずれか一方のみが変動した場合、及び／又は高電圧
用トランジスタ、低電圧用トランジスタの特性のいずれ
か一方のみが変動した場合であっても、相互に等しくな
る。
【００８７】さらに、電源電圧やトランジスタ特性の変
動が生じていない状態における論理回路ＬＣ１３での標
準的な遅延時間をτ３で表し、この回路ＬＣ１３に供給
されている電源電圧（本実施の形態では高電源電圧ＶC
C）の変動や高電圧用トランジスタの特性変動で生じる
遅延時間を△τ３とした場合、この論理回路ＬＣ１３か
らの出力信号：ワード線電位ＷＬ＜０：１５＞の遅延時
間は、変動がない場合τ１＋τ２＋τ３であり、変動が
生じた場合は△τ１＋△τ２＋△τ３となる。
【００８８】論理回路ＬＣ１３の出力における、変動が
ない場合の遅延時間、並びに変動による遅延時間は、遅
延補償回路ＤＣ１１、ＤＣ１２を挿入する前に比べて大
きくなる。しかし、これによる不利益は、回路全体を高
電圧用トランジスタで構成した場合、あるいは低電圧用
トランジスタで構成した場合と比較すると小さい。
【００８９】このように本実施の形態によれば、電源電
圧やトランジスタ特性の変動により、論理回路ＬＣ１１
における遅延時間と論理回路ＬＣ１２における遅延時間
との間に不整合が生じた場合であっても、それぞれの入
力側に設けられた遅延補償回路ＤＣ１２、ＤＣ１１の有
する作用により、不整合が解消されて論理回路ＬＣ１３
からの出カ信号の波形が細く変形したり消滅するといっ
た不具合は発生しない。また、本来論理「０」を維持す
べき出力信号が論理値「１」となるような現象も発生す
ることがない。
【００９０】（５） 第５の実施の形態 本発明の第５の実施の形態について、その構成を示した
図１０を用いて説明する。
【００９１】本実施の形態は、上記第４の実施の形態に
おいて、低電圧の信号線を高電圧の回路に接続する際
に、その間にＶDD／ＶCCレベルシフタを挿入したものに
相当する。今日では、高電源電圧ＶCCとして２．５Ｖ、
低電源電圧ＶDDとして１．５Ｖを用いる場合が一般的で
ある。このような場合に、１．５Ｖで駆動する信号線を
２．５Ｖ駆動のＣＭＯＳ回路に接続すると、Ｐチャネル
トランジスタが完全に遮断状態にならず、電流を流し続
けることになる。このような事態を回避するため、信号
線の電位を２．５Ｖに昇圧変換するＶDD／ＶCCレベルシ
フタが必要になる。
【００９２】しかし、レベルシフタは一般にＰチャネル
トランジスタとＮチャネルトランジスタとの電流の駆動
能力比を利用した回路である場合が多く、このような構
成では遅延時間が高電源電圧ＶCCと低電源電圧ＶDDの電
源変動に大きく影響を受けることになる。
【００９３】そこで本実施の形態では、図１０に示され
たように、高電源電圧ＶCCが供給される論理回路ＬＣ１
１の入力側にレベルシフタＬＳ１２を挿入し、さらに論
理回路ＬＣ１２の入力側に挿入された遅延補償回路ＤＣ
１１の入力側にレベルシフタＬＳ１１を挿入している。
ここで、二つのレベルシフタＬＳ１１、ＬＳ１２は回路
構成が等価であるため、電源電圧ＶCCの変動やトランジ
スタ特性の変動に対して常に相互に等しい遅延時間が生
じることになる。よって、このようなレベルシフタＬＳ
１１、ＬＳ１２をそれぞれ論理回路ＬＣ１２、ＬＣ１１
の入力側に挿入しても、遅延時間に不整合をもたらすお
それはない。
【００９４】（６） 第６の実施の形態 本発明の第６の実施の形態による半導体記憶装置につい
て、図１１を用いて説明する。本実施の形態は、本発明
をＤＲＡＭに適用した例であり、三つの論理回路ＬＣ３
１〜ＬＳ３３のうち論理回路ＬＣ３１はローデコーダ、
論理回路ＬＣ３２はセンスアンプ制御回路、論理回路Ｌ
Ｃ３３はメモリセルアレイ及びセンスアンプに相当す
る。
【００９５】そして、上記第５の実施の形態と同様に、
論理回路ＬＣ３１の入力側に、遅延補償回路ＤＣ３２、
ＶDD／ＶCCレベルシフタＬＳ３２が直列に挿入され、論
理回路ＬＣ２の入力側に、ＶDD／ＶCCレベルシフタＬＳ
３１、遅延補償回路ＤＣ３１が直列に挿入されている。
【００９６】ここで、遅延補償回路ＤＣ３１は、論理回
路ＬＣ３１と等価な遅延特性を有する構成を有し、遅延
補償回路ＤＣ３２は、論理回路ＬＣ３２と等価な遅延特
性を有する構成を有する。またレベルシフタＬＳ３１、
ＬＳ３２は同一の回路構成を有する。遅延補償回路ＤＣ
３１には、その一部にＶCC／ＶDDレベルシフタＬＳ３３
を含んでいる。
【００９７】論理回路ＬＣ３３に含まれるメモリセルに
おいて、１つのＤＲＡＭセルが１つのＮチャネルトラン
ジスタＴｒと１つのキャパシタＣＰとからなり、キャパ
シタＣＰの一端に接続されたストレージノードＳＮがＮ
チャネルトランジスタＴｒを介してビット線ＢＬに接続
される。この構成において、ビット線ＢＬのハイレベル
を伝送するためには、ゲート電位をソース電位より少な
くともトランジスタＴｒの閾値電圧Ｖth分高くしなけれ
ばならない。
【００９８】例えば、最近の技術では、ビット線ＢＬの
ハイレベルを１．５Ｖ、ワード線ＷＬのハイレベルを
３．０Ｖに設定するという例がある。この場合、論理回
路を構成する低電圧用トランジスタは低電源電圧１．５
Ｖで最適化される。ゲート酸化膜厚は３ｎｍ、チャネル
長は１００ｎｍまで微細化され、これにより構成される
ＣＭＯＳゲートの信号伝達遅延は３０ｐ秒程度まで高速
化される。
【００９９】一方、ＤＲＡＭセルアレイを構成するＮチ
ャネルトランジスタＴｒ、及び論理回路ＬＣ１（ローデ
コーダ）を構成するトランジスタは高電圧用トランジス
タであって高電源電圧３．０Ｖに最適化される。この場
合のゲート酸化膜厚は６ｎｍ、チャネル長は２００ｎｍ
程度となる。
【０１００】仮に、低電圧用トランジスタだけでＤＲＡ
Ｍを構成すると、この場合のローデコーダＲＤとメモリ
セルアレイＭＣＡは、図１３に示されるような構成とな
る。１つのメモリセルに、NチャネルトランジスタＮＴ
ｒ及びＰチャネルトランジスタＰＴｒと、１つのキャパ
シタＣＰとを用いる必要が生じる。この結果、正負論理
の対のワード線ＷＬｎ及びＷＬｐを配設しなければなら
なくなる。よって、メモリセルアレイの面積が大幅に増
大する。従って、たとえ微細化という面で不利な高電圧
用トランジスタをその一部に用いたとしても、簡易な構
成とすることができる本実施の形態による回路の方が、
高集積化が可能となる。
【０１０１】次に、本実施の形態における動作タイミン
グについて説明する。図１２に、本実施の形態における
各信号の動作波形を示す。本実施の形態では、論理回路
ＬＣ３３のメモリセル及びセンスアンプにおいて、高電
圧の信号線（ワード線ＷＬ＜０：３＞と、低電圧の信号
線（センスアンプ制御線ＳＥＰｎ、ＳＥＮｐ）とを接続
する必要があり、両者の動作タイミングの整合性を確保
する必要がある。
【０１０２】図１２（ａ）に示された波形を有するタイ
ミング信号ＲＡＳｐに同期して、論理回路ＬＣ３１、Ｌ
Ｃ３２、ＬＣ３３のタイミングが同期される。
【０１０３】タイミング信号ＲＡＳｐがハイレベルにな
ると、遅延補償回路ＤＣ３２、ＶDD／ＶCCレベルシフタ
ＬＳ３２を介して、図１２（ｂ）に示されたローデコー
ダ制御信号ＲＳＴｐが生成されて論理回路ＬＣ３１に与
えられる。
【０１０４】論理回路ＬＣ３１に入力されるローアドレ
スＲＡｔ＜０＞、ＲＡｃ＜０＞、ＲＡｔ＜１＞、ＲＡｃ
＜１＞のレベルに従って、図１２（ｃ）に示されたよう
に４本のワード線ＷＬのうちのいずれか一本がハイレベ
ルになる。ここで、ワード線ＷＬは上述したように３．
０Ｖまで上昇する。
【０１０５】いずれかのワード線ＷＬがハイレベルにな
ることによって、メモリセルのストレージノードＳＮと
ビット線ＢＬとが電気的に接続され、メモリセルに蓄積
された電荷量に従って、ビット線対ＢＬｔとＢＬｃとの
間に微少な電位差が生じる。
【０１０６】この後、論理回路ＬＣ３２から出力された
センスアンプ制御信号ＳＥＮｐ及びＳＥＰｎが図１２
（ｂ）に示されたようにハイレベルになり、論理回路Ｌ
Ｃ３３に含まれるセンスアンプが活性化される。ビット
線対ＢＬｔ、ＢＬｃの電位差が増幅され、最終的に１．
５Ｖまでになる。
【０１０７】その後、タイミング信号ＲＡＳｐが図１２
（ａ）に示されたようにローレベルになるタイミングに
同期して、図１２（ｂ）のようにワード線制御線ＲＳＴ
ｐがローレベルに戻り、図１２（ｃ）のように立ち上が
っていたワード線ＷＬの電位がローレベルに戻る。さら
に、センスアンプ制御信号ＳＥＮｐがローレベルに戻る
ことにより、センスアンプは非活性状態になり、ビット
線対ＢＬｔ及びＢＬｃは次のセンス動作のために０．７
５Ｖにプリチャージされる。
【０１０８】上述した一連の動作のタイミングを制御す
ることは、メモリの読み出し及び書き込みにおいて非常
に重要である。例えば、ワード線ＷＬがハイレベルにな
ってからセンスアンプ制御信号ＳＥＮｐがハイレベルに
なるまでの時間間隔が短すぎると、ビット線対ＢＬｔ、
ＢＬｃの間に生じる電位差が小さ過ぎて、読み出し不良
となる。
【０１０９】逆に、両者の時間間隔が長すぎると、リス
トア（データの書き戻し動作)の時間が短くなり、ビッ
ト線ＢＬｔが１．５Ｖまで達することができずに、デー
タの消失不良となる。
【０１１０】本実施の形態によれば、高電圧電源ＶCC、
低電圧電源ＶDDの独立した電圧変動、あるいは高電圧用
トランジスタ、低電圧用トランジスタの独立した特性変
動が生じた場合にも、上述のタイミングを最適に制御す
ることが可能であり、誤動作を招くことなく高速動作を
実現することができる。
【０１１１】（７） 第７の実施の形態 本発明の第７の実施の形態について、その構成を示した
図１４を用いて説明する。
【０１１２】本実施の形態は、本発明を半導体記憶装置
におけるカラム選択ゲートＣＳＧ４１とデータバッファ
（書き込み用データバッファＤ−ＢＦ、読み出し用デー
タバッファＱ−ＢＦ）の制御に用いた例に相当する。
【０１１３】この場合の論理回路ＬＣ４１はカラムデコ
ーダであり、論理回路ＬＣ４２はパルス発生回路ＰＧ４
２及びデータバッファ制御回路ＤＢＣＣ４２であり、論
理回路ＬＣ４３はカラム選択ゲートＣＳＧ４１及びデー
タバッファＤ−ＢＦ、Ｑ−ＢＦである。
【０１１４】これらの回路の接続関係は、上記第６の実
施の形態と同様である。即ち、タイミング信号ＣＬＫｐ
が遅延補償回路ＤＣ４２、ＶDD／ＶCCレベルシフタＬＳ
４２を介して論理回路ＬＣ４１に与えられ、タイミング
信号ＣＬＫｐがＶDD／ＶCCレベルシフタＬＳ４１、遅延
補償回路ＤＣ４１を介して論理回路ＬＣ４２に与えら
れ、論理回路ＬＣ４１から出力されたカラム選択信号Ｃ
ＳＬｐと、論理回路ＬＣ４２から出力されたデータバッ
ファ駆動信号ＤＳＥｐ、ＱＳＥｐとが論理回路ＬＣ４３
に入力される。
【０１１５】遅延補償回路ＤＣ４１は論理回路ＬＣ４１
と同等な遅延特性を有するように電気的に等価な構成を
有し、遅延補償回路ＤＣ４２は論理回路ＬＣ４２と同等
な遅延特性を有するように電気的に等価な構成を有す
る。また、ＶDD／ＶCCレベルシフタＬＳ４１、ＬＳ４２
は、同一の回路構成を有する。
【０１１６】最近のＤＲＡＭでは、カラムをアクセスす
る動作は２００ＭＨｚを超える高速動作が求められるよ
うになっている。同時に、少しでもコストを削減するた
めに、高集積化がより一層求められている。この２つの
要求を満たすために最も重要な個所が、カラム選択ゲー
トの構成とその制御手法である。
【０１１７】カラム選択ゲートＣＳＧ４１は、センスア
ンプ領域において、ビット線ＢＬ１本につき１つずつ設
けられる。そして、論理回路（カラムデコーダ）ＬＣ４
１に入力されるカラムアドレスＣＡに従って、１つのカ
ラム選択線ＣＳＬｐが選択され、これに接続されたカラ
ム選択ゲートＣＳＧ４１が対応するビット線対ＢＬｔ及
びＢＬｃとデータ線対ＤＱｔ及びＤＱｃとを電気的に接
続する。
【０１１８】例えば最近の１６Ｍビット混載型ＤＲＡＭ
では、１２８本のデータ線に対するビット線の本数は６
万５線本に達する。高集積化を実現するためには、カラ
ム選択ゲートは簡易な構成であることが求められ、その
一つの構成例がＮチャネルトランジスタをスイッチング
素子として用いるものである。
【０１１９】しかし、この構成では、上記第６の実施の
形態で説明した１トランジスタ及び１キャパシタで構成
されたＤＲＡＭセルの場合と同様に、カラム選択信号線
ＣＳＬｐの電圧をメモリセルのトランジスタの閾値Ｖth
分以上に高くしなければならない。よって、カラム選択
信号線線ＣＳＬｐは、高電圧線となる。
【０１２０】一方、１２８本のデータ線を駆動する書き
込み用データバッファＤ−ＢＦ及び読み出し用データバ
ッファＱ−ＢＦは高速動作を実現するため、低電源電圧
を用いて低電圧用トランジスタで構成することが望まし
い。
【０１２１】ここに、高電圧線のカラム選択信号線ＣＳ
Ｌと低電圧線のデータバッファ駆動線ＤＳＥｐ、ＱＳＥ
ｐの駆動のタイミングを合わせる必要が生じる。
【０１２２】図１５に、この場合の動作波形を示し、本
実施の形態における動作について説明する。図１５
（ａ）に示された波形を有するタイミング信号ＣＬＫｐ
に同期して、このＤＲＡＭは動作する。タイミング信号
ＣＬＫｐがハイレベルになると、遅延補償回路ＤＣ４
２、レベルシフタＬＳ４２を介して図１５（ｃ）に示さ
れたカラムデコーダ制御信号ＣＳＬＥｐが生成され、論
理回路ＬＣ４１（カラムデコーダ）に入力される。
【０１２３】この信号ＣＳＬＥｐに同期し、論理回路Ｌ
Ｃ４１に入力されるカラムアドレスＣＡｔ＜０＞、ＣＡ
ｃ＜０＞、ＣＡｔ＜１＞、ＣＡｃ＜１＞に従って、図１
５（ｃ）に示されたように１本のカラム選択信号線ＣＳ
Ｌｐがハイレベルになる。ここで、カラム選択信号線Ｃ
ＳＬｐは、上述したように２．５Ｖという高い電位まで
到達する。
【０１２４】カラム選択信号線ＣＳＬｐがハイレベルに
なることによって、ビット線対ＢＬｔ、ＢＬｃとデータ
線対ＤＱｔ、ＤＱｃとが電気的に接続される。
【０１２５】それと同時に、論理回路ＬＣ４２から出力
される、書き込み用データバッファＤ−ＢＦ、あるいは
読み出し用データバッファＱ−ＢＦを活性化するデータ
バッファ駆動信号線ＤＳＥｐ、あるいはＱＳＥｐがハイ
レベルになる。この動作は、最近では１〜２ｎｓで完了
することができる。また、この状態で放置すると余分な
貫通電流が発生することもあり、カラム選択信号線ＣＳ
Ｌを自己整合的に非活性化し、同時に書き込み用データ
バッファＤ−ＢＦ、読み出し用データバッファＱ−ＢＦ
を非活性化するためのタイミングを、論理回路ＬＣ２に
含まれるパルス発生回路ＰＧ４２が制御する。
【０１２６】上記第６の実施の形態と同様に、本実施の
形態においても上述した一連の動作のタイミングを制御
することが非常に重要である。高速動作を目指すために
は、パルス幅を短くする必要がある。例えば、２００Ｍ
Ｈｚの動作を目指すためには、素子の特性のばらつきや
揺ぎを考慮すると、パルス幅の設定値は２ｎｓ以下でな
ければならない。
【０１２７】その一方で、パルス幅が短すぎても、動作
不良を招くこととなる。読み出し動作においては、デー
タ線に十分な電位が発生していない段階で読み出し用デ
ータバッファＱ−ＢＦを動作させると、読み出し不良と
なる。また、書き込み動作においては、ビット線対ＢＬ
ｔ、ＢＬｃの電位の高低関係を反転させることができず
に書き込み不良となる。このような動作不良が起きる原
因には、パルス幅が短すぎる場合の他に、カラム選択信
号線ＣＳＬｐとデータバッファ駆動信号ＱＳＥｐ、ＤＳ
Ｅｐとの間のタイミングの不整合が原因となることがあ
る。
【０１２８】これに対し、本実施の形態によれば、論理
回路ＬＣから出力されるカラム選択信号ＣＳＬｐと、論
理回路ＬＣ２から出力されるデータバッファ駆動信号Ｑ
ＳＥｐ及びＤＳＥｐとのタイミングの整合性を、二つの
電源電圧ＶCC、ＶDDが独立して変動した生じた場合、ま
た両者を構成する高電圧用トランジスタ、低電圧用トラ
ンジスタの特性が独立してばらついた場合であっても確
保することが可能である。これにより、パルス幅や遅延
時間等に対して余分な余裕を必要とすることなく安定し
た回路動作を実現することができる。
【０１２９】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、上記第２
〜第７の実施の実施の形態ではＤＲＡＭを例に挙げて説
明している。しかし、本発明はＤＲＡＭに限らず、複数
の電源電圧が供給されて動作し、かつ動作を同期する必
要がある二つの回路を有する装置に幅広く適用すること
が可能である。
【０１３０】
【発明の効果】以上説明したように、本発明の電子回路
及び半導体記憶装置は、第１、第２の電源電圧がそれぞ
れ供給されて動作する第１、第２の論理回路の入力側
に、それぞれ第２、第１の電源電圧が供給され、あるい
は第２、第１の論理回路を構成するトランジスタと同等
の特性を有するトランジスタを含む第２、第１の遅延補
償回路を挿入したことにより、相互に独立して変動し得
る電源変動やトランジスタ特性の変動の影響が相殺され
て、第１、第２の論理回路からの出力が共に第１及び第
２の電源電圧、あるいは第１及び第２の論理回路のトラ
ンジスタ特性の影響を共に受けて遅延するので、後段に
接続される回路の誤動作を防止し動作の安定化かつ高速
化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による電子回路の構
成を示したブロック図。
【図２】本発明の第２の実施の形態による半導体記憶装
置の構成を示したブロック図。
【図３】本発明の第３の実施の形態による半導体記憶装
置の構成を示したブロック図。
【図４】従来の半導体記憶装置における二つの信号の遅
延による位相のずれを示した説明図。
【図５】上記第２、又は第３の実施の形態による半導体
記憶装置における信号の遅延特性を示した説明図。
【図６】本発明の第４の実施の形態による半導体記憶装
置の構成を示した回路図。
【図７】半導体記憶装置における理想状態での信号の波
形の変化を示すタイムチャート。
【図８】従来の半導体記憶装置における信号の波形の変
化を示すタイムチャート。
【図９】上記第４の実施の形態による半導体記憶装置に
おける信号の波形の変化を示すタイムチャート。
【図１０】本発明の第５の実施の形態による半導体記憶
装置の構成を示した回路図。
【図１１】本発明の第６の実施の形態による半導体記憶
装置の構成を示した回路図。
【図１２】同第６の実施の形態による半導体記憶装置に
おける信号の波形の変化を示すタイムチャート。
【図１３】低電圧用トランジスタで構成されたＣＭＯＳ
−ＤＲＡＭセルアレイの構成を示した回路図。
【図１４】本発明の第７の実施の形態による半導体記憶
装置の構成を示した回路図。
【図１５】同第７の実施の形態による半導体記憶装置に
おける信号の波形の変化を示すタイムチャート。
【符号の説明】
ＤＣ１〜ＤＣ２、ＤＣ１１〜ＤＣ１２、ＤＣ３１〜ＤＣ
３２、ＤＣ４１〜ＤＣ４２ 遅延補償回路 ＬＣ１〜ＬＣ３、ＬＣ１１〜ＬＣ１３、ＬＣ３１〜ＬＣ
３３、ＬＣ４１〜ＬＣ４３ 論理回路 INPUT 入力信号 OUT１、OUT２ 出力信号 CLKCp クロック ＬＳ１、ＬＳ３、ＬＳ１１〜ＬＳ１２、ＬＳ３１〜ＬＳ
３２、ＬＳ４１〜ＬＳ４２ ＶDD／ＶCCレベルシフタ ＬＳ２、ＬＳ３３ ＶCC／ＶDDレベルシフタ ＣＳＬＰＧ ＣＳＬパルス発生器 ＤＱＰＧ ＤＱパルス発生器 ＣＤ カラムデコーダ ＤＱＣＬ ＤＱ制御論理回路 ＣＳＬ０〜ＣＳＬ３ カラム選択線 ＤＱＬ０〜ＤＱＬ１ データ線 Ｉ／Ｏ０〜Ｉ／Ｏ１ 入出力線 ＲＤ ローデコーダ ＭＣ メモリセル ＭＣＡ メモリセルアレイ ＢＬ０〜ＢＬ３ ビット線 ＷＬ０〜ＷＬ３ ワード線 ＣＳＧ０〜ＣＳＧ３ カラム選択ゲート ＳＮ ストレージノード Ｄ−ＢＦ 書き込み用バッファ Ｑ−ＢＦ 読み出し用バッファ ＰＧ パルス発生回路 ＳＥＰｎ、ＳＥＮｐ センスアンプ制御線 ＢＬｔ、ＢＬｃ ビット線 ＣＰ キャパシタ ＤＢ０〜ＤＢ３ データバッファ Ｆ／Ｆ フリップフロップ
フロントページの続き (72)発明者 行 川 敏 正 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5J056 AA04 BB38 BB40 CC05 CC15 CC21 DD12 DD29 DD51 EE08 FF01 FF10 GG09 KK01 5M024 AA21 AA41 BB04 BB27 BB33 BB35 CC82 DD30 DD62 DD63 DD85 DD90 FF02 FF03 GG01 PP01 PP02 PP03 PP07 PP10

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】第１の電源電圧が供給され、第１の信号が
    入力され、第１の所定時間遅延した第１の出力信号を出
    力する第１の遅延補償回路と、 第２の電源電圧が供給され、前記第１の信号が入力さ
    れ、第２の所定時間遅延した第２の出力信号を出力する
    第２の遅延補償回路と、 前記第１の電源電圧が供給され、前記第２の遅延補償回
    路から出力された前記第２の出力信号が与えられ、第１
    の論理演算を行って第１の演算結果を出力する第１の論
    理回路と、 前記第２の電源電圧が供給され、前記第１の遅延補償回
    路から出力された前記第１の出力信号が与えられ、第２
    の論理演算を行って第２の論理演算結果を出力する第２
    の論理回路と、 を備えることを特徴とする電子回路。
  2. 【請求項２】第１の電源電圧が供給され、第１の特性を
    有するトランジスタを含み、第１の信号が入力され、第
    １の所定時間遅延した第１の出力信号を出力する第１の
    遅延補償回路と、 第２の電源電圧が供給され、第２の特性を有するトラン
    ジスタを含み、前記第１の信号が入力され、第２の所定
    時間遅延した第２の出力信号を出力する第２の遅延補償
    回路と、 前記第１の電源電圧が供給され、前記第２の遅延補償回
    路から出力された前記第２の出力信号が与えられ、第１
    の論理演算を行って第１の演算結果を出力する第１の論
    理回路と、 前記第２の電源電圧が供給され、前記第１の遅延補償回
    路から出力された前記第１の出力信号が与えられ、第２
    の論理演算を行って第２の演算結果を出力する第２の論
    理回路と、 を備えることを特徴とする電子回路。
  3. 【請求項３】前記第１の電源電圧は前記第２の電源電圧
    より高く、 前記第１の入力信号は、ハイレベルのとき前記第２の電
    源電圧と同レベルであり、 前記第１の入力信号が与えられ、ハイレベルのときの前
    記第２の電源電圧を前記第１の電源電圧に昇圧して前記
    第１の遅延補償回路に与える第１の昇圧回路と、 前記第２の遅延補償回路から出力された、ハイレベルの
    とき前記第２の電源電圧と同レベルである前記第２の出
    力信号が与えられ、ハイレベルのときの前記第２の電源
    電圧を前記第１の電源電圧に昇圧して前記第１の論理回
    路に与える第２の昇圧回路とをさらに備えることを特徴
    とする請求項１又は２記載の電子回路。
  4. 【請求項４】ハイレベルのとき第２の電圧を有する第１
    の信号が入力され、この第２の電圧を第１の電圧に昇圧
    して前記第１の信号を出力する第１のレベルシフタと、 前記第１の電圧を有する第１の電源電圧が供給され、前
    記第１のレベルシフタから出力された前記第１の信号が
    与えられ、第１の所定時間遅延した第１の出力信号を出
    力する第１の遅延補償回路と、 前記第１の遅延補償回路から出力されたハイレベルのと
    き前記第１の電圧を有する前記第１の出力信号が与えら
    れ、この第１の電圧を前記第２の電圧に降圧して前記第
    １の出力信号を出力する第２のレベルシフタと、 前記第２の電源電圧が供給され、ハイレベルのとき前記
    第２の電圧を有する前記第１の信号が入力され、第２の
    所定時間遅延した第２の出力信号を出力する第２の遅延
    補償回路と、 前記第２の遅延補償回路から出力された前記第２の出力
    信号が与えられ、この第２の出力信号がハイレベルのと
    きの前記第２の電圧を前記第１の電圧に昇圧する第３の
    レベルシフタと、 前記第１の電源電圧が供給され、前記第３のレベルシフ
    タから出力された前記第２の出力信号が与えられ、第１
    の論理動作を行って第１の演算結果を出力する第１の論
    理回路と、 前記第２の電圧を有する第２の電源電圧が供給され、前
    記第２のレベルシフタから出力された前記第１の出力信
    号が与えられ、第２の論理動作を行って第２の演算結果
    を出力する第２の論理回路と、 を備えることを特徴とする電子回路。
  5. 【請求項５】前記第１の遅延補償回路は、Ｎビットのア
    ドレスが入力され、このうちの１ビットのアドレスと前
    記第１の電源電圧とが入力され、ＡＮＤ演算を行って出
    力する第１の演算素子をＮ（Ｎは１以上の整数）ビット
    分有し、 前記第２の遅延補償回路は、Ｎビットのアドレスが入力
    され、このうちの１ビットのアドレスと前記第２の電源
    電圧とが入力され、ＡＮＤ演算を行って出力する第２の
    演算素子をＮ（Ｎは１以上の整数）ビット分有し、 前記第１の論理回路は、前記第２の遅延補償回路から出
    力されたＮビットの信号に含まれる二つであって、それ
    ぞれについて反転され又は非反転の信号が入力され、Ａ
    ＮＤ演算を行って出力する第３の演算素子をＮビット分
    有し、 前記第２の論理回路は、前記第１の遅延補償回路から出
    力されたＮビットの信号に含まれる二つであって、それ
    ぞれについて反転され又は非反転の信号が入力され、Ａ
    ＮＤ演算を行って出力する第４の演算素子をＮビット分
    有することを特徴とする請求項１乃至４のいずれかに記
    載の電子回路。
  6. 【請求項６】前記第１の遅延補償回路は、前記第１の論
    理回路と略同一の信号遅延をもたらす電気的に等価な回
    路構成を有し、 前記第２の遅延補償回路は、前記第２の論理回路と略同
    一の信号遅延をもたらす電気的に等価な回路構成を有す
    ることを特徴とする請求項１乃至５のいずれかに記載の
    電子回路。
  7. 【請求項７】前記第１の信号は、前記第１の論理回路の
    前記第１の論理演算と前記第２の論理回路の前記第２の
    論理演算とを同期させるためのタイミング信号であるこ
    とを特徴とする請求項１乃至６のいずれかに記載の電子
    回路。
  8. 【請求項８】複数本のビット線に複数のメモリセルが接
    続されたメモリセルアレイと、 各々の前記ビット線に設けられ、前記ビット線を選択す
    るカラム選択ゲートと、 前記カラム選択ゲートを選択的に駆動するカラム選択信
    号を生成するカラムデコーダと、 各々の前記カラム選択ゲート毎に設けられ、対応する前
    記カラム選択ゲートから出力されたデータが与えられ、
    増幅して出力するデータバッファと、 前記データバッファを選択的に駆動するデータバッファ
    駆動信号を生成するデータバッファ制御論理回路と、 第１の電源電圧が供給され、タイミング信号が入力さ
    れ、第１の所定時間遅延した第１の出力信号を前記デー
    タバッファ制御論理回路に出力する第１の遅延補償回路
    と、 第２の電源電圧が供給され、前記タイミング信号が入力
    され、第２の所定時間遅延した第２の出力信号を前記カ
    ラムデコーダに出力する第２の遅延補償回路と、 を備えることを特徴とする半導体記憶装置。
  9. 【請求項９】複数本のビット線に複数のメモリセルが接
    続されたメモリセルアレイと、 各々の前記ビット線に設けられ、前記ビット線を選択す
    るカラム選択ゲートと、 前記カラム選択ゲートを選択的に駆動するカラム選択信
    号を生成するカラムデコーダと、 各々の前記カラム選択ゲート毎に設けられ、対応する前
    記カラム選択ゲートから出力されたデータが与えられ、
    増幅して出力するデータバッファと、 前記データバッファを選択的に駆動するデータバッファ
    駆動信号を生成するデータバッファ制御論理回路と、 ハイレベルのとき第２の電圧を有するタイミング信号が
    入力され、この第２の電圧を第１の電圧に昇圧して前記
    タイミング信号を出力する第１のレベルシフタと、 前記第１の電圧を有する第１の電源電圧が供給され、前
    記第１のレベルシフタから出力された前記タイミング信
    号が与えられ、第１の所定時間遅延した第１の出力信号
    を出力する第１の遅延補償回路と、 前記第１の遅延補償回路から出力されたハイレベルのと
    き前記第１の電圧を有する前記第１の出力信号が与えら
    れ、この第１の電圧を前記第２の電圧に降圧して前記第
    １の出力信号を前記データバッファ制御論理回路に出力
    する第２のレベルシフタと、 前記第２の電源電圧が供給され、ハイレベルのとき前記
    第２の電圧を有する前記タイミング信号が入力され、第
    ２の所定時間遅延した第２の出力信号を出力する第２の
    遅延補償回路と、 前記第２の遅延補償回路から出力された前記第２の出力
    信号が与えられ、この第２の出力信号がハイレベルのと
    きの前記第２の電圧を前記第１の電圧に昇圧し、前記カ
    ラムデコーダに出力する第３のレベルシフタと、 を備えることを特徴とする半導体記憶装置。
  10. 【請求項１０】前記カラムデコーダは、カラムアドレス
    が入力され、前記タイミング信号に従ってデコードを行
    い前記カラム選択信号を生成する構成を有し、 前記第１の遅延補償回路は、前記カラムアドレスの替わ
    りに前記第１の電源電圧が入力され、前記タイミング信
    号に従ってデコードを行い前記データバッファ制御論理
    回路に出力する構成を有し、 前記データバッファ制御論理回路は、出力制御信号が入
    力され、保持して出力する第１のラッチ回路と、前記第
    １のラッチ回路から出力された前記出力制御信号と前記
    タイミング信号とが与えられ、ＡＮＤ演算を行って前記
    データバッファ駆動信号を出力する第１の演算素子とを
    有し、 前記第２の遅延補償回路は、前記出力制御信号の替わり
    に前記第２の電源電圧が入力され、保持して出力する第
    ２のラッチ回路と、前記第２のラッチ回路から出力され
    た前記第２の電源電圧と前記タイミング信号とが与えら
    れ、ＡＮＤ演算を行って前記カラムデコーダに出力する
    第２の演算素子とを有することを特徴とする請求項８又
    は９記載の半導体記憶装置。
  11. 【請求項１１】前記第１の遅延補償回路は、前記カラム
    デコーダと略同一の信号遅延をもたらす電気的に等価な
    回路構成を有し、 前記第２の遅延補償回路は、前記データバッファ制御論
    理回路と略同一の信号遅延をもたらす電気的に等価な回
    路構成を有することを特徴とする請求項８乃至１０のい
    ずれかに記載の半導体記憶装置。
  12. 【請求項１２】複数本のワード線とこのワード線に直交
    する複数のビット線との交点に複数のメモリセルが接続
    されたメモリセルアレイと、 前記ワード線を選択的に駆動するワード線選択信号を生
    成するローデコーダと、 各々の前記ビット線毎に設けられ、対応する前記ビット
    線から出力されたデータを検知して出力するセンスアン
    プと、 前記センスアンプを選択的に駆動するセンスアンプ駆動
    信号を生成するセンスアンプ制御回路と、 ハイレベルのとき第２の電圧を有するタイミング信号が
    入力され、この第２の電圧を第１の電圧に昇圧して前記
    タイミング信号を出力する第１のレベルシフタと、 前記第１の電圧を有する第１の電源電圧が供給され、前
    記第１のレベルシフタから出力された前記タイミング信
    号が与えられ、第１の所定時間遅延した第１の出力信号
    を出力する第１の遅延補償回路と、 前記第１の遅延補償回路から出力されたハイレベルのと
    き前記第１の電圧を有する前記第１の出力信号が与えら
    れ、この第１の電圧を前記第２の電圧に降圧して前記第
    １の出力信号を前記センスアンプ制御回路に出力する第
    ２のレベルシフタと、 前記第２の電源電圧が供給され、ハイレベルのとき前記
    第２の電圧を有する前記タイミング信号が入力され、第
    ２の所定時間遅延した第２の出力信号を出力する第２の
    遅延補償回路と、 前記第２の遅延補償回路から出力された前記第２の出力
    信号が与えられ、この第２の出力信号がハイレベルのと
    きの前記第２の電圧を前記第１の電圧に昇圧し、前記ロ
    ーデコーダに出力する第３のレベルシフタと、 を備えることを特徴とする半導体記憶装置。
  13. 【請求項１３】前記ローデコーダは、ローアドレスが入
    力され、前記タイミング信号に従ってデコードを行い前
    記ワード線選択信号を生成する構成を有し、 前記第１の遅延補償回路は、前記ローアドレスの替わり
    に所定の電圧が入力され、前記タイミング信号に従って
    デコードを行い前記第２のレベルシフタに出力する構成
    を有し、 前記センスアンプ駆動回路は、センスアンプ活性化信号
    が入力され、保持して出力する第１のラッチ回路と、前
    記第１のラッチ回路から出力された前記センスアンプ活
    性化信号と前記タイミング信号とが与えられ、ＡＮＤ演
    算を行って前記センスアンプ駆動信号を出力する第１の
    演算素子とを有し、 前記第２の遅延補償回路は、前記センスアンプ活性化信
    号の替わりに前記第２の電源電圧が入力され、保持して
    出力する第２のラッチ回路と、前記第２のラッチ回路か
    ら出力された前記第２の電源電圧と前記タイミング信号
    とが与えられ、ＡＮＤ演算を行って前記第３のレベルシ
    フタに出力する第２の演算素子とを有することを特徴と
    する請求項１２記載の半導体記憶装置。
  14. 【請求項１４】前記第１の遅延補償回路は、前記ローデ
    コーダと略同一の信号遅延をもたらす電気的に等価な回
    路構成を有し、 前記第２の遅延補償回路は、前記センスアンプ制御回路
    と略同一の信号遅延をもたらす電気的に等価な回路構成
    を有することを特徴とする請求項１２又は１３記載の半
    導体記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005008777A1 (ja) * 2003-07-22 2005-01-27 Nec Corporation 多電源半導体装置
JP2006352857A (ja) * 2005-06-14 2006-12-28 Samsung Electronics Co Ltd 同期化回路
JP2010177786A (ja) * 2009-01-27 2010-08-12 Fujitsu Semiconductor Ltd 半導体集積回路
US8422326B2 (en) 2010-11-25 2013-04-16 Elpida Memory, Inc. Semiconductor device having sense amplifier
JP2014524613A (ja) * 2011-08-12 2014-09-22 クアルコム，インコーポレイテッド 電圧ドメインクロッシングのためのデータ記憶

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW561491B (en) * 2001-06-29 2003-11-11 Toshiba Corp Semiconductor memory device
EP1630815B1 (en) * 2004-08-24 2011-10-05 Infineon Technologies AG Memory circuit with supply voltage flexibility and supply voltage adapted performance
US7355905B2 (en) 2005-07-01 2008-04-08 P.A. Semi, Inc. Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
KR100689711B1 (ko) * 2005-08-12 2007-03-08 삼성전자주식회사 온도 센싱 회로 및 그에 따른 온도 센싱 방법
US7901145B2 (en) * 2008-03-14 2011-03-08 Finisar Corporation Mini optical subassembly
KR100915832B1 (ko) * 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리드 동작 제어 회로
US8634245B2 (en) 2008-08-08 2014-01-21 Hynix Semiconductor Inc. Control circuit of read operation for semiconductor memory apparatus
US7876631B2 (en) * 2008-12-17 2011-01-25 Qualcomm Incorporated Self-tuning of signal path delay in circuit employing multiple voltage domains
US9019782B2 (en) * 2011-11-30 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Dual rail memory architecture
US9331699B2 (en) 2014-01-08 2016-05-03 Micron Technology, Inc. Level shifters, memory systems, and level shifting methods
JP6754579B2 (ja) * 2015-02-09 2020-09-16 株式会社半導体エネルギー研究所 半導体装置、記憶装置、電子機器
JP6469554B2 (ja) * 2015-09-11 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置
US9666253B2 (en) * 2015-09-18 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Dual rail memory, memory macro and associated hybrid power supply method
US10163470B2 (en) * 2015-09-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Dual rail memory, memory macro and associated hybrid power supply method
KR20180119071A (ko) * 2017-04-24 2018-11-01 에스케이하이닉스 주식회사 전자장치
US10522205B1 (en) * 2018-06-20 2019-12-31 Micron Technology, Inc. Apparatuses and method for reducing row address to column address delay
CN112859991B (zh) * 2021-04-23 2021-07-30 深圳市拓尔微电子有限责任公司 电压处理电路和控制电压处理电路的方法
CN115603713B (zh) * 2022-12-01 2023-04-04 深圳市恒运昌真空技术有限公司 一种脉冲信号处理方法、装置及匹配电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2996328B2 (ja) 1992-12-17 1999-12-27 三菱電機株式会社 半導体集積回路、およびそれを用いた半導体集積回路組合回路
JPH1186544A (ja) * 1997-09-04 1999-03-30 Mitsubishi Electric Corp 半導体集積回路装置
KR100406565B1 (ko) * 1998-12-30 2004-03-24 주식회사 하이닉스반도체 데이타전송장치
US6134182A (en) * 1999-10-19 2000-10-17 International Business Machines Corporation Cycle independent data to echo clock tracking circuit
WO2001056159A1 (fr) * 2000-01-27 2001-08-02 Hitachi, Ltd. Dispositif a semiconducteur
KR100374637B1 (ko) * 2000-10-24 2003-03-04 삼성전자주식회사 Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치
US6519188B2 (en) * 2000-12-18 2003-02-11 Hynix Semiconductor Inc. Circuit and method for controlling buffers in semiconductor memory device
KR100784028B1 (ko) * 2001-08-13 2007-12-10 주식회사 하이닉스반도체 지연 동기 루프

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005008777A1 (ja) * 2003-07-22 2005-01-27 Nec Corporation 多電源半導体装置
US8125261B2 (en) 2003-07-22 2012-02-28 Nec Corporation Multi-power source semiconductor device
JP2006352857A (ja) * 2005-06-14 2006-12-28 Samsung Electronics Co Ltd 同期化回路
JP2010177786A (ja) * 2009-01-27 2010-08-12 Fujitsu Semiconductor Ltd 半導体集積回路
US8422326B2 (en) 2010-11-25 2013-04-16 Elpida Memory, Inc. Semiconductor device having sense amplifier
JP2014524613A (ja) * 2011-08-12 2014-09-22 クアルコム，インコーポレイテッド 電圧ドメインクロッシングのためのデータ記憶

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