CN1228848C - 电子电路以及半导体存储装置 - Google Patents

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Abstract

本发明提供一种电子电路，包含：第1延迟补偿电路，被提供第1电源电压，被输入第1输入信号，输出延迟了第1规定时间的第1输出信号；第2延迟补偿电路，被提供第2电源电压，被输入第1输入信号，输出延迟了第2规定时间的第2输出信号；第1逻辑电路，被提供第1电源电压，给予从上述第2延迟补偿电路输出的上述第2输出信号，进行第1逻辑运算输出第1逻辑结果；第2逻辑电路，被提供第2电源电压，给予从上述第1延迟补偿电路输出的上述第1输出信号，进行第2逻辑运算输出第2逻辑运算结果。

Description

路以及半导体存储装置
技术领域
本发明涉及电子电路以及半导体存储装置。
背景技术
近年来，半导体电路的高集成化进步，谋求半导体装置的高功能化、小面积化、高速化、低功耗化等的高性能化。这种进步，得宜于MOS晶体管的微细化。
可是，为了使MOS晶体管微细化，需要电源的低电压化。这是因为可以使MOS晶体管的栅极氧化膜薄膜化，可以抑制MOS晶体管的短沟道效应的缘故。但是，在该低压用MOS晶体管中，存在不能与高电压的电源和信号线连接的问题。
此外，在芯片内部存在使电源电压下降的不适当的电路。例如，掌管和芯片外部的信号线输入输出的I/O单元，和在模拟电路、DRAM等的半导体存储装置中存储单元的选择门电路等相当的这种电路。
因而，采用对1个芯片提供多种电源电压这种方法。此外最近，一般是把高电压用和低电压用的多种晶体管形成在同一芯片上，使各个晶体管最佳化，目的是提高特性。
在此，高电压用晶体管，与低电压用晶体管相比微细化困难，在面积、高速性、消耗电力上有不利的方面。在I/O单元和模拟电路等中，一律提供高电源电压，进而通过使用高电压用晶体管，可以减轻设计工作，但在面积和高速性、消耗电力等中，必须容许包容这些不利方面。为了提高这种电路的高性能化，需要只对所需要的部分提供高电源电压使用高电压用晶体管，向控制电路和高速信号路径提供低电源电压使用低电压用晶体管这种极其细致的设计。
此时产生的问题之一是，使在高电压电路和低电压电路之间与动作速度等有关的电路特性相互一致。
在使用多电源电压的情况下，作为与本发明有关的方法，有从由外部提供的一个电源电压，根据需要在内部生成另一电源电压的方法。这主要是在半导体存储装置中使用的技术。该方法的优点是，可以控制使在内部生成的电源电压依赖于来自外部的电源电压，可以抑制由于多个电源电压独立变动产生的电路特性的不匹配。但是，在该方法中，存在内部电源电路的面积大，阻碍高集成化的不利一面。进而，在该方法中，即使电源电压的独立变化可以抑制，也不能对应多种晶体管特性因工艺变动等引起各自独立变动产生的电路特性的不匹配。
在和上述本发明相关的方法中，不能在不妨碍高速化的前提下消除在从外部提供多个电源电压分别动作的电路中产生的不匹配，或者多个晶体管特性独立变化产生的不匹配。
发明内容
根据本发明提供的电子电路，它包含：第1延迟补偿电路，被提供第1电源电压，被输入第1输入信号，输出延迟了第1规定时间的第1输出信号；第2延迟补偿电路，被提供第2电源电压，被输入第1输入信号，输出延迟了第2规定时间的第2输出信号；第1逻辑电路，被提供上述第1电源电压，给予从上述第2延迟补偿电路输出的上述第2输出信号，进行第1逻辑运算输出第1运算结果；第2逻辑电路，被提供上述第2电源电压，给予从上述第1延迟补偿电路输出的上述第1输出信号，进行第2逻辑运算输出第2逻辑运算结果。
更好是，上述第1延迟补偿电路包含具有第1延迟特性的晶体管，上述第2延迟补偿电路包含具有第2延迟特性的晶体管。
更好是，上述第1电源电压比上述第2电源电压高，上述第1输入信号，在高电平时是和上述第2电源电压相同的电平，上述电子电路还包含：第1升压电路，被给予上述第1输入信号，把高电平时的上述第2电源电压升压为上述第1电源电压后给予上述第1延迟补偿电路；第2升压电路，被给予从上述第2延迟补偿电路输出的、在高电平时作为和上述第2电源电压相同电平的上述第2输出信号，把高电平时的上述第2电源电压升压为上述第1电源电压后给予上述第1逻辑电路。
更好是，第1电平移位器，被输入在高电平时具有第2电压的第1输入信号，并把该第2电压升压为第1电压后输出上述第1输入信号；第2电平移位器，给予在从上述第1延迟补偿电路输出的是高电平时具有上述第1电压的上述第1输出信号，并把该第1电压降压为上述第2电压后输出上述第1输出信号；和第3电平移位器，给予从上述第2延迟补偿电路输出的上述第2输出信号，并把该第2输出信号是高电平时的上述第2电压升压为上述第1电压；上述第1延迟补偿电路，被提供具有上述第1电压的第1电源电压，给予从上述第1电平移位器输出的上述第1输入信号，输出延迟了第1规定时间的第1输出信号；上述第2延迟补偿电路，被提供上述第2电源电压，在高电平时被输入具有上述第2电压的上述第1输入信号，输出延迟了第2规定时间的第2输出信号；上述第1逻辑电路，被提供上述第1电源电压，给予从上述第3电平移位器输出的上述第2输出信号，进行第1逻辑动作后输出第1运算结果；上述第2逻辑电路，被提供具有上述第2电压的第2电源电压，给予从上述第2电平移位器输出的上述第1输出信号，进行第2逻辑动作后输出第2运算结果。
更好是，上述第1延迟补偿电路被输入N位地址，并对应于N位具有输入其中的1位地址，进行AND运算而输出的第1运算元件，其中N为1以上的整数，上述第2延迟补偿电路被输入N位地址，并对应于N位具有输入其中的1位地址，进行AND运算而输出的第2运算元件，其中N为1以上的整数，多个第2运算元件，每个第2运算元件被输入该地址中的1位地址和上述第2电源电压后进行AND运算并加以输出，其中N为不小于1的整数，上述第1逻辑电路对应于N位具有多个第3运算元件，每个第3运算元件被输入从上述第2延迟补偿电路输出的N位信号中的2个反转或非反转的信号后进行AND运算并加以输出，上述第2逻辑电路对应于N位具有多个第4运算单元，每个第4运算元件被输入从上述第1延迟补偿电路输出的N位信号中的2个反转或非反转的信号后进行AND运算并加以输出。
更好是，上述第1延迟补偿电路，具备具有和上述第1逻辑电路相同的信号延迟的电气等效电路构成，上述第2延迟补偿电路，具备具有和上述第2逻辑电路相同的信号延迟的电气等效电路构成。
更好是，上述第1输入信号，是用于使上述第1逻辑电路的上述第1逻辑运算和上述第2逻辑电路的上述第2逻辑运算同步的定时信号。
另外，根据本发明的半导体存储装置，包含：存储器单元阵列，在多条位线上连接多个存储器单元；列选择门电路，被设置在各个上述位线上，选择上述位线；列译码器，生成选择驱动上述列选择门电路的列选择信号；数据缓冲器，被设置在各个上述列选择门电路上，给予从对应的上述列选择门电路输出的数据，放大并输出；数据缓冲器控制逻辑电路，生成选择驱动上述数据缓冲器的数据缓冲器驱动信号；第1延迟补偿电路，被提供第1电源电压，被输入定时信号，把延迟了第1规定时间的第1输出信号输出到上述数据缓冲器控制逻辑电路；第2延迟补偿电路，被提供第2电源电压，被输入上述定时信号，把延迟了第2规定时间的第2输出信号输出到上述列译码器。
另外，根据本发明的半导体存储装置，包含：存储器单元阵列，在多条字线和与该字线正交的多条位线的交点上连接有多个存储器单元；行译码器，生成选择驱动上述字线的字线选择信号；读出放大器，被设置在各个上述位线的每条上，检测并输出从对应的上述位线输出的数据；和读出放大器控制电路，生成选择驱动上述读出放大器的读出放大器驱动信号；还包括：第1电平移位器，被输入在高电平时具有第2电压的定时信号，把该第2电压升压为第1电压后输出上述定时信号；第1延迟补偿电路，被提供具有上述第1电压的第1电源电压，给予从上述第1电平移位器输出的上述定时信号，并输出延迟了第1规定时间的第1输出信号；第2电平移位器，被给予在从上述第1延迟补偿电路输出的高电平时具有上述第1电压的上述第1输出信号，把该第1电压降压为上述第2电压，把上述第1输出信号输出到上述读出放大器控制电路；第2延迟补偿电路，被提供上述第2电源电压，被输入在高电平时具有上述第2电压的上述定时信号，输出延迟了第2规定时间的第2输出信号；第3电平移位器，被给予从上述第2延迟补偿电路输出的上述第2输出信号，把在该第2输出信号是高电平时的上述第2电压升压为上述第1电压，输出到上述行译码器。
根据本发明的一方面提供一种电子电路，具备：第1延迟补偿电路，被提供第1电源电压，被输入第1输入信号，输出延迟第1规定时间的第1输出信号；第2延迟补偿电路，被提供第2电源电压，被输入第1输入信号，输出延迟第2规定时间的第2输出信号；第1逻辑电路，被提供第1电源电压，给予从上述第2延迟补偿电路输出的上述第2输出信号，进行第1逻辑运算输出第1逻辑运算结果；第2逻辑电路，被提供第2电源电压，给予从上述第1延迟补偿电路输出的上述第1输出信号，进行第2逻辑运算输出第2逻辑运算结果。
根据本发明的另一方面，其特征在于具备：第1延迟补偿电路，包含被提供第1电源电压，具有第1特性的晶体管，被输入第1输入信号，输出延迟第1规定时间的第1输出信号；第2延迟补偿电路，包含被提供第2电源电压，具有第2特性的晶体管，输入第1输入信号，输出延迟第2规定时间的第2输出信号；第1逻辑电路，被提供上述第1电源电压，给予从上述第2延迟补偿电路输出的上述第2输出信号，进行第1逻辑运算输出第1运算结果；第2逻辑电路，被提供上述第2电源电压，给予从上述第1延迟补偿电路输出的上述第1输出信号，进行第2逻辑运算输出第2运算结果。
根据本发明的另一方面，提供一种电子电路，包含：第1电平移位器，在高电平使被输入具有第2电压的第1输入信号，使该第2电压上升到第1电压输出上述第1输入信号；第1延迟补偿电路，被提供具有上述第1电压的第1电源电压，给予从上述第1电平移位器输出的上述第1输入信号，输出延迟第1规定时间的第1输出信号；第2电平移位器，在从上述第1延迟补偿电路输出高电平时给予具有上述第1电压的上述第1输出信号，把该第1电压降低为上述第2电压输出上述第1输出信号；第2延迟补偿电路，被提供上述第2电源电压，在高电平时输入具有上述第2电压的上述第1输入信号，输出延迟第2规定时间的第2输出信号；第3电平移位器，被给予从上述第2延迟补偿电路输出的上述第2输出信号，把该第2输出信号是高电平时的上述第2电压升高为上述第1电压；第1逻辑电路，被提供上述第1电源电压，给予从上述第3电平移位器输出的上述第2输出信号，进行第1逻辑动作输出第1计算结果；第2逻辑电路，被提供具有上述第2电压的第2电源电压，给予从上述第2电平移位器输出的上述第1输出信号，进行第2逻辑动作输出第2运算结果。
根据本发明的另一方面，提供一种半导体存储装置，包含：存储单元阵列，在多条位线上连接多个存储单元；列选择门电路，被设置在各条上述位线上，选择上述位线；列译码器，生成有选择地驱动上述列选择门电路的列选择信号；数据缓冲器，被设置在各上述列选择门电路的每个上，给予从对应的上述列选择门电路输出的数据，并放大输出；数据缓冲器控制逻辑电路，生成有选择地驱动上述数据缓冲器的数据缓冲器驱动信号；第1延迟补偿电路，被提供第1电源电压，被输入定时信号，把延迟第1规定时间的第1输出信号输出到上述数据缓冲器控制逻辑电路；第2延迟补偿电路，被提供第2电源电压，被输入定时信号，把延迟第2规定时间的第2输出信号输出到上述列译码器。
根据本发明的另一方面，提供一种半导体存储装置，包含：存储单元阵列，在多条位线上连接多个存储单元；列选择门电路，被设置在各条上述位线上，选择上述位线；列译码器，生成有选择地驱动上述列选择门电路的列选择信号；数据缓冲器，被设置在各上述列选择门电路的每个上，给予从对应的上述列选择门电路输出的数据，并放大输出；数据缓冲器控制逻辑电路，生成有选择地驱动上述数据缓冲器的数据缓冲器驱动信号；第1电平移位器，在高电平时被输入具有第2电压的定时信号，把该第2电压升压为第1电压输出上述定时信号；第1延迟补偿电路，被提供具有上述第1电压的第1电源电压，给予从上述第1电平移位器输出的上述定时信号，输出延迟第1规定时间的第1输出信号；第2电平移位器，在从上述第1延迟补偿电路输出的是高电平时，给予具有上述第1电压的上述第1输出信号，把该第1电压降压到上述第2电压，把上述第1输出信号输出到上述数据缓冲器控制逻辑电路；第2延迟补偿电路，被提供上述第2电源电压，在高电平时输入具有上述第2电压的上述定时信号，输出延迟第2规定时间的第2输出信号；第3电平移位器，被给予从上述第2延迟补偿电路输出的上述第2输出信号，把在该第2输出信号是高电平时的上述第2电压升压位上述第1电压，输出到上述列译码。
根据本发明的另一方面，提供一种半导体存储装置，具备：存储器阵列，在多条字线和与该字线正交的多条位线的交点上连接多个存储器单元；行译码器，生成选择驱动上述字线的字线选择信号；读出放大器，被设置在少数位线的每一条上，检测从对应的上述位线输出的数据并输出；读出放大器控制电路，生成选择驱动上述读出放大器的读出放大器驱动信号；第1电平移位器，在高电平时被输入具有第2电压的定时信号，把该第2电压升压为第1电压并输出上述定时信号；第1延迟补偿电路，被提供具有上述第1电压的第1电源电压，给予从上述第1电平移位器输出的上述定时信号，输出延迟第1规定时间的第1输出信号；第2电平移位器，在从上述第1延迟补偿电路输出的是高电平时给予具有上述第1电压的上述第1输出信号，把该第1电压降压为上述第2电压，把上述第1输出信号输出到上述读出放大器控制电路；第2延迟补偿电路，被提供上述第2电源电压，在高电平时输入具有上述第2电压的上述定时信号，输出延迟第2规定时间的第2输出信号；第3电平移位器，被给予从上述第2延迟补偿电路输出的上述第2输出信号，把在该第2输出信号是高电平时的上述第2电压升压为上述第1电压，输出到上述行译码。
附图说明
图1是展示本发明的实施方式1的电子电路的构成的方框图。
图2是展示本发明的实施方式2的电子电路的构成的方框图。
图3是展示本发明的实施方式3的电子电路的构成的方框图。
图4A、4B、4C、4D，是展示在和本发明有关的半导体存储装置中的由二个信号的延迟产生的相位偏移的说明图。
图5A、5B以及5C，是展示上述第2或者第3实施方式的半导体存储装置中的信号延迟特性的说明图。
图6是展示本发明的实施方式4的半导体存储装置的构成的电路图。
图7A、7B、7C、7D、7E、7F，是展示在半导体存储装置中的理想状态下的信号波形变化的时序图。
图8A、8B、8C、8E以及8F，展示和本发明有关的半导体存储装置中的信号波形变化的时序图。
图9A、9B、9C、9D、9E以及9F，是展示上述实施方式4的半导体装置中的信号波形变化的时序图。
图10是展示本发明的实施方式5的半导体存储装置的构成的电路图。
图11是展示本发明的实施方式6的半导体存储装置的构成的电路图。
图12A、12B、12C，是展示实施方式6的半导体存储装置中的信号波形变化的时序图。
图13是展示用低电压用晶体管构成的CMOS-DRAM单元阵列构成的电路图。
图14是展示本发明的实施方式7的半导体存储装置的构成的电路图。
图15A、15B以及15C，是展示实施方式7的半导体存储装置中的信号波形变化的时序图。
具体实施方式
以下，参照附图说明本发明的实施方式。
(1)实施方式1
用图1说明本发明的实施方式1的电子电路。
本实施方式具有被分别提供不同的电源电压VCC，VDD(假设VCC＞VDD)进行动作的逻辑电路LC1、LC2、LC3。
逻辑电路LC1，被提供电源电压VCC，并被给予输入信号INPUT进行逻辑运算，作为其结果输出信号OUT1。逻辑电路LC2，被提供电源电压VDD，并给予同样的输入信号INPUT进行逻辑运算输出信号OUT2。在此，输入信号INPUT，是用于使逻辑电路LC1、LC2各自的逻辑运算同步的信号，例如与时钟等的定时信号相当。逻辑电路LC3，在高电平时被给予和电源电压VCC相同电平的信号OUT1，和在高电平时被给予和电源电压VDD相同电平的信号OUT2，进行逻辑运算。
在逻辑电路LC1中的电路动作中产生的延迟时间，依赖于电源电压VCC的电压变动，还依赖于构成该电路LC1的与伴随晶体管具有的固有的特性和各特性的变动等的输入输出之间的延迟时间要素的特性(以下简称特性)。此外由于逻辑电路LC2中的电路动作产生的延迟时间，依赖于电源电压VDD的电压变动，还依赖于构成该电路LC2的晶体管的特性。
因而，在本实施方式中，设置具有和逻辑电路LC1具有大致相同的信号延迟的电气等效的电路构成的延迟补偿电路DC1，和具有和逻辑电路LC2具有大致相同的信号延迟的电气等效的电路构成的延迟补偿电路DC2。
延迟补偿电路DC1，被提供电源电压VCC，在被给予输入信号INPUT并只延迟第1延迟时间后，输出到逻辑电路LC2。延迟补偿电路DC2，被提供电源电压VDD，在被给予输入信号INPUT并只延迟第2延迟时间后，输出到逻辑电路LC1。
在此，延迟补偿电路DC1，由被提供和逻辑电路LC1同样的电源电压VCC进行动作，并且由具有和构成逻辑电路LC1的晶体管同样特性的晶体管构成。延迟补偿电路DC2，由被提供和逻辑电路LC2同样的电源电压VDD进行动作，并且由具有和构成逻辑电路LC2的晶体管同样特性的晶体管构成。
通过这样构成，来自逻辑电路LC1的输出信号OUT1，和来自逻辑电路LC2的输出信号OUT2，都具有依赖于电源电压VCC以及VDD的延迟特性。即，即使在电源电压VCC、VDD相互独立变动的情况下，输出信号OUT1、OUT2都只延迟同一时间。
此外，信号OUT1、OUT2的延迟都依赖于构成逻辑电路LC1以及LC2的各自晶体管的特性。由此，即使由于制造工艺等的变动逻辑电路LC1、LC2的某一晶体管的特性独立变动的情况下，输出信号OUT1、OUT2也只延迟同一时间。
其结果，抵消相互独立变动的电源电压VCC、VDD的影响，此外相互独立地因制造工艺等变动得到的逻辑电路LC1、LC2的晶体管特性的影响波及输出信号OUT1、OUT2的现象，防止通过给予信号OUT1、OUT2的输出而动作的后段的逻辑电路LC3产生误动作，可以实现电路动作的稳定化以及高速化。
如上所述，如果采用本实施方式，则向分别提供2种电源电压VCC、VDD动作的逻辑电路LC1、LC2的输入方，分别提供电源电压VCC、VDD，此外插入分别包含具有和构成逻辑电路LC2、LC1的晶体管具有同样特性的晶体管的延迟补偿电路DC2、DC1。由此，因为抵消相互独立变动得到的电源电压VCC、VDD的变动、晶体管特性的变动的影响，来自逻辑电路LC1、LC2的输出都受电源电压VCC、VDD的影响，或者都受逻辑电路LC1、LC2的晶体管特性的影响而延迟，所以可以防止分别被连接在后段上的电路的误动作，可以谋求动作的稳定化并且高速化。
(2)实施方式2
用图2说明本发明的实施方式2的半导体存储装置。
本实施方式，相当于把上述实施方式1适用于DRAM(动态随机存取存储器)的方式。在此，在上述实施方式1中的逻辑电路LC1与列译码器CD对应，被提供电源电压VCC，并被给予时钟CLKCp生成输出列选择信号CSL。逻辑电路LC2与作为数据线驱动控制逻辑电路的DQ控制逻辑电路DQCL对应，被提供电源电压VDD(VCC＞VDD)，并给予时钟CLKCp生成输出数据缓冲器驱动信号QSE。逻辑电路LC3，与包含列选择门电路、数据缓冲器的电路对应。此外，列译码器CD、DQ控制逻辑电路DQCL，构成各自的晶体管特性不同，假设可以用制造工艺等独立变动。
列译码器CD输出的列选择信号CSL，是用于在规定时间，选择与未图示的存储器单元的输出方连接的位线与数据线连接的脉冲状的信号，高电平时的电压和电源电压VCC是同样电平。
而后，在列选择译码器CD的输入一侧，串联插入延迟补偿电路DC2、CSL脉冲发生器CSLPG、VDD/VCC电平移位器LS3。
另一方面，DQ控制逻辑电路DQCL输出的数据缓冲器驱动信号QSE，是用于在规定时间、选择驱动被设置在数据线上的数据缓冲器的脉冲状的信号，高电平时的电压是和电源电压VDD相同的电平。
在DQ控制逻辑电路DQCL的输入方，串联插入VDD/VCC电平移位器LS1、延迟补偿电路DC1、VCC/VDD电平移位器LS2、作为数据线驱动脉冲发生器的DQ脉冲发生器DQPG。
在VDD/VCC电平移位器LS1中输入时钟CLKCp，而该时钟CLKCp在高电平时具有和电源电压VDD相同的电平。因而，用VDD/VCC电平移位器LS1移位高电平时的电压，使得变为和电源电压VCC同样的电平。
延迟补偿电路DC1的构成是，被提供电源电压VCC，具备具有和列译码器CD大致相同的延迟特性的电气等效电路，此外包含具有和列译码器CD同等特性的晶体管。因而，从延迟补偿电路DC1输出的时钟CLKCp，受电源电压VCC变动的影响，或者和构成列译码器CD的晶体管同样的制造工艺等的变动影响而延迟。
VCC/VDD电平移位器LS2，把从延迟补偿电路DC1输出的在时钟CLKCp中的高电平时的电压，从电源电压VCC电平移位到电源电压VDD电平。
DQ脉冲发生器DQPG被提供电源电压VDD，检测到从电平移位器LS2输出的在时钟CLKCp中的上升边后变为高电平，在经过比时钟CLKCp的脉冲宽度短的规定时间后，输出恢复到低电平的信号。由于使用该信号，在DQ控制逻辑电路DQCL中，不受时钟CLKCp的脉冲宽度变动的影响，可以正确地实现与上升边同步的动作。
来自该DQ脉冲发生器DQPG的输出被给予DQ控制逻辑电路DQCL，输出数据缓冲器驱动信号QSE。
另一方面，延迟补偿电路DC2的构成是，被给予时钟CLKCp，并被提供电源电压VDD动作，具备具有和DQ控制逻辑电路DQCL大致相同的延迟特性的等效电路构成，还包含具有和DQ控制逻辑电路DQCL相同特性的晶体管。因而，从延迟补偿电路DC2输出的时钟CLKCp，受到电源电压VDD变动的影响，或者受到和构成DQ控制逻辑电路DQCL的晶体管同样的制造工艺等变动的影响而延迟。
CSL脉冲发生器CSLPG，被提供电源电压VDD，在检测到从延迟补偿电路DC2输出的在时钟CLKCp中的上升边后变为高电平，在经过比时钟CLKCp的脉冲宽度短的规定时间后输出恢复低电平的信号。由于使用该信号，在列译码器CD中，不受时钟CLKCp的脉冲宽度变动的影响，可以正确地实现与上升边同步的动作。
VDD/VCC电平移位器LS3，把从CSL脉冲发生器CSLPG输出的在脉冲中的高电平，从电源电压VDD移位到电源电压VCC。
列译码器CD，被给予从电平移位器LS3输出的信号，生成并输出行选择信号CSL。
如果采用本实施方式，则排除由于从外部输入的多个电源电压独立变动产生的多个逻辑电路间延迟的不匹配，还有在使用具有多个特性的晶体管构成的逻辑电路间，各个晶体管特性因工艺变动等独立变动产生的延迟的不匹配，可以使电路动作稳定化，进而可以使电子电路高速动作。
(3)实施方式3
本发明的实施方式3，如图3所示，相当于在上述实施方式2中的列译码器CD以及DQ控制逻辑电路DQCL的输出方连接具体电路的情况。
把多条字线WL0～WL3和位线BL0～BL3配置成正交，在其交点上设置配置有存储器单元MC的存储器单元阵列MCA。
字线WL0～WL3，用通过输入行地址RA译码的行译码器RD选择其一。
在位线BL0～BL3中分别设置列选择门电路CSG0～CSG3的输入方，列选择门电路CSG0以及CSG1的输出方与数据线DQL0连接，列选择门电路CSG2以及CSG3的输出侧与数据线DQL1连接。
在数据线DQL0上，插入写入用的数据缓冲器DB0、读出用的数据缓冲器DB1并与输入输出线I/O0连接，在数据线DQL1上设置写入用的数据缓冲器DB2、读出用的数据缓冲器DB3并与输入输出线I/O1连接。
列选择门电路CSG0～CSG3，由被输入列地址CA的列译码器CD输出的列选择信号CSL选择驱动。
此外，输出缓冲器DB0～DB3，由DQ控制逻辑电路DQCL输出的数据缓冲器驱动信号QSE选择驱动。
例如，在因行译码器RD使字线WL0上升，用列译码器CD选择位线BL0，数据缓冲器DB0被激活的情况下，在与字线WL0和位线BL0的交点连接的存储器单元MC上，给予并写入从外部经由输入输出线I/O0输入的数据。在选择数据缓冲器DB1的情况下，从该存储器单元MC读出的数据被从输入输出线I/O输出到外部。
如果采用本实施方式，因为，从被提供电源电压VCC进行动作的列译码器CD输出的列选择信号CSL，和从被提供电源电压VDD进行动作的DQ控制逻辑电路DQCL输出的数据缓冲器驱动信号QSE，都受电源电压VCC以及VDD的电源变动的影响，此外都同等地受到构成列译码器CD的晶体管的特性以及构成DQ控制逻辑电路DQCL的晶体管特性的制造工艺等的变动的影响，所以，在这些变动产生时，大致以同一时间延迟。因此，使列选择门电路CSG0～CSG3以及数据缓冲器DB0～DB3的动作定时同步，可以防止误动作。
有关用这样的实施方式2、3得到的作用、效果，和与上述本发明有关的半导体存储装置比较说明。
首先，对于在和本发明有关的半导体存储装置中的二个输出信号CSL、QSE，受电源电压VCC、VDD的变动，或者受构成列译码器CD的晶体管、构成DQ控制逻辑电路DQCL的晶体管的特性变动的影响独立地延迟的情况，用表示其各自相位的图4说明。
原本，如图4A的虚线各自所示，列选择信号CSL和数据缓冲器驱动信号QSE，各自的电平和电源电压VCC、VDD不同，而作为相位大致相同。由此，数据读出以及写入可以不受妨碍地进行。
但是，列选择信号CSL依赖于电源电压VCC相位变化，电压如果升高则相位超前，如果降低则相位滞后。同样，数据缓冲器驱动信号QSE，依赖于电源电压VDD相位变化，如果电压升高则相位超前，如果降低则相位滞后。
图4B分别用点划线表示电源电压VCC变动高，电源电压VDD变动低的情况下的信号CSL、QSE的相位的变化。列选择信号CSL向图中箭头A1的方向(超前)相位偏移，数据缓冲器驱动信号QSE向图中箭头B1的方向(滞后方向)相位偏移。由此，如图所示根据情况二个信号CSL、QSE重复的期间不存在，引起写入或者读出动作中的故障。
相反，图4C分别用点划线表示电源电压VCC变动低，电源电压VDD变动高的情况下的信号CSL、QSE的相位的变化。列选择信号CSL向图中箭头A2的方向(超前)相位偏移，数据缓冲器驱动信号QSE向图中箭头B2的方向(滞后方向)相位偏移。这种情况下，也是根据情况二个信号CSL、QSE重复的期间不存在，引起写入或者读出动作中的故障。
即使在产生这种相位偏移的情况下，如果要确保二个信号CSL、QSE重复的期间，则在和本发明相关的装置中，如图4D中箭头所示需要扩大各个脉冲宽度。这就妨碍DRAM的高速动作。
与此相反，图5展示在上述实施方式2、实施方式3中的二个信号CSL、QSE的相位变化。图5A展示信号CSL、QSE的原本的相位以及电压。
图5B展示从该状态到电源电压VCC下降的情况。列选择信号CSL，如箭头A11所示电压降低，并且相位滞后偏移。数据缓冲器驱动信号QSE，电压和VDD的电平相同没有变化，而如箭头B11所示相位和信号CSL同样滞后延迟。这是因为信号QSE依赖于电源电压VCC以及VDD的双方，并且特性相同的缘故。反之当电源电压VCC变动高的情况下，列选择信号CSL在电压升高的同时相位超前偏移。数据缓冲器驱动信号QSE，在电压和VDD的电平相同而相位同样超前偏移。由此，任何情况都可以确保二个信号CSL和QSE间重复的期间，可以没有故障地进行读出以及写入动作。
当电源电压VDD下降的情况下，如图5C所示。数据缓冲器驱动信号QSE，如箭头B12所示电压降低，并且相位滞后延迟。列选择信号CSL，维持和VCC同样的电平，而如箭头A12所示相位和信号QSE同样滞后延迟。反之当电源电压VCC变动高的情况下，数据缓冲器驱动信号QSE其电压升高并且相位超前延迟。列选择信号CSL，其电压和VCC是同样的电平而相位同样超前偏移。由此，确保二个信号CSL和QSE之间重复的期间，没有故障的动作。
如上所述，如果采用上述实施方式，则在从外部提供多个电源电压的电子电路或者半导体存储装置中，排除由于其电源电压独立变动产生的内部电路的延迟的不匹配，使电路动作稳定化，进而可以实现电子电路的高速动作。这是因为依赖双方的电源电压，并且使用同样特性的晶体管的缘故。此外，在由具有多个特性的晶体管构成的电子线路或者半导体存储装置中，排除各个晶体管特性由于工序变动等独立变动产生的内部电路的延迟的不匹配，使电路动作稳定化，可以高速动作。
(4)实施方式4
图6展示本发明的实施方式4的半导体存储装置的构成。
本实施方式，相当于把逻辑电路以及延迟补偿电路的构成更具体化的方式。
逻辑电路LC11、逻辑电路LC12分别是二进制译码电路，输出信号1a、1b。输入该信号的逻辑电路LC13具备作为AND电路的构成。而且，这些逻辑电路LC1I～LC13构成相对全部4位地址A<0>～A<3>的二进制译码器。
向逻辑电路LC11的输入侧提供电源电压VDD，插入被输入1位地址A<0>以及1位地址A<1>的延迟补偿电路DC12，向逻辑电路LC12的输入方提供电源电压VCC，插入有被输入1位地址A<2>以及1位地址A<3>的延迟补偿电路DC11。延迟补偿电路DC11具有与逻辑电路LC11同样的由被给予电源电压VCC而进行动作的晶体管构成的被输入1位地址A<3>的运算元件的逻辑门电路(AND电路AN11，反向器IN11)和另一组被输入1位地址A<2>的运算元件的逻辑门电路，延迟补偿电路DC12具有与逻辑电路LC12同样的由被给予电源电压VDD而进行动作的晶体管构成的被输入1位地址A<1>的运算元件的逻辑门电路(AND电路AN12，反向器IN12)和另一组被输入1位地址A<0>的运算元件的逻辑门电路。
而后，延迟补偿电路DC11具有产生和逻辑电路LC11大致相同的延迟时间的电气等效构成，延迟补偿电路DC12具有产生和逻辑电路LC12大致相同的延迟时间的电气等效构成。延迟补偿电路DC11和逻辑电路LC11、延迟补偿电路DC12和逻辑电路LC12，各自在逻辑上不同。但是，各自的延迟特性相等。
说明本实施方式中的动作。在本实施方式中，每2位的地址A<0>～A<1>经由延迟补偿电路DC12输入到逻辑电路LC11，地址A<2>～A<3>经由延迟补偿电路DC11输入到逻辑电路LC12，在逻辑电路LC13，进行逻辑运算，输出16位的信号：字线单位WL地址A<0>～A<15>。由此，如果输入具有组合某些值的地址A<0>～A<3>，则通过选择某一字线电位WL变为逻辑值“1”，另一字线电位WL变为逻辑值“0”。
图7A展示本实施方式中的地址A<0:3>的波形变化，图7B展示信号1a：A<0>和A<1>的波形变化，图7C展示信号2a：A<2>和A<3>的波形变化，图7D～7E展示字线电位：WL<15>、WL<0>、WL<3>的波形变化。
首先，考虑地址A<0:3>如图7所示，在时刻t1中同时从逻辑值“0”向“1”变化，在经过规定时间后同时从“1”变为“0”时变化的情况。
逻辑电路LC11的输出信号1a，如图7B所示的波形那样，在延迟时间τ1经过的时刻t2中从逻辑值“0”向“1”变化，其后从“1”向“0”变化。同样，逻辑电路LC12的输出信号，如图7C所示的波形那样，在延迟时间τ2经过的时刻t2中逻辑值从“0”向“1”变化，其后从“1”向“0”变化。
从被给予这些输出信号1a、2a的逻辑电路LC13输出的例如字线电位WL<15>，如图7D所示，进而在延迟时间τ3经过的时刻t3中从逻辑值“0”向“1”变化，其后从“1”向“0”变化。信号WL<0>如图7E所示，在时刻t3中从逻辑值“1”向“0”变化，其后，从“0”向“1”变化。字线电位WL<3>，如图7F所示，维持逻辑值“0”。
但是，该图7A～7F中分别所示的输入输出信号的波形都是理想的波形，在来自逻辑电路LC11的输出信号1a中产生的延迟时间τ1，和在来自逻辑电路LC12的输出信号2a中产生的延迟时间τ2相等，在定时中不产生偏差。但是，如果在电源电压和晶体管特性中产生变动，则如上所述在和本发明有关的装置中，在延迟时间τ1、τ2之间不产生偏差。
如图8A所示，在输入和图7A一样的地址A<0:3>的情况下，来自逻辑电路LC11的输出信号1a，如图8B所示的波形那样，假设和图7B一样，只延迟时间τ1，从时刻t2开始上升。
但是，电源电压VDD降低是原因之一，来自逻辑电路LC12的输出信号2a：A<2>和A<3>，如图8C的波形所示，和图7C所示的波形不同，不仅在时间τ2而其只在Δτ2从进一步检测的时间t2开始上升。
其结果，在原本应该同步的逻辑电路LC11和LC12之间产生不匹配。而后，从输入定时偏差的二个输出信号1a：A<0>和A<1>，和输出信号2a：A<2>～A<3>的逻辑电路LC13输出的字线电位WL<15>，如图8D的波形所示，和图7D所示的波形不同，在从时刻t3延迟的时刻t4中，从逻辑“0”向逻辑“1”上升。由此，该波形其逻辑“1”期间比原本的长度短。
进而，如果产生这种不匹配，则原本字线电位WL<3>如图7F的波形那样，必须维持逻辑“0”，而如图8F的波形那样，还产生误输出逻辑值“1”的现象。
进而如果不匹配变大，则在来自逻辑电路LC11的输出信号1a和来自逻辑电路LC12的输出信号2a之间没有重复的期间，还会引起来自逻辑电路13的输出信号：字线电位WL<15>的波形维持在逻辑“0”的现象。因而，在和本发明有关的电路中，不能期望在宽范围的电源电压的范围中稳定动作。
解决这种问题的本实施方式中的动作波形展示在图9中，如图9A所示，在输入和图7A同样的地址A<0:3>的情况下，来自逻辑电路LC11的输出信号1a：A<0>和A<1>，如图9B的波形1b那样，因电源电压VCC以及VDD变动以及晶体管特性的变动而延迟上升。
同样，来自逻辑电路LC12的输出信号2a：A<2>和<3>，如图9B的波形那样，因电源电压VCC以及VDD变动以及晶体管特性的变动而延迟上升。
进而，逻辑电路LC13的输出信号：字线电位WL<15>、WL<0>，如图9D、9E所示，因电源电压VCC以及VDD变动和晶体管特性的变动而分别变化。
用简单的公式说明这时的延迟时间。在电源电压和晶体管特性不产生变动的状态下的逻辑电路LC11中的标准延迟时间用τ1表示，因高电源电压VCC的变动和高电压用晶体管的特性变动中产生的延迟时间用Δτ1表示。同样，在电源电压和晶体管特性不产生变动的状态下的逻辑电路LC12中的标准延迟时间用Δτ2表示。在低电源电压VDD的变动和低电压用晶体管的特性变动产生的延迟时间用Δτ2表示。
这种情况下的逻辑电路LC11的延迟时间为τ1+Δτ1，和该逻辑电路LC11延迟特性相同的延迟补偿电路DC12的延迟时间同样为τ1+Δτ1。逻辑电路LC12的延迟时间为τ2+Δτ2，和该逻辑电路LC12延迟特性相同的延迟补偿电路DC12的延迟时间同样为τ2+Δτ2。
这时，从2位地址A<0:1>的逻辑值变换后到逻辑电路LC11的输出信号的逻辑值变化前的时间，可以用(τ2+Δτ2)+(τ1+Δτ1)表示。同样，从2位的地址A<2:3>的逻辑值变换后到逻辑电路LC12的输出信号的逻辑值变化前的时间，变为(τ1+Δτ1)+(τ2+Δτ2)。
如此式所示，逻辑电路LC11的输出信号1a的延迟时间和逻辑电路LC12的输出信号2a的延迟时间，即使在高电源电压VCC、低电源电压VDD的只一方变动的情况下，以及/或者高电压用晶体管、低电压用晶体管的特性的只一方变动的情况下，也相互相等。
进而，在假设电源电压和晶体管特性不产生变动的状态下的逻辑电路LC13中的标准延迟时间用τ3表示，提供给该电路LC13的电源电压(在本实施方式中是高电源电压VCC)的变动和高电压用晶体管的特性变动中产生的延迟时间用Δτ3表示的情况下，来自该逻辑电路LC13的输出信号：字线电位WL<0:15>的延迟时间，在未产生变动的情况下是τ1+τ2+τ3，在产生变动的情况下是Δτ1+Δτ2+Δτ3。
在逻辑电路LC13的输出中的，不变动的情况下的延迟时间，以及变动产生的延迟时间，与插入延迟补偿电路DC11、DC12前相比增大。但是，由此产生的不利，与用高电压用晶体管构成电路全体的情况，或者以低电压用晶体管构成的情况相比小。
如果采用这种本实施方式，则即使由于电源电压和晶体管特性的变动，在逻辑电路LC11中的延迟时间和逻辑电路LC12中的延迟时间之间产生不匹配的情况下，由于具有被设置在各自输入方的延迟补偿电路DC12、DC11的作用，不匹配被消除，不产生来自逻辑电路LC13的输出信号的波形变细或者消失的问题。此外，也不会发生要维持原本逻辑“0”的输出信号变为逻辑值“1”的现象。
(5)实施方式5
有关本发明的实施方式5，用表示其构成的图10说明。
本实施方式，相当于在上述实施方式4中，在把低电压信号线连接到高电压的电路时，在其间插入VDD/VCC电平移位器的情况。目前，一般作为高电源电压VCC使用2.5V，作为低电源电压VDD使用1.5V。这种情况下，如果把用1.5V驱动的信号线连接到用2.5V驱动的CMOS电路上，则P沟道晶体管并未处于完全截止状态，电流继续流过。为了避免这种情况，需要把信号线的电位升压变化为2.5V的VDD/VCC电平移位器。
但是，电平移位器一般多是一面比较P沟道晶体管和N沟道晶体管的电流驱动力比一面进行利用的电路，在这种构成中延迟时间受高电源电压VCC和低电源电压VDD的电源变动的影响大。
因而在本实施方式中，如图10所示，在被提供高电源电压VCC的逻辑电路LC11的输入一方插入电平移位器LS12，进而在被插入在逻辑电路LC12的输入一方的延迟缓冲电路DC11的输入一方插入电平移位器LS11。在此，因为二个电平移位器LS11、LS12电路构成等效，所以对于电源电压VCC的变动和晶体管特性的变动始终产生相互相等的延迟时间。因而，即使把这样的电平移位器LS11、LS12分别插入逻辑电路LC12、LC11的输入侧，也不会在延迟时间中产生不匹配。
(6)实施方式6
有关本发明的实施方式6的半导体存储装置，用图11说明。本实施方式，是把本发明适用在DRAM中的例子，在三个逻辑电路LC31～LS33中，逻辑电路LC31相当于行译码器，逻辑电路LC32相当于读出放大器控制电路，逻辑电路LC33相当于存储器阵列以及读出放大器。
而后，和上述实施方式5一样，在逻辑电路LC31的输入一方，串联插入延迟补偿电路DC32、VDD/VCC电平移位器LS32，在由激活信号ACTp激活而动作的逻辑电路LC32的输入一方，串联插入VDD/VCC电平移位器LS31、延迟补偿电路DC31。
在此，延迟补偿电路DC31，具备具有和逻辑电路LC31等效的延迟特性的构成，延迟补偿电路DC32，具备具有和逻辑电路LC32等效的延迟特性的构成。此外电平移位器LS31、LS32具备同一电路构成。在延迟补偿电路DC31中，在其一部分中包含VCC/VDD电平移位器LS33。
在被包含在逻辑电路LS33中的存储器单元中，1个DRAM单元有1个N沟道晶体管Tr和1个电容器CP组成，被连接在电容器CP一端上的存储节点SN经由N沟道晶体管Tr与位线BL连接。在该构成中，为了传送位线BL的高电平，必须把栅极电位设置成比源极电位至少高晶体管Tr的阈值电压Vth。
例如，在最近的技术中，有把位线BL的高电平设置成1.5V，把字线WL的高电平设置成3.0V的例子。这种情况下，构成逻辑电路的低电压用晶体管以低单元电压1.5V为最佳。栅极氧化摸厚度被微细化至3nm，沟道长度被微细化至100nm，由此构成的CMOS栅极的信号传递延迟被高速化至30p秒。
另一方面，构成DRAM单元阵列的N沟道晶体管Tr，以及构成逻辑电路LC1(行译码器)的晶体管是高电压晶体管，高电源电压3.0V为最佳。这种情况下的栅极氧化膜厚度为6nm，沟道长度为200nm。
如果假设只用低电压用晶体管构成DRAM，则这种情况下的行译码器RD和存储器单元阵列MCA，变为如图13所示的构成。在1个存储器单元中，需要使用N沟道晶体管NTr以及P沟道晶体管PTr，和1个电容器CP。其结果，必须配置正负逻辑的成对的字线WLn以及WLp。由此，存储器单元阵列的面积大幅度增大。因而，即使在局部使用了例如对微细化不利的高电压用晶体管，也可以设置成简易构成的本实施方式的电路一方，可以高集成化。
以下，说明本实施方式中的动作定时。图12展示本实施方式中的各信号的动作波形。在本实施方式中，在逻辑电路LC33的存储单元以及读出放大器中，需要连接高电压的信号线(字线WL<0:3>)，和低电压的信号线(读出放大器控制线SEPn、SENp)，需要确保两者的动作定时的匹配性。
与具有图12A所示的波形的定时信号RASp同步，逻辑电路LC31、LC32、LC33的定时同步。
如果定时信号RASp变为高电平，则经由延迟补偿电路DC32、VDD/VCC电平移位器LS32，生成图12B所示的行译码器控制信号RSTp并给予逻辑电路LC31。
根据被输入到逻辑电路LC31的行地址RAt<0>，RAc<0>，RAt<1>，RAc<1>的电平，如图12所示4条字线WL中的其中1条变为高电平。在此，字线WL如上所述上升至3.0V。
由于其中1条字线WL变为高电平，因而存储器单元的存储节点SN和位线BL被电气连接，根据被存储在存储单元中的电荷量，在位线对BLt和BLc之间产生微小的电位差。
其后，从逻辑电路LC32输出的读出放大器控制信号SENp以及SEPn如图12B所示变为高电平，被包含在逻辑电路LC33中的读出放大器被激活。位线对BLt、BLc的电位差被放大，最终变为1.5V。
此后，定时信号RASp如图12A所示与变为行译码器的定时同步，如图12B所示字线控制线RSTp恢复到低电平，如图12C所示上升后的字线WL的电位恢复到低电平。进而，由于读出放大器控制信号SENp恢复到低电平，因而读出放大器处于非激活状态，位线对BLt以及BLc为了以下的读出动作被预充电至0.75V。
控制上述一连串的动作的定时的动作，在存储器的读出以及写入中非常重要。例如，在字线WL变为高电平后，如果读出控制信号SENp达到高电平前的时间间隔过短，则在位线对BLt、BLc之间产社的电位差过小，出现读出不良。
反之，如果两者的时间间隔过长，则恢复(数据的写入恢复动作)的时间变短，位线BLt不能达到1.5V，数据的删除不良。
如果采用本实施方式，则即使在产生高电压单元VCC、低电压电源VDD独立的电压变动，或者高电压用晶体管、低电压用晶体管独立的特性变动时，也可以最佳地控制上述定时，可以不引起误动作地实现高速动作。
(7)实施方式7
用表示其构成的图14说明本发明的实施方式7。
本实施方式，相当于把本发明用于在半导体存储装置中的列选择门电路CSG41和数据缓冲器(写入用数据缓冲器D-BF，读出用数据缓冲器Q-BF)的控制中的例子。
这种情况下的逻辑电路LC41是列译码器，逻辑电路LC42是脉冲发生电路PG42以及数据缓冲器控制电路DBCC42，逻辑电路LC43是列选择门电路CSG41以及数据缓冲器D-BF，Q-BF。
这些电路的连接关系，和上述实施方式6相同。即，定时信号CLKp经由延迟补偿电路DC42、VDD/VCC电平移位器LS42给予逻辑电路LC41，定时信号CLKp经由VDD/VCC电平移位器LS41、延迟补偿电路DC41给予逻辑电路LC42，从逻辑电路LC41输出的列选择信号CSLp，和从逻辑电路LC42输出的数据缓冲器驱动信号DSEp、QSEp被输入逻辑电路LC43。
延迟补偿电路DC41，具备具有和逻辑电路LC41同等的延迟特性的电气等效构成，延迟补偿逻辑电路DC42具备具有和逻辑电路LC42同等的延迟特性的电气等效构成，此外，VDD/VCC电平移位器LS41、LS42，具备同一电路构成。
在最近的DRAM中，访问列的动作是要求超过200MHz的高速动作。同样，为了尽量削减成本，进一步要求高集成化。为了满足这2个要求，最重要的是，列选择门电路的构成和其控制方法。
列选择门电路CSG41，在读出放大器区域中，对每条位线BL1设置1条。而后，根据被输入逻辑电路(列译码器)LC41的列地址CA，选择1个列选择线CSLp，与此连接的列选择门电路CSG41和对应的位线对BLt以及BLc和数据线对DQt以及DQc电气连接。
例如在最近的16M位混合型DRAM中，与128条数据线相对的位线的条数达到6万5千条。为了实现高集成化，要求列选择门电路是简易的构成，其一个构成例子是把N沟道晶体管作为开关元件使用。
但是，在此构成中，和在上述实施方式6中说明的用1个晶体管以及1个电容器构成的DRAM单元的情况相同，必须把列选择信号线CSLp的电压提高到存储器的晶体管的阈值Vth以上。由此，列选择信号线CSLp，变为高电压线。
另一方面，驱动128条数据线的写入用数据缓冲器D-BF以及读出用数据缓冲器Q-BF为了实现高速动作，希望用低电源电压以低电压用晶体管构成。
在此，需要使高电压线的列选择信号CSL和低电压线的数据缓冲器驱动线DSEp、QSEp的驱动定时一致。
图15展示这种情况下的动作波形，说明本实施方式中的动作。与具有图15A所示的波形的定时信号CLKp同步，该DRAM动作。如果定时信号CLKp变为高电平，则经由延迟补偿电路DC42、电平移位器LS42生成图15B所示的列译码器控制信号CSLEp，并被输入逻辑电路LC41(列译码器)。
与该信号CSLEp同步，根据被输入逻辑电路LC41的列地址CAt<0>，CAc<0>，CAt<1>，CAc<1>，如图15C所示，1条列选择信号线CSLp变为高电平。在此，列选择信号线CSLp，如上所述达到2.5V这一高的电位。
由于列选择信号线CSLp变为高电平，因而位线对BLt、BLc和数据线对DQt、DQc被电气连接。
与此同时，从逻辑电路LC42输出的，使写入用数据缓冲器D-BF，或者读出用数据缓冲器Q-BF激活的数据缓冲器驱动信号线DSEp，或者QSEp变为高电平。该动作，最近可以在1～2ns完成。此外，如果在该状态下放置则也会产生多余的贯通电流，把列选择信号线CSL以自匹配非激活，包含在逻辑电路LC2中的脉冲发生电路PG42控制用于同时使写入用数据缓冲器D-BF、读出用数据缓冲器Q-BF非激活的定时。
和上述实施方式6一样，即使在本实施方式中控制上述的一连串的动作的定时也非常重要。为了实现高速动作，需要缩短脉冲宽度。例如，为了实现200MHz的动作，如果考虑元件的特性离散和起伏，脉冲宽度的设定值必须在2ns以下。
在另一方面，脉冲宽度过短，还会引起动作不良。在读出动作中，如果在数据线中不产生充分的电位的阶段使读出用数据缓冲器Q-BF动作，则出现读出不良。此外，在写入动作中，不能使位线对BLt、BLc的电位的高低关系反转从而出现写入不良。在引起这种动作不良的原因中，处了脉冲宽度过短的情况以外，列选择信号线CSLp和数据缓冲驱动信号QSEp、DSEp之间的定时的不匹配也是原因。
与此相反，如果采用本实施方式，则即使在因二个电源电压VCC、VDD独立变动，或者构成两者的高电压用晶体管、低电压用晶体管的特性独立地离散的情况下，也可以确保从逻辑电路LC输出的列选择信号CSLp，和从逻辑电路LC2输出的数据缓冲器驱动信号QSEp以及DSEp的定时匹配性。由此，可以不需要对脉冲宽度和延迟时间等有充分的富余，可以实现稳定的电路动作。
上述的实施方式都只是一个例子，并不限定本发明。例如，在上述第2～第7的实施方式中以DRAM为例说明。但是，本发明并不限于DRAM，还可以广泛地适用于具有被提供多个电源电压动作，并且需要同步动作的二个电路的装置。

Claims (14)

1、一种电子电路，包含：
第1延迟补偿电路，被提供第1电源电压，被输入第1输入信号，输出延迟了第1规定时间的第1输出信号；
第2延迟补偿电路，被提供第2电源电压，被输入第1输入信号，输出延迟了第2规定时间的第2输出信号；
第1逻辑电路，被提供上述第1电源电压，给予从上述第2延迟补偿电路输出的上述第2输出信号，进行第1逻辑运算输出第1运算结果；
第2逻辑电路，被提供上述第2电源电压，给予从上述第1延迟补偿电路输出的上述第1输出信号，进行第2逻辑运算输出第2逻辑运算结果。
2、如权利要求1所述的电子电路，其特征在于：
上述第1延迟补偿电路包含具有第1延迟特性的晶体管，上述第2延迟补偿电路包含具有第2延迟特性的晶体管。
3、如权利要求1或2所述的电子电路，其特征在于：
上述第1电源电压比上述第2电源电压高，
上述第1输入信号，在高电平时是和上述第2电源电压相同的电平，
上述电子电路还包含：
第1升压电路，被给予上述第1输入信号，把高电平时的上述第2电源电压升压为上述第1电源电压后给予上述第1延迟补偿电路；
第2升压电路，被给予从上述第2延迟补偿电路输出的、在高电平时作为和上述第2电源电压相同电平的上述第2输出信号，把高电平时的上述第2电源电压升压为上述第1电源电压后给予上述第1逻辑电路。
4、如权利要求1所述的电子电路，其特征在于：包含：
第1电平移位器，被输入在高电平时具有第2电压的第1输入信号，并把该第2电压升压为第1电压后输出上述第1输入信号；
第2电平移位器，给予在从上述第1延迟补偿电路输出的是高电平时具有上述第1电压的上述第1输出信号，并把该第1电压降压为上述第2电压后输出上述第1输出信号；和
第3电平移位器，给予从上述第2延迟补偿电路输出的上述第2输出信号，并把该第2输出信号是高电平时的上述第2电压升压为上述第1电压；
上述第1延迟补偿电路，被提供具有上述第1电压的第1电源电压，给予从上述第1电平移位器输出的上述第1输入信号，输出延迟了第1规定时间的第1输出信号；
上述第2延迟补偿电路，被提供上述第2电源电压，在高电平时被输入具有上述第2电压的上述第1输入信号，输出延迟了第2规定时间的第2输出信号；
上述第1逻辑电路，被提供上述第1电源电压，给予从上述第3电平移位器输出的上述第2输出信号，进行第1逻辑动作后输出第1运算结果；
上述第2逻辑电路，被提供具有上述第2电压的第2电源电压，给予从上述第2电平移位器输出的上述第1输出信号，进行第2逻辑动作后输出第2运算结果。
5、如权利要求1、2和4中任意1项所述的电子电路，其特征在于：
上述第1延迟补偿电路被输入N位地址，并对应于N位具有输入其中的1位地址，进行AND运算而输出的第1运算元件，其中N为1以上的整数
上述第2延迟补偿电路被输入N位地址，并对应于N位具有输入其中的1位地址，进行AND运算而输出的第2运算元件，其中N为1以上的整数，
多个第2运算元件，每个第2运算元件被输入该地址中的1位地址和上述第2电源电压后进行AND运算并加以输出，其中N为不小于1的整数，
上述第1逻辑电路对应于N位具有多个第3运算元件，每个第3运算元件被输入从上述第2延迟补偿电路输出的N位信号中的2个反转或非反转的信号后进行AND运算并加以输出，
上述第2逻辑电路对应于N位具有多个第4运算单元，每个第4运算元件被输入从上述第1延迟补偿电路输出的N位信号中的2个反转或非反转的信号后进行AND运算并加以输出。
6、如权利要求1、2和4中任意1项所述的电子电路，其特征在于：
上述第1延迟补偿电路，具备具有和上述第1逻辑电路相同的信号延迟的电气等效电路构成，
上述第2延迟补偿电路，具备具有和上述第2逻辑电路相同的信号延迟的电气等效电路构成。
7、如权利要求1、2和4中任意1项所述的电子电路，其特征在于：上述第1输入信号，是用于使上述第1逻辑电路的上述第1逻辑运算和上述第2逻辑电路的上述第2逻辑运算同步的定时信号。
8、一种半导体存储装置，包含：
存储器单元阵列，在多条位线上连接多个存储器单元；
列选择门电路，被设置在各个上述位线上，选择上述位线；
列译码器，生成选择驱动上述列选择门电路的列选择信号；
数据缓冲器，被设置在各个上述列选择门电路上，给予从对应的上述列选择门电路输出的数据，放大并输出；
数据缓冲器控制逻辑电路，生成选择驱动上述数据缓冲器的数据缓冲器驱动信号；
第1延迟补偿电路，被提供第1电源电压，被输入定时信号，把延迟了第1规定时间的第1输出信号输出到上述数据缓冲器控制逻辑电路；
第2延迟补偿电路，被提供第2电源电压，被输入上述定时信号，把延迟了笫2规定时间的第2输出信号输出到上述列译码器。
9、如权利要求8所述的半导体存储装置，其特征在于：包含：
第1电平移位器，被输入在高电平时具有第2电压的第一输入信号，把该第2电压升压为第1电压后输出上述第一输入信号；
第2电平移位器，给予在从上述第1延迟补偿电路输出的高电平时具有上述第1电压的上述第1输出信号，把该第1电压降压为上述第2电压，把上述第1输出信号输出到上述数据缓冲器控制逻辑电路；和
第3电平移位器，被给予从上述第2延迟补偿电路输出的上述第2输出信号，把在该第2输出信号是高电平时的上述第2电压升压为上述第1电压，并输出到上述列译码器；
上述第1延迟补偿电路，被提供具有上述第1电压的第1电源电压，给予从上述第1电平移位器输出的上述定时信号，输出延迟了第1规定时间的第1输出信号；
上述第2延迟补偿电路，被提供第2电源电压，被输入在高电平时具有上述第2电压的上述定时信号，输出延迟了第2规定时间的第2输出信号；
第1逻辑电路，被提供上述第1电源电压，给予从上述第3电平移位器输出的上述第2输出信号，进行第1逻辑动作后输出第1运算结果；
第2逻辑电路，被提供具有上述第2电压的第2电源电压，给予从上述第2电平移位器输出的上述第1输出信号，进行第2逻辑动作后输出第2运算结果。
10、如权利要求8或9所述的半导体存储装置，其特征在于：
上述列译码器，具有被输入列地址，根据上述定时信号进行译码并生成上述列选择信号的构成，
上述第1延迟补偿电路，具有根据上述定时信号进行译码后输出到上述数据缓冲器控制逻辑电路的构成；
上述数据缓冲器控制逻辑电路，具有被输入了输出控制信号，并进行保持而输出的第1锁存电路，和被给予从上述第1锁存电路输出的上述输出控制信号和上述定时信号，并进行AND运算后输出上述数据缓冲器驱动信号的第1运算元件；
上述第2延迟补偿电路，具有进行保持而输出的第2锁存电路，和被给予来自上述第2锁存电路的输出和上述定时信号，并进行AND运算后输出到上述列译码器的第2运算元件。
11、如权利要求8或9所述的半导体存储装置，其特征在于：
上述第1延迟补偿电路，具备具有和上述列译码器相同的信号延迟的电气等效电路构成，
上述第2延迟补偿电路，具备具有和上述数据缓冲器控制逻辑电路相同信号延迟的电气等效电路构成。
12、一种半导体存储装置，包含：
存储器单元阵列，在多条字线和与该字线正交的多条位线的交点上连接有多个存储器单元；
行译码器，生成选择驱动上述字线的字线选择信号；
读出放大器，被设置在各个上述位线的每条上，检测并输出从对应的上述位线输出的数据；和
读出放大器控制电路，生成选择驱动上述读出放大器的读出放大器驱动信号；
其特征在于：还包括：
第1电平移位器，被输入在高电平时具有第2电压的定时信号，把该第2电压升压为第1电压后输出上述定时信号；
第1延迟补偿电路，被提供具有上述第1电压的第1电源电压，给予从上述第1电平移位器输出的上述定时信号，并输出延迟了第1规定时间的第1输出信号；
第2电平移位器，被给予在从上述第1延迟补偿电路输出的高电平时具有上述第1电压的上述第1输出信号，把该第1电压降压为上述第2电压，把上述第1输出信号输出到上述读出放大器控制电路；
第2延迟补偿电路，被提供上述第2电源电压，被输入在高电平时具有上述第2电压的上述定时信号，输出延迟了第2规定时间的第2输出信号；
第3电平移位器，被给予从上述第2延迟补偿电路输出的上述第2输出信号，把在该第2输出信号是高电平时的上述第2电压升压为上述第1电压，输出到上述行译码器。
13、如权利要求12所述的半导体存储装置，其特征在于：
上述行译码器，具有被输入行地址，根据上述定时信号进行译码并生成上述字线选择信号的构成，
上述第1延迟补偿电路，具有输入规定的电压，根据上述定时信号进行译码并输出到上述第2电平移位器的构成；
上述读出放大器控制电路，具有被输入读出放大器激活信号，并进行保持而输出的第1锁存电路，和被给予从上述第1锁存电路输出的上述读出放大器激活信号和上述定时信号，并进行AND运算后输出上述读出放大器驱动信号的第1运算元件；
上述第2延迟补偿电路，具有被输入上述第2电源电压，并进行保持而输出的第2锁存电路，和被给予来自上述第2锁存电路的输出和上述定时信号，并进行AND运算后输出到上述第3电平移位器的第2运算元件。
14、如权利要求12所述的半导体存储装置，其特征在于：
上述第1延迟补偿电路，具备具有和上述行译码器相同的信号延迟的电气等效电路构成，
上述第2延迟补偿电路，具备具有和上述读出放大器控制电路相同的信号延迟的电气等效电路构成。
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