CN1153221C - 可以减少备用时耗电的同步式半导体存储器 - Google Patents

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Abstract

内部时钟产生电路(200)根据芯片选择信号(ext./CS)的激活，把外部时钟信号(Ext.CLk)提供到时钟缓冲器电路(206)上。时钟缓冲器电路(206)与外部时钟信号(Ext.CLk)同步地产生内部时钟信号(int.CLk)。时钟输入控制电路(204)根据指示内部电路操作的激活的内部电路激活信号(φACT)的非激活，停止外部时钟信号(Ext.CLk)的传输，停止内部时钟(int.CLk)的产生操作。

Description

可以减少备用时耗电的同步式半 导体存储器
技术领域
本发明涉及半导体存储器，特别是涉及与从外部周期性地提供的时钟信号同步地取出外部信号的同步式半导体存储器。本发明更特定地涉及可以随机存取的同步式动态随机存取存储器(下面，称为SDRAM)。
背景技术
作为主存储器用的动态随机存取存储器(下面，称为DRAM)是高速化的器件，但其操作速度仍不能追随微处理器(下面，称为MPU)的操作速度。因此，可以说，DRAM的存取时间及周期成为瓶颈，也可以说是成为使系统整体性能降低的关键。近年来，作为用于高速MPU的主存储器，与时钟信号同步操作的SDRAM已商品化。
为了以高速进行存取，在SDRAM中，有与系统时钟信号同步、连续地(例如，在每一个数据输入输出端子上，以连续的8位)进行高速存取的方法。在可以输入及输出在数据输入输出端子DQ0~DQ7上的8位(1个字节)数据的SDRAM中，例如能够连续地读出8位数据。即，可以连续读出8位×8＝64位的数据。
连续地读出或写入的数据的位数称为脉冲串长度，在SDRAM中，通过方式寄存器，可以改变该长度。
在SDRAM中，利用例如系统时钟、即来自外部的时钟信号Ext.CLk的上升沿，取出来自外部的控制信号，即，行地址选通信号ext./RAS、列地址选通信号ext./CAS、地址信号Add等。
图16为示出在现有的同步式动态随机存取存储器中接受外部时钟信号Ext.CLk、将其变换成内部时钟信号int.CLk的内部时钟产生电路2000的构成的概略方框图。
内部时钟产生电路2000包括：输入端子2002，用来接受外部时钟信号Ext.CLk；与非电路2004，其一个输入结点接受来自时钟输入端子2002的Ext.CLk，另一个输入结点接受地电位GND；反相器2006，用来接受与非(NAND)电路2004的输出；时钟缓冲电路2008，用来接受反相器2006的输出，产生给定脉宽的内部时钟信号int.CLk。
在现有的内部时钟产生电路2000的构成中，SDRAM在备用状态下待机时，因为外部时钟信号Ext.CLk总是输入到时钟缓冲器2008上，所以，在备用状态下时钟缓冲器2008也成为平时的操作状态，产生过大的电流消耗。因此，存在着在备用状态下SDRAM的耗电不能减小的问题。
另一方面，例如在特开平7-177015号公报中提案了在SDRAM中、在掉电方式以外的状态(例如在备用状态)下减小耗电的方法。根据该技术，把断电电路设置到SDRAM的外部输入输出管脚上，借助于在备用状态时把该外部输入输出管脚的第一级输入电路断电，谋求减小电流消耗。但是，该技术涉及到外部输入输出管脚的第一级输入电路的断电，与本申请发明中减少所处理的SDRAM高速化了时的内部时钟产生电路耗电的课题毫无关系。
还有，提案了在包括利用时钟操作的DRAM的微机系统中、借助于在备用状态时不产生时钟信号也可以对DRAM进行更新来减小耗电的方法，例如，它公开于特开平7-182857号公报中。但是，该技术与本发明的对象，即在SDRAM中把外部时钟信号变换成内部时钟信号的内部时钟产生电路毫无关系，对减少SDRAM高速化了时的内部时钟产生电路耗电的课题无任何启发。
图17为示出内部时钟产生电路3000的构成的概略方框图，产生电路3000具有把图16所示现有内部时钟产生电路2000改良了的构成。
内部时钟产生电路3000包括：输入端子2002，用来接受外部时钟信号Ext.CLk；与非电路3004，其一个输入结点与时钟输入端子2002连接，另一个输入结点接受地电位；反相器3006，用来接受与非电路3004的输出；第一时钟缓冲电路3008，周来接受反相器3006的输出，输出第一内部时钟信号int.CLk-A；第二时钟缓冲电路3010，用来借助于信号φACT加以控制，接受反相器3006的输出，输出第二内部时钟信号int.CLk-B，信号φACT指示使内部电路的操作激活，该内部电路使SDRAM基于来自外部的控制信号进行存储单元的选择操作。
即，信号φACT为“L”电平时，现有的内部时钟产生电路3000为非激活期间，停止第二内部时钟信号int.CLk-B的输出操作。与此相反，平时，产生第一内部时钟信号int.CLk-A，根据该第一内部时钟信号int.CLk-A取出外部控制信号，该外部控制信号提供用于进行下一个操作的指令。
因此，为了取出指定下一个操作的指令，构成为：平时，必须使第一内部时钟信号int.CLk-A操作，与此相反，在激活了信号φACT之后，产生用于控制其它内部电路操作的第二内部时钟信号int.CLk-B。
即，在SDRAM为备用状态下，信号φACT为非激活状态(“L”电平)期间，因为第二时钟缓冲器3010停止了操作，所以，可以谋求减少在备用状态下的耗电。
但是，在现有的内部时钟产生电路3000中，还存在着第一时钟缓冲电路3008平时必须操作，故不能充分谋求减少备用时的耗电的问题。而且，当时钟频率越高(即，使SDRAM的操作速度越高)，在这样的备用时的时钟缓冲电路中的耗电就越大，因此，在使SDRAM高性能化的情况下，存在着更难实现低耗电化的问题。
发明内容
本发明的目的在于提供可以谋求在备用时低耗电化的SDRAM。
本发明的其它目的在于，提供在使外部时钟信号高速化、使SDRAM高速操作的情况下，也可以使低耗电化与高速操作并存的SDRAM。
把本发明归纳，就是，在与由一系列脉冲串构成的外部时钟信号同步地取出包括控制信号及地址信号的多个外部信号、并且输出存储数据的同步式半导体存储器中，包括：存储单元阵列、内部时钟产生电路、控制电路、选择电路、数据输入输出电路。
存储单元阵列具有行列状配置的多个存储单元。内部时钟产生电路接受上述外部时钟信号，产生内部时钟信号。
上述内部时钟产生电路根据指示允许上述同步式半导体存储器与外部的上述外部信号对话的芯片选择信号的激活，激活上述内部时钟信号的产生操作；根据激活上述存储单元的选择操作的内部电路激活信号的非激活，使上述内部时钟信号的产生操作非激活。
控制电路根据上述外部信号，输出上述内部电路激活信号；并且，根据上述内部时钟信号及上述外部信号，控制上述同步式半导体存储器数据的输入输出操作。选择电路借助于上述控制装置加以控制；与上述内部时钟信号同步地，根据来自外部的行地址信号，选择上述存储单元阵列中对应的存储单元。数据输入输出电路在上述选择了的存储单元与外部之间，与上述内部时钟信号同步地进行存储数据的接收和传送。
内部时钟产生电路最好是包括：时钟输入控制电路，用于在时钟激活信号的控制下，开始或停止从外部接受的上述外部时钟信号的输出；备用检测电路，用于根据上述芯片选择信号的激活，激活上述时钟激活信号，根据上述内部电路激活信号的非激活，使上述时钟激活信号非激活；时钟缓冲电路，用于接受上述时钟输入控制装置的输出，将其变换成内部时钟信号。
在其它优选的形态下，上述控制电路进而在上述内部电路激活信号的非激活期间中，根据上述芯片选择信号的激活及上述控制信号，输出指示上述同步式半导体存储器的备用操作的待机指示信号；内部时钟产生电路包括：时钟输入控制电路，用于在时钟激活信号的控制下，从外部开始或停止接受上述外部时钟信号的输出；备用检测电路，用于根据上述芯片选择信号的激活，激活上述时钟激活信号，根据上述内部电路激活信号的非激活及上述待机指示信号的激活中之任一者，使上述时钟激活信号非激活；时钟缓冲电路，用于接受上述时钟输入控制装置的输出，将其变换成内部时钟信号。
在另一其它优选形态下，上述内部时钟产生电路包括：时钟输入控制电路，用于在时钟激活信号的控制下，开始或停止从外部接受的上述外部时钟信号的输出；备用检测电路，用于在上述内部电路激活信号的激活期间中激活上述时钟激活信号，在上述内部电路激活信号的非激活期间内，根据上述芯片选择信号的激活，激活上述时钟激活信号，并且，根据上述芯片选择信号的非激活，使上述时钟激活信号非激活；时钟缓冲电路，用于接受上述时钟输入控制装置的输出，将其变换成内部时钟信号。
因而，本发明的主要优点在于，因为内部时钟产生电路根据芯片选择信号的激活，开始内部时钟信号的产生操作，根据内部电路激活信号的非激活，停止内部时钟信号的产生，所以，可以减少在备用状态下的耗电。
本发明的其它优点在于，因为在备用状态下，在接受了激活芯片选择信号、而且不激活内部电路激活信号那样的外部信号的情况下，内部时钟产生电路也不开始内部时钟的产生操作，所以，可以进一步减少在备用状态下的耗电。
本发明的又一个其它优点在于，因为在把芯片选择信号激活了的情况下，在接受了不激活内部电路激活信号那样的外部信号的情况下，内部时钟产生电路也不转移到进行内部时钟产生操作的状态，所以，可以谋求减少在备用状态下的耗电。
而且，为了使同步式半导体存储器的读出或写入操作高速化，即使在外部时钟信号高速化了的情况下，在备用状态下，也没有用于产生内部时钟信号的耗电，因此，可以谋求在备用状态下的低耗电化。
附图说明
图1为示出本发明实施例1的SDRAM 1000的构成的概略方框图；
图2为用于说明SDRAM 1000读出操作的时序图；
图3为示出内部电路激活指示电路300的构成的概略方框图；
图4为示出实施例1内部时钟产生电路200的构成的概略方框图；
图5为示出时钟缓冲器206的构成的概略方框图；
图6为用于说明内部时钟产生电路200的操作的时序图；
图7为示出本发明实施例2的备用检测电路400的构成的概略方框图；
图8为示出用于提供NOP指令的控制信号的时间变化的时序图；
图9为用于说明本发明实施例2的备用检测电路400的操作的时序图；
图10为示出本发明实施例3备用检测电路500的构成的概略方框图；
图11为用于说明备用检测电路500的操作的时序图；
图12为示出本发明实施例4内部时钟产生电路600的构成的概略方框图；
图13为用于说明内部时钟产生电路600的操作的时序图；
图14为示出本发明实施例5内部时钟产生电路700的构成的概略方框图；
图15为用于说明内部时钟产生电路700的操作的时序图；
图16为示出现有内部时钟产生电路2000的构成的概略方框图；
图17为用于说明现有内部时钟产生电路的改良例的电路构成的概略方框图。
具体实施方式
实施例1
图1为示出本发明SDRAM 1000的构成的概略方框图。如上所述，因为SDRAM与来自外部的时钟信号同步地进行取出控制信号及数据信号的同步操作，所以，不需要确保对地址信号偏移(定时偏移)所引起数据输入输出时间的裕量。因而，具有能够缩短周期的优点。这样，因为能够与时钟信号同步地进行连续数据的写入及读出，所以，可以缩短对于连续地址进行连续存取时的存取时间。
进而，作为把SDRAM用于高速操作的结构，Choi等人发表了每两位地进行数据写入/读出的两位预取(プリフェツチ)的SDRAM(1993年，VLSI电路专题讨论会)。
下面，SDRAM 1000为具有可以进行上述那样的两位预取操作的构成的器件。
但是，正如根据下面的说明显而易见的那样，可以把本申请的发明更一般地应用于从外部接受时钟信号产生内部时钟信号、控制内部电路的操作的同步式半导体存储器的低耗电化中。
图1中，示出与对应于×16位构成的SDRAM中的1位的输入输出数据有关的功能的部分构成。即，对应于各数据输入输出端子设置功能块100，在×16位构成的SDRAM情况下，对应于各个输入输出端子，包括16个功能块100。这里例示的各功能块100本身就是用于现有SDRAM中一般的块，下面，说明有关其构成及操作。
首先，在图1的功能块100中，与数据输入输出端子DQi有关的存储单元阵列部分包括；构成存储区A的存储单元阵列71a、71a’及构成存储区B的存储单元阵列71b、71b’。
把存储区A分割成根据地址信号选择的存储单元阵列存储区A及存储单元阵列存储区A1，把存储区B分割成存储单元阵列存储区B0及B1。
对存储单元阵列存储区A0及A1分别设置X译码器组52a、Y译码器组53a以及读出放大器组54a；X译码器组52a包括对地址信号ext.A0～ext.Ai进行译码，选择存储单元阵列71a的对应行的多个行译码器；Y译码器组53a包括对列地址信号Y1～Yk进行译码，产生选择存储单元阵列71a的对应列的列选择信号的多个列译码器；读出放大器组54a对连接到存储单元阵列71a中选择了的行上的存储单元的数据进行检测及放大。
X译码器组52a包括对应于存储单元阵列71a的各字线设置的行译码器。按照根据外部地址信号ext.A0～ext.Ai产生的内部地址信号Xo～Xi，对应的行译码器使对应于行译码器设置的字线成为选择状态。
Y译码器组53a包括分别对应于存储单元阵列71a的列选择线设置的列译码器。1条列选择线例如使4个位线对成为选择状态。借助于X译码器组52a及Y译码器组53a，在存储单元阵列存储区A0及A1中，分别使4位的存储单元同时成为选择状态。分别借助于存储区指定信号BA，激活X译码器组52a及Y译码器组53a。
另一方面，对存储单元阵列存储区B0及B1，也分别设置X译码器组52b及Y译码器组53b，分别借助于存储区指定信号BB，激活这些译码器组。
在存储区A上，进而设有内部数据传输线(全局IO线)，用于传输借助于读出放大器组54a检测放大了的数据，同时，把写入数据向存储单元阵列71a中选择了的存储单元传输。
对存储单元阵列存储区A0，设有全局IO线总线GIO0；对存储单元阵列存储区A1，设有全局IO线总线GIO1。为了使1条全局IO线总线与同时选择了的4位存储单元同时进行数据交接，该1条全局IO线总线包括4个全局IO线对。
对应于存储单元阵列存储区A0的全局IO线对GIO0，设有写入用寄存器54a及写缓冲器组60a；对应于对存储单元阵列存储区A1的全局IO线对GIO1，设有写入用寄存器59a’及写缓冲器组60a’。
1位宽的输入缓冲器58a从提供到数据输入输出端子DQi上的输入数据产生内部写入数据。选择器69a借助于从第二控制信号产生电路63输出的选择器控制信号φSEA加以控制，该选择器69a切换输入缓冲器58a的输出，将其提供到写入用寄存器59a或59a’上。
即，根据输入缓冲器激活信号φWDBA，激活输入缓冲器58a，该输入缓冲器58a从提供到数据输入输出端子DQi上的输入数据产生内部写入数据；选择器69a根据地址信号从第二控制信号产生电路63接地输出的选择器控制信号φSEA加以控制，对写入用寄存器59a及59a’中之任一者，输出内部写入数据。
分别响应于寄存器激活信号φRWA0或φRWA1，激活写入用寄存器59a及59a’，该写入用寄存器59a及59a’依次存储从选择器69a输出的写入数据。响应于写入缓冲器激活信号φWBA0或φWBA1，激活写缓冲器组60a及60a’，该写缓冲器组60a及60a’把对应的写入用寄存器59a或59a’中存储的数据放大，向对应的全局IO线对总线GIO0。或GIO1传输。
把均衡电路(未图示)共同设置到两个系统的全局IO线对GIO0及GIO1上，响应于均衡电路激活信号φWEQA(未图示)，激活该均衡电路，该均衡电路对全局IO线对总线GIO0及GIO1进行均衡。
写入缓冲器组60a、60a’以及写入用寄存器59a、59a’分别具有8位宽度。
同样地，存储单元阵列存储区B也包括存储单元阵列存储区B0及B1。存储单元阵列存储区B0及B1分别包括：X译码器组52b；Y译码器组53b；响应于读出放大器激活信号φSAB而激活的读出放大器组54b；响应于缓冲器激活信号φWBB0或φWBB1而激活的写入缓冲器组60b及60b’；响应于寄存器激活信号φRwB0或φRwB1而激活的写入用寄存器59b及59b’；通过选择器控制信号φSEB加以控制的选择器69b及70b；响应于缓冲器激活信号φWDBB而激活的输入缓冲器58b。
存储区A的构成与存储区B的构成相同。借助于设置写入用寄存器59a、59a’以及59b、59b’，对1个数据输入端子DQi，可以与高速时钟信号同步地进行数据的输入输出。
有关对存储区A及存储区B的各控制信号，可以按照存储区指定信号BA及BB，只产生对任一个存储区的控制信号。
在用于数据读出信号的功能块中，对对应于存储区A设置的内部数据传输线(全局IO线)的总线GIO，可以传输借助于读出放大器组54a检测放大了的数据。
为了读出数据，设置：读出用前置放大器55a，用于在响应于前置放大器激活信号φRBA0而激活后，对存储区A0中全局IO线总线GIO0上的数据进行放大；读出用寄存器56a，用于在响应于寄存器激活信号φRrA0而激活后，存储利用读前置放大器55a放大了的数据。
另一方面，进而设置：读前置放大器55a’，用于在响应于前置放大器激活信号φRBA1而激活后，对对应于存储区Al设置的全局IO线总线GIO1上的数据进行放大；读出用寄存器56a’，用于在响应于寄存器激活信号φRrA1而激活后，存储利用读前置放大器55a’放大了的数据。
图1所示的功能块100进而包括：选择器70a，用于接受来自读出用寄存器56a及56a’的数据，根据选择器信号φSEA，依次输出任一者；输出缓冲器57a，用于接受来自选择器70a的输出，依次输出数据。
读前置放大器55a及读出用寄存器56a具有对应于4对全局IO线分别包括4位宽的结构。读出用寄存器56a响应于寄存器激活信号φRrAI，把读前置放大器55a输出的数据锁存起来，并且，将其依次输出。
有关读前置放大器55a’、读出用寄存器56a’的操作，也是同样的。
输出缓冲器57a响应于输出允许信号φOUTA，把从读出用选择器70a依次输出的8位数据向数据输入输出端子DQi传输。图1中，构成的通过数据输入输出端子DQi进行数据输入及输出。也可以构成为通过分开的端子进行该数据输入及数据输出。
对应于存储单元阵列存储区B，也设有完全同样的构成。
即，对应于存储单元阵列存储区B，设置：分别借助于读前置放大器激活信号φRBB0、φRBB1而激活的读前置放大器55b及55b’；分别借助于寄存器激活信号φRrB0及φRrB1而激活的读出用寄存器56b及56b’；根据信号φSEB有选择地输出读出用寄存器56b或56b’的输出之任一者的选择器70b；响应于信号φOUTB、把来自选择器70b的输出数据对数据输入输出端子DQi输出的输出缓冲器57b。
借助于使存储区A及存储区B为基本相同的构成，利用存储区指定信号BA及DB，只选择一个存储区，可以使存储区A及存储区B互相基本完全独立地进行操作。
作为用于分别独立地驱动存储区A或存储区B的控制系统，设有第1控制信号产生电路62、第2控制信号产生电路63及时钟计数器64。
第1控制信号产生电路62与外部时钟信号Ext.CLk同步地取入从外部提供的控制信号，即：外部行地址选通信号ext./RAS、外部列地址选通信号ext./CAS、芯片选择信号ext./CS及外部写入允许信号(写入允许信号)ext./WE、时钟允许信号CKE，还产生内部控制信号φxa、φya、φW、φO、φR及C0。
在这里，φO为用于对输出缓冲器57a或输出缓冲器57b指示输出控制信号φOUTA或φOUTB的信号，该控制信号φOUTA或φOUTB指示数据的输出操作。
信号φW表示指示写入操作；信号φR表示指示读出操作。
芯片选择信号ext./CS为通过该信号为激活状态(“L”电平)来指示允许取入其它控制信号的信号。即，在信号ext./CS为非激活状态(“H”电平)期间内，禁止向第1控制信号产生电路62取入其它控制信号。
信号C0为响应于该信号ext./CS的激活、与内部时钟信号int.CLk同步地产生的单稳脉冲信号。
正如根据下面的说明显而易见的那样，借助于信号ext./RAS、信号ext./CAS及信号ext./WE的组合，可以指示SDRAM 1000的激活、读入操作、写入操作、预充电操作及刷新操作等。
第2控制信号产生电路63产生：存储区指定信号BA及BB；来自外部的地址信号的最低有效位Y0；内部控制信号φW、φO、φR及C0；用于响应于时钟计数器64的输出、分别独立地驱动存储区A及B的控制信号，即读出放大器激活信号φSAA及φSAB、写缓冲器激活信号φWBA0、φWBA1、φWBB0、φWBB1；写入用寄存器激活信号φRwA0、φRwA1、φRwB0及φRwB1；选择器控制信号φSEA及φSEB；输入缓冲器激活信号φWDBA及φWDBB；读前置放大器激活信号φRBB0、φRBB1、φRBA0及φRBA1；读出用寄存器激活信号φRrB0、φRrB1、φRrA0及φRrA1；输出缓冲器激活信号φOUTA及φOUTB。
SDRAM 1000作为外围电路进而包括：X地址缓冲器65，用于响应于内部控制信号φxa取出外部地址信号ext.A0～ext.A1，产生内部地址信号X0～Xj、存储区选择信号BA及BB；Y地址缓冲器66，用于在响应于内部控制信号φya而激活后，输出用于指定列选择线的列选择信号Y0～Yk。SDRAM 1000作为外围电路进而包括Y地址运算电路68，该Y地址运算电路68借助于时钟信号CLk加以控制，输出对应于所选择的列地址的信号YE0～YEk以及信号YO0～YOk。
在这里，信号YE0～YEk表示对应于存储单元阵列存储区A0或存储单元阵列存储区B0中的列地址的内部列地址信号，信号YO0～YOk为表示对应于存储单元阵列存储区A1或存储单元阵列存储区B1的列地址的内部列地址信号。
再者，在上面的说明中，是表示有关存储区数为2个的情况，但是，更一般地说，也可以进一步增加存储区个数，并包括该个数的寄存器、缓冲器、I/O线。在这种情况下，也可以分别独立地存取存储区。
通过当输入写入指令时所提供的地址最低有效位，把数据分为写入到存储单元阵列存储区A0中、或者写入到存储单元阵列存储区A1中。
如果简单地说明该操作的话，当输入写入指令时，按照所提供的地址，激活Y译码器。把最初的数据存储到寄存器A0中，此后，根据信号φWBAD的激活，把寄存器A0中存储着的数据通过I/O线GIO0，写入到存储单元阵列存储区A0中。
利用下一个时钟信号的上升沿，把所提供的数据存储到寄存器A1中，此后，根据信号φWBA1的激活，将其通过I/O线GIO1写入到存储单元阵列存储区A 1中。当2位数据的写入结束时，使信号φWBA0及信号φWBA1非激活，均衡把存储单元阵列与缓冲器连接起来的I/O线GIO0及GIO1的电位电平，准备下一个数据的写入。
SDRAM 1000在第1控制信号产生电路中进而包括内部时钟产生电路200，该内部时钟产生电路200根据为了指示内部电路电路操作的激活而产生的信号φACT及芯片选择信号ext./CS加以控制，产生内部时钟信号int.CLk。
即，内部时钟产生电路200根据芯片选择信号ext./CS的激活而激活，接受外部时钟信号Ext.CLk，开始与该外部时钟信号同步、并且具有给定脉冲宽度的内部时钟信号int CLk的产生动作。进而，内部时钟信号产生电路200根据信号φACT的非激活，停止内部时钟信号int.CLk的产生动作。
即，在对处于备用状态下的SDRAM 1000输入任何指令之际，一定必须激活芯片选择信号ext./CS，据此，内部时钟产生电路200开始内部时钟信号int./CLk的产生操作。另一方面，在指示了SDRAM 1000的激活以后，数据的写入操作或数据的读出操作结束后，在内部电路转移到备用状态时，指示内部电路激活的信号φACT变化成非激活状态(“L”电平)。据此，内部时钟产生电路200停止其操作。因而，因为SDRAM 1000在备用状态下用于产生内部时钟信号int.CLk的电路操作停止，所以，可以谋求减少耗电。
图2为用于说明图1所示SDRAM 1000读出操作的时序图。
图2示出脉冲段长度为8、/cs等待时间为3的情况。
根据芯片选择信号ext./CS及行地址选通信号ext./RAS在周期1中该时钟信号Ext.CLk的上升沿上都是激活状态(“L”电平)，把行地址Xa取入到DRAM1000中。另一方面，根据在周期1的外部时钟信号Ext.CLk的上升沿上，信号ext.RAS是“L”电平、信号ext./CAS及信号ext./WE是“H”电平，指示内部电路激活的信号ZRASE-A的反相信号φACTarray成为激活状态(“H”电平)，据此，激活指示内部电路激活的信号φACT。即，根据地址信号，激活存储区A。
接着，根据信号ext./CS及信号ext./CAS在周期4中外部时钟信号Ext.CLk的上升沿上都是激活状态(“L”电平)，把列地址信号Yb取出到DRAM 1000中。根据该列地址信号的取出结束，在周期6中的外部时钟信号Ext.CLk的上升沿上，指示数据输出的信号φO成为激活状态(“H”电平)。接着，根据信号ext./CS、信号ext./RAS及信号ext./WE在周期7中外部时钟信号Ext.CLk的上升沿上是激活状态(“H”电平)，指示存储区A的预充电，据此，指示存储区阵列激活的信号φACTarray成为非激活状态(“L”电平)。
另一方面，根据/cs的等待时间为3，从自周期4起3个周期以后的周期7中的外部时钟信号Ext.CLk的上升沿开始，与外部时钟信号Ext.CLk同步地依次向SDRAM的外部输出已读出的数据b0～b7。
根据信号ext./CS及信号ext./RAS在周期11中外部时钟信号Ext.CLk的上升沿上都是激活状态(“L”电平)，把指示下一个被选择的行的行地址信号Xc取出到DRAM 1000中。另一方面，信号φACTarray变化成激活状态，激活存储区A。
根据周期14的外部时钟信号Ext.CLk的上升沿，根据已读出的数据b7的输出结束，信号φO变化成非激活状态。
进而，根据周期16中外部时钟信号Ext.CLk的上升沿，根据/CSD的等待时间为3，从自周期14中外部时钟信号Ext.CLk的上升沿起3个周期以后的周期17中的外部时钟信号Ext.CLk的上升沿开始，与外部时钟信号Ext.CLk同步地依次输出已从由地址信号Xc及Yd指定的地址依次读出的8位数据d0～d7。
另一方面，根据信号ext./CS、信号ext./RAS及信号ext./WE在周期17中外部时钟信号Ext.CLk的上升沿上是激活状态(“L”电平)，指定存储区A的预先充电操作，信号φACTarray变化成非激活状态(“L”电平)。
根据读出数据d7的输出结束，使信号φO非激活。因而，根据信号φACTarray及信号φO在周期25中外部时钟信号Ext.CLk的上升沿上都是非激活状态，内部电路的电路操作已无效，信号φACT也变化成非激活状态(“L”电平)。
图3为示出产生内部电路激活信号φACT的内部电路激活指示电路300的构成的概略方框图。
内部电路激活指示电路300包括：指令译码器302，用于借助于信号ext./CAS、信号ext./CS、信号ext./RAS、信号ext./WE及内部时钟信号int.CLk的逻辑合成，产生ACT指令及预充电指令；S-R触发器电路306，用于把ACT指令作为置位信号接受、把预充电指令作为复位信号接受，输出信号φACTarray；或非(NOR)电路314，用于接受信号φACTarray及信号φO；反相器316，用于接受或非电路314的输出，输出信号φACT。
即，内部电路激活指示电路300根据信号ext./CAS及信号ext./WE都是非激活状态(“H”电平)，信号ext./RAS及信号ext./CS都是激活状态(“L”电平)，与内部时钟int.CLk同步地使信号φACTarray成为激活状态；根据信号ext./CAS为非激活状态(“H”电平)，信号ext./RAS、信号ext./CS及信号ext./WE为激活状态(“L”电平)，与内部时钟信号int.CLk同步地使信号φACTarray成为非激活状态。
再者，预充电指令包括在内部操作已结束时自动地在与预充电有关的方式下操作时所产生的预充电命令。
因而，根据φACTarray是激活状态、即任一个存储区是激活状态以及信号φO成为激活状态、即数据输出成为激活状态这两点，如果其中任一点是激活状态，信号φACT就是成为激活状态的信号。
图4为更详细地示出图1所示内部时钟产生电路200的构成的概略方框图。
内部时钟产生电路200包括：备用检测电路202，用于根据信号φACT及信号ext./CS检测在SDRAM 1000中已被指示为备用状态，在备用状态下，使时钟激活信号ZPDE成为非激活状态；时钟输入控制电路204，用于根据信号ZPDE加以控制，接受外部时钟信号Ext.CLk，在信号ZPDE为激活状态下原原本本地输出外部时钟信号Ext.CLk，在信号ZPDE为非激活状态下停止信号Ext.CLk的输出；时钟缓冲器206，用于接受时钟输入控制电路204的输出，将其变换成与外部时钟信号Ext.CLk同步的具有给定脉冲宽度的内部时钟信号int.CLk，并且进行输出。
备用检测电路202包括：或非电路210，在其一个输入结点上接受芯片选择信号ext./CS，在其另一个输入结点上接受地电位；反相器212，用于接受或非电路210的输出，将其反相后输出；反相器216，用于接受信号φACT的输出，将其反相后输出；延时级218，用于接受反相器216的输出，将其延时给定时间后，反相输出；与非电路220，用于接受反相器216的输出及延时级218的输出；与非电路222，在其一个输入端上接受与非电路220的输出信号即掉电置位信号PDS，在其另一个输入端上接受时钟激活信号ZPDE；与非电路214，在其一个输入结点上接受与非电路222的输出，在其另一个结点上接受反相器212的输出信号即掉电复位信号PDRS，输出信号ZPDE。
时钟输入控制电路204包括：与非电路230，在其一个输入结点上接受外部时钟信号Ext.CLk，在其另一个输入结点上接受信号ZPDE；反相器232，用于接受与非电路230的输出，将其反相后输出。
图5为更详细地示出图4所示时钟缓冲器206的构成的概略方框图。
时钟缓冲器206包括：奇数级的延时电路240，用于接受时钟输入控制电路204的输出，将其延时给定时间后输出；与非电路242，用于接受延时电路240的输出及时钟输入控制电路204的输出；反相器244，用于接受与非电路242的输出，将其反相后，输出内部时钟int.CLk。
图6为用于说明图4所示内部时钟产生电路的操作的时序图。
在信号φACTarray及信号φO都已成为非激活状态的情况下，响应于在时刻t1的外部时钟信号Ext.CLk的上升沿，信号φACT变化成非激活状态(“L”电平)。
据此，备用检测电路200中掉电置位信号PDS只在借助于延时级218确定的给定时间内成为激活状态(“L”电平)。根据掉电置位信号PDS的激活，信号ZPDE变化成非激活状态(“L”电平)。据此，时钟输入控制电路204停止向时钟缓冲器206输出外部时钟信号Ext.CLk。伴随着这一点，在时刻t2，内部时钟信号int.CLk的输出操作也停止了。
接着，在时刻t3，芯片选择信号ext./CS成为激活状态(“L”电平)，在备用检测电路202中的掉电复位信号PDRS也成为激活状态(“L”电平)。据此，从与非电路214输出的信号ZPDE再一次恢复到激活状态(“H”电平)。
根据信号ZPDE变化成激活状态，在时刻t4以后，再一次开始内部时钟信号int.CLk的输出。
如上面所说明的那样，在实施例1的SDRAM 1000中，在SDRAM1000为备用状态的情况下，为了从外部对SDRAM 1000提供任何指令，根据芯片选择信号ext./CS成为激活状态(“L”电平)，开始从内部时钟产生电路2000输出内部时钟信号int.CLk。另一方面，在SDRAM 1000内部，根据在进行存储区激活的状态下或者在进行数据输出的状态下、即在内部电路为激活状态的期间内成为激活状态的信号φACT变得无效了，停止内部时钟信号int.CLk的输出操作。
因而，在SDRAM 1000中，在备用状态下，因为输出内部时钟信号int.CLk的时钟缓冲器206不进行操作，所以，可以抑制在备用状态下的耗电。
而且，因为芯片选择信号ext./CS是从外部以非同步方式输入的信号，所以，该芯片选择信号ext./CS对外部时钟信号Ext.CLk的建立时间一般以2ns(或3ns)的规格加以规定。因此，如果在信号ext./CS成为“L”电平以后2ns(或3ns)以内信号ZPDE恢复到激活状态(“H”电平)，内部时钟信号int.CLk就开始输出操作，则在规格上不产生问题。根据信号ext./CS以非同步方式输入，一般，上述那样的2ns(或3ns)的时间为有裕量的规格，因此，例如，即使在数据的读出操作及数据的写入操作等高速化了的情况下，也可以确保这样的裕量。
总之，即使在SDRAM的操作高速化了的情况下，也可以谋求SDRAM 1000在备用时的低耗电化，而对读出操作及写入操作的裕量不产生影响。
这样，本发明的操作基于以非同步方式从外部输入的芯片选择信号，它与现有技术中在备用状态时使SDRAM外部输入输出管脚的第一级输入电路断电根本不同；还有，它与现有技术中在备用状态时简单地使微机系统的DRAM的时钟信号的发生停止也根本不同。
实施例2
图7为示出本发明实施例2的内部时钟产生电路中备用检测电路400的构成的概略方框图。
实施例2的SDRAM的构成与图1所示SDRAM 1000的构成，只有图7所示的备用检测电路400的构成不同。
备用检测电路400与图4所示实施例1备用检测电路202的构成的不同有下面各点。
即，在于：备用检测电路400包括：与非电路402，用于在芯片选择信号ext./CS成为激活状态的期间内，在对SDRAM输入了指示备用操作的指令(不工作的指令，下面称为NOP)的情况下，把输出信号变成高电平；延时级404，用于接受与非电路402的输出，将其延时给定时间后，反相输出；与非电路406，用于接受与非电路402的输出及延时级404的输出，输出第2掉电置位信号PDS2。
下面，把从与非电路220输出的信号称为第1掉电置位信号PDS1，其中，与非电路220用于接受延时级218的输出及反相器216的输出，延时级218接受借助于反相器216把信号φACT反相后的信号，将其延迟给定时间后输出。
进而，在备用检测电路400中，与备用检测电路202的构成的不同在于，在备用检测电路202的构成中，接受掉电置位信号PDS及与非电路214的输出即信号ZPDE的与非电路变成为接受信号ZPDE、信号PDS1及信号PDS2的3个输入端的与非电路422。
其它各点，备用检测电路400的构成与图4所示备用检测电路202的构成相同，因此，对同一部分标以同一符号，就不重复其说明了。
在这里，为了指定NOP的指令，在外部时钟信号Ext.CLk的上升沿上，分别需要芯片选择信号ext./CS为激活状态(“L”电平)，信号ext./RAS为“H”电平，信号ext./CAS为“H”电平，信号ext./WE为“H”电平。
通过各个外部控制信号成为上述电平，在第1控制信号产生电路62中，分别产生内部控制信号CS0、ZRAS0及ZCAS0。
图8为用于示出这些信号时间变化的时序图。
据在时刻t1，在外部时钟信号Ext.CLk上升之际，芯片选择信号ext./CS为激活状态，与内部时钟信号int.CLk同步地产生单稳态脉冲CS0。同样地，在时刻t1时外部时钟信号Ext.CLk的上升沿上，信号ext./RAS为非激活状态，与内部时钟信号int.CLk同步地使单稳态脉冲ZRAS0成为激活状态。
进而，根据在时刻t1时外部时钟信号Ext.CLk的上升沿上，信号ext/CAS为非激活状态，与内部时钟信号int.CLk同步地使单稳态脉冲ZCAS0成为激活状态。
图7所示与非电路402因为接受这些信号CS0、ZRAS0及ZCAS0，所以，如图8所说明的那样，在借助于外部控制信号的组合指定了NOP指令的情况下，与非电路402的输出信号变化成“L”电平。据此，从与非电路406输出具有由延时级404确定的给定脉冲宽度的掉电置位信号PDS2。
图9为用于说明借助于从图7所示备用检测电路400以及该备用检测电路输出的信号ZPDE加以控制而产生的内部时钟信号int CLk的时间变化的时序图。
在瞬变t1，伴随着内部电路操作的结束，信号φACT从“H”电平的激活状态变化成“L”电平的非激活状态。据此，从图7所示与非电路220输出的掉电置位信号PDS1成为激活状态。根据信号PDS1的激活，时钟激活信号ZPDE变化成“L”电平，在时刻t2，在内部时钟信号int.CLk下降沿以后，停止内部时钟信号int.CLk的产生操作。
即，与实施例1的图6中所说明了的相同，伴随着内部电路操作的停止，内部时钟信号int.CLk的产生操作也停止了。
另一方面，如上述那样，在备用状态下，在把NOP指令输入到SDRAM中的情况下，芯片选择信号ext./CS成为激活状态。因而，在实施例1的备用检测电路200中，在备用状态下，在把NOP指令输入了的情况下，信号ZPDE已变化成激活状态(“H”电平)，开始了内部时钟信号的产生操作。
即，换言之，在图4所示实施例1的备用检测电路202的构成中，与信号ext./CS成为“L”电平、把由门214及222构成的锁存电路复位、以使信号ZPDE成为激活状态不同，而是只接受NOP指令，不继续输入指示进行内部操作的指令。因此，信号φACT保持为非激活(“L”电平)状态，信号ZPDE保持为“H”电平。这样，在备用状态下，在指定NOP指令时，尽管在备用状态下，内部时钟信号int.CLk的产生操作也开始了。
与此相反，在图7所示备用检测电路400中，借助于下面所说明那样的操作，在备用操作中，即使在指定了NOP指令的情况下，在内部时钟信号int.CLk的生成动作中，可以谋求进一步减少电力。
即，在时刻t3，把NOP指令输入，根据信号ext./CS成为非激活状态(“L”电平)，掉电复位信号PDRS也变化成激活状态。据此，信号ZPDE一旦变化成激活状态(“H”电平)，在信号ZPDE的控制下，内部时钟信号int.CLk变化成激活状态。
但是，如图8说明了的那样，在时刻t4，当内部时钟信号int.CLk上升时，信号CS0、信号ZRAS0、信号ZCAS0分别随之变化成激活状态(“H”电平)。此后，当信号CS0、信号ZRAS0、信号ZCAS0响应于内部时钟int.CLk在时刻ts时的下降沿而变化成非激活状态(“L”电平)时，从图7所示与非电路406输出的掉电置位信号PDS2随之成为激活状态。因而，由与非电路422及与非电路214构成的锁存电路的状态变化成置位状态，在时刻t6，信号ZPDE再一次变化成非激活状态。
如上面说明了的那样，在实施例2的SDRAM中，在备用状态下，在接受了NOP指令的情况下，内部时钟信号int.CLk的产生操作也不保持在激活状态下，因此，可以谋求减少耗电。
而且，即使在为了提高SDRAM的读出操作或写入操作中的操作速度而提高了时钟速度的情况下，也不引起备用状态下的耗电的增大。
实施例3
图10为示出本发明实施例3备用检测电路500的构成的概略方框图。
实施例3的备用检测电路500的构成与图4所示实施例1备用检测电路202的构成的不同有下面各点。
即，备用检测电路500包括：反相器502，用于接受信号CS0，将其反相后输出；延时电路504，用于接受反相器502的输出，将其延迟给定时间后倒相输出；与非电路506，用于接受反相器502及延时电路504的输出，输出掉电置位信号PDS2。
备用检测电路500在备用检测电路202的构成中包括三输入与非电路514来代替与非电路214，该与非电路514在其第1输入结点上接受借助于反相器508把信号φACT反相了的信号，在其第2输入结点上接受掉电复位信号PDRS，输出信号ZPDE。进而，在备用检测电路500中，包括三输入与非电路522来代替与非电路222，该与非电路522接受信号ZPDE、掉电置位信号PDS1、掉电置位信号PDS2。把三输入与非电路522的输出输入到三输入与非电路514的第3输入结点上。
其它各点，备用检测电路500的构成与图4所示实施例1的备用检测电路202的构成相同，因此，对同一部分标以同一符号，就不重复其说明了。
图11为用于说明图10所示实施例3的备用检测电路500以及借助于从该备用检测电路500输出的信号ZPDE加以控制而产生的内部时钟信号int.CLk的时间变化的时序图。
在时刻t1，信号φACT成为激活状态，第1掉电置位信号PDS1成为激活状态，据此，信号ZPDE成为非激活状态(“L”电平)，据此，在时刻t2，停止内部时钟信号int.CLk的产生操作，在这一方面，与图6所示实施例1的内部时钟产生电路的操作相同。
再一次参照图11，根据在时刻t3，芯片选择信号ext./CS成为激活状态(“L”电平)，掉电复位信号PDRS成为激活状态，据此，信号ZPDE变化成激活状态(“H”电平)。借助于信号ZPDE加以控制，在时刻t4，开始内部时钟信号int.CLk的产生操作。
响应于在时刻t4上内部时钟信号int.CLk的上升沿，信号CS0成为激活状态，响应于在时刻t5上内部时钟信号int.CLk的下降沿，信号CS0变化成非激活状态。响应于向该信号CS0的非激活状态的变化，第2掉电置位信号PDS2变化成激活状态(“L”电平)，据此，ZPDE再一次恢复到非激活状态(“L”电平)。
即，在实施例3的内部时钟产生电路中，在SDRAM的内部电路执行操作中(φACT为“H”电平)，因为构成为其反相信号输入到与非电路514的第1输入结点上，所以，信号ZPDE必然固定于“H”电平。还有，如图11中说明了的那样，在备用状态下，通过使信号ext./CS成为激活状态(“L”电平)，信号ZPDE变化成“H”电平，但是，在信号ext./CS恢复到“H”电平的时刻，在完全未输入使内部电路激活的指令的情况下，因为信号φACT保持为“L”电平，所以，信号ZPDE再一次恢复到非激活状态(“L”电平)。因此，与实施例2的内部时钟产生电路同样地，在备用状态下，即使在从外部接受了NOP指令的情况下，也不保持开始了内部时钟信号的产生操作的状态，因此，可以抑制在备用状态下的耗电的增大。
实施例4
图12为示出本发明实施例4的内部时钟产生电路600的构成的概略方框图。
在内部时钟产生电路600的构成中，备用检测电路602的构成与图10所示实施例3备用检测电路500的构成的不同有下面各点。
即，在实施例4的备用检测电路602中，构成为掉电复位信号PDRS从反相器606输出；反相器606接受与电路604的输出，而与电路604接受芯片选择信号ext./CS的反相信号及外部时钟信号Ext.CLk的反相信号。
其它各点与图10所示实施例3的备用检测电路500的构成相同，因此，对同一部分标以同一符号，就不重复其说明了。
即，因为信号ext./CS对SDRAM以非同步方式输入，所以，在外部时钟信号Ext.CLk为“H”电平的期间内，当信号ext./CS变化成激活状态(“L”电平)时，在实施例3的备用检测电路500中，信号ZPDE立刻就成为激活状态(“H”电平)了，正如下面说明的那样，作为内部时钟信号int.CLk，存在着错误地产生了具有不充分的脉冲长度的信号的问题。
图13为用于说明图12所示内部时钟产生电路的操作的时序图。
在时刻t1，信号φACT下降到非激活状态(“L”电平)，响应于此，掉电置位信号PDS1成为激活状态，信号ZPDE下降到“L”电平。据此，在时刻t2，停止内部时钟信号int.CLk的产生操作。
在这里，在图10所示实施例3的备用检测电路500中，在时刻t3’，外部时钟信号Ext.CLk为“H”电平，对其一直到成为“L”来说具有充分的时间富余，当芯片选择信号ext./CS下降到激活状态(“L”电平)时，响应于此，掉电复位信号PDRS成为激活状态，信号ZPDE上升到激活状态(“H”电平)。据此，在时刻t4’，内部时钟信号int.CLk上升到“H”电平，响应于外部时钟信号Ext.CLk的下降沿，在时刻t5’，内部时钟信号int.CLk下降到“L”电平。
即，利用外部时钟信号Ext.CLk的激活时刻及芯片选择信号ext./CS的激活时刻，产生了在时刻t4’～时刻t5’的期间内成为激活状态那样的内部时钟信号int.CLk(图中，以虚线示出)。
与此相反，在图13中，如实线所示，在实施例4的备用检测电路中，不是产生这样的内部时钟信号，而是能够产生更加完全的内部时钟信号。
即，在时刻t3，即使在芯片选择信号ext./CS变化成激活状态(“L”电平)的情况下，一直到外部时钟信号Ext.CLk下降以前，掉电复位信号PDRS也不变化成激活状态(“L”电平)。因此，从外部时钟信号Ext.CLk成为非激活状态以后开始，信号ZPDE变化成激活状态(“H”电平)。因此，借助于信号ZPDE的激活，内部时钟信号int.CLk变化成激活状态(“H”电平)是响应于下一个外部时钟信号Ext.CLk的上升沿而产生的。
因此，在时刻t4，在内部时钟信号int.CLk上升到激活状态以后，根据外部时钟信号Ext.CLk再一次下降到“L”电平，在时刻t5，内部时钟信号int.CLk下降到“L”电平。
据此，信号CS0下降到“L”电平，使掉电置位信号PDS2变化成激活状态。根据信号PDS2向激活状态的变化，信号ZPDE再一次向非激活状态(“L”电平)恢复。
在实施例4的内部时钟产生电路中，如通过图13说明了的那样，根据输入到或非电路604上的信号Ext.CLk及信号ext./CS产生掉电复位信号PDRS，以便只有当信号ext./CS及信号Ext.CLk都是“L”电平时、信号ZPDE才成为激活状态(“H”电平)。
因而，在实施例4中，利用外部时钟信号Ext.CLk及芯片选择信号ext./CS的激活时刻，而没有误产生内部时钟信号int.CLk的问题。
实施例5
图14为示出本发明实施例5内部时钟产生电路700的构成的概略方框图。
内部时钟产生电路700的构成与图12所示内部时钟产生电路600的构成的不同有以下各点。
即，在实施例5的内部时钟产生电路的备用检测电路702中，借助于下述那样的构成，产生掉电复位信号PDRS。
即，备用检测电路702包括：或非电路703，在其一个输入结点上接受芯片选择信号ext./CS，在其另一个输入结点上接受地电位；或非电路704，在其一个输入结点上接受外部时钟信号Ext.CLk，在其另一个输入结点上接受地电位；延时电路706，用于接受或非电路704的输出，将其延时给定时间后输出；与非电路708，用于接受延时电路706的输出及或非电路703的输出，输出掉电复位信号PDRS。
其它各点与图12所示实施例4的内部时钟产生电路的构成相同，因此，对同一部分标以同一符号，就不重复其说明了。
在图12所示实施例4的内部时钟产生电路中，在芯片选择信号ext./CS成为激活状态(“L”电平)以后，在外部时钟信号Ext.CLk立刻成为“H”电平的情况下，换言之，在芯片选择信号ext./CS对外部时钟信号Ext.CLk的建立严格的情况，不能否定不充分地产生掉电复位信号PDRS的可能性，但是，在实施例5的备用检测电路702中，没有产生这样的情况。
图15为用于说明图14所示内部时钟产生电路的操作的时序图。
在时刻t1，信号φACT成为非激活状态(“L”电平)，据此，在时刻t2，停止内部时钟信号int.CLk的产生操作，在这一方面，与图13所示实施例4的内部时钟产生电路的操作相同。
在实施例5的内部时钟产生电路中，在时刻t3即使在紧接在芯片选择信号ext./CS成为激活状态之后、外部时钟信号Ext.CLk就成为“H”电平的情况下，在掉电复位信号响应于芯片选择信号ext./CS的下降沿、在时刻t4变化成激活状态以后，一直到它再一次成为非激活状态(“H”电平)的时间，从外部时钟信号Ext.CLk上升到“H”电平的时间以后，也就成为借助于延时电路706所确定的延时时间的范围了。
因而，即使在此情况下，也不产生掉电复位信号的激活脉冲的脉冲长度非常短的问题。
根据掉电复位信号PDRS在时刻t4的激活，信号ZPDE上升到“H”电平。当该信号ZPDE激活时，响应于外部时钟信号Ext.CLk上升到“H”电平，在时刻t5开始内部时钟信号int.CLk的产生操作。
在时刻t5，在内部时钟信号int.CLk上升到“H”电平，以后，在时刻t6，响应于它下降到“L”电平，信号CS0也下降到“L”电平。
根据该信号CS0的下降沿，掉电置位信号PDS2成为激活状态(“L”电平)，响应于此，信号ZPDE再一次恢复到非激活状态(“L”电平)。
因而，在实施例5中，在备用状态下，在输入了NOP指令的情况下，也不保持开始了内部时钟信号int.CLk的产生操作的状态，因此，可以抑制在备用状态下的耗电的增大。
而且，即使在紧接在芯片选择信号ext./CS激活之后外部时钟信号Ext.CLk就上升为“H”电平的情况下，也可靠地产生掉电复位信号PDRS，因此，备用检测电路702不形成误操作。

Claims (10)

1.一种同步式半导体存储器，与由一系列脉冲串构成的外部时钟信号同步地取出包括控制信号及地址信号的多个外部信号，并且输出存储数据，其特征在于，包括：
存储单元阵列(71a，71a’，71b，71b’)，它们具有行列状配置的多个存储单元；
内部时钟产生装置(200)，用于接受所述外部时钟信号(Ext.CLk)，产生内部时钟信号(int.CLk)；
所述内部时钟产生装置根据指示允许所述同步式半导体存储器与外部的所述外部信号对话的芯片选择信号(ext./CS)的激活，激活所述内部时钟信号的产生操作，根据激活所述存储单元的选择操作的内部电路激活信号(φACT)的非激活，使所述内部时钟信号的产生操作非激活；
所述同步式半导体存储器进而包括：
控制装置(62，63，65，66，68)，用于根据所述外部信号，输出所述内部电路激活信号，并且，根据所述内部时钟信号及所述外部信号，控制所述同步式半导体存储器数据的输入输出操作；
选择装置(52a，52a’，52b，52b’，53a，53a’，53b，53b’)，用于借助于所述控制装置加以控制，与所述内部时钟信号同步，根据来自外部的行地址信号，选择所述存储单元阵列中对应的存储单元；
数据输入输出装置，用于在所述选择了的存储单元与外部之间、与所述内部时钟信号同步地进行存储数据的接收和传送；
其中，所述内部时钟产生装置包括：
时钟输入控制装置(204)，用于在时钟激活信号(ZPDE)的控制下，开始或停止输出从外部接受的所述外部时钟信号；
备用检测装置(202)，用于根据所述芯片选择信号的激活，激活所述时钟激活信号，根据所述内部电路激活信号的非激活，使所述时钟激活信号非激活；
时钟缓冲装置(206)，用于接受所述时钟输入控制装置的输出，将其变换成内部时钟信号。
2.根据权利要求1中所述的同步式半导体存储器，其特征在于：
所述外部信号包括：
外部行地址选通信号(ext./RAS)，
外部列地址选通信号(ext./CAS)，
外部写允许信号(ext./WE)；
所述控制装置根据所述外部行地址选通信号在所述外部时钟信号的激活沿上为激活状态、并且所述列地址选通信号及所述写允许信号之任一者为非激活状态，激活所述内部电路激活信号。
3.根据权利要求2中所述的同步式半导体存储器，其特征在于，
所述备用检测装置包括：
芯片选择信号缓冲器(210，212)，用于根据所述芯片选择信号的激活沿，激活掉电复位信号；
第1脉冲产生装置(216，218，220)，用于响应于所述内部电路激活信号的非激活，输出给定脉冲长度的掉电置位信号；
第1二输入与非门(222)，用于在第1输入结点上接受所述时钟激活信号，在第2输入结点上接受所述掉电置位信号；
第2二输入与非门(214)，用于在第1输入结点上接受所述掉电复位信号，在第2输入结点上接受所述第1二输入与非门的输出，输出所述时钟激活信号。
4.一种同步式半导体存储器，与由一系列脉冲串构成的外部时钟信号同步地取出包括控制信号及地址信号的多个外部信号，并且输出存储数据，其特征在于，包括：
存储单元阵列(71a，71a’，71b，71b’)，它们具有行列状配置的多个存储单元；
内部时钟产生装置(200)，用于接受所述外部时钟信号(Ext.CLk)，产生内部时钟信号(int.CLk)；
所述内部时钟产生装置根据指示允许所述同步式半导体存储器与外部的所述外部信号对话的芯片选择信号(ext./CS)的激活，激活所述内部时钟信号的产生操作，根据激活所述存储单元的选择操作的内部电路激活信号(φACT)的非激活，使所述内部时钟信号的产生操作非激活；
所述同步式半导体存储器进而包括：
控制装置(62，63，65，66，68)，用于根据所述外部信号，输出所述内部电路激活信号，并且，根据所述内部时钟信号及所述外部信号，控制所述同步式半导体存储器数据的输入输出操作；
选择装置(52a，52a’，52b，52b’，53a，53a’，53b，53b’)，用于借助于所述控制装置加以控制，与所述内部时钟信号同步，根据来自外部的行地址信号，选择所述存储单元阵列中对应的存储单元；
数据输入输出装置，用于在所述选择了的存储单元与外部之间、与所述内部时钟信号同步地进行存储数据的接收和传送，
所述控制装置进而在所述内部电路激活信号的非激活期间内，根据所述芯片选择信号的激活及所述控制信号，输出指示所述同步式半导体存储器的备用操作的待机指示信号；
所述内部时钟产生装置包括：
时钟输入控制装置，用于在时钟激活信号的控制下，开始或停止输出从外部接受的所述外部时钟信号，
备用检测装置(400)，用于根据所述芯片选择信号的激活，激活所述时钟激活信号，根据所述内部电路激活信号的非激活及所述待机指示信号的激活中之一，使所述时钟激活信号非激活，
时钟缓冲装置，用于接受所述时钟输入控制装置的输出，将其变换成内部时钟信号。
5.根据权利要求4中所述的同步式半导体存储器，其特征在于，
所述控制信号包括：
外部行地址选通信号，
外部列地址选通信号，
外部写允许信号；
所述控制装置根据在所述外部时钟信号的激活沿上所述芯片选择信号为激活状态、并且所述外部行地址选通信号、所述列地址选通信号及所述写允许信号之任一者为非激活状态，激活所述待机指示信号。
6.根据权利要求4中所述的同步式半导体存储器，其特征在于，
所述备用检测装置包括：
芯片选择信号缓冲器(210，212)，用于根据所述芯片选择信号的激活沿，激活掉电复位信号(PDRS)；
第1脉冲产生装置(216，218，220)，用于响应于所述内部电路激活信号的非激活，输出给定脉冲长度的第1掉电置位信号(PDS1)；
第2脉冲产生装置(402，404，406)，用于响应于所述待机指示信号的激活，输出给定脉冲长度的第2掉电置位信号(PDS2)；
三输入与非门(422)，用于在第1输入结点上接受所述时钟激活信号，在第2输入结点上接受所述第1掉电置位信号，在第3输入结点上接受所述第2掉电置位信号；
二输入与非门(214)，用于在第1输入结点上接受所述掉电复位信号，在第2输入结点上接受所述三输入与非门的输出，输出所述时钟激活信号。
7.一种同步式半导体存储器，与由一系列脉冲串构成的外部时钟信号同步地取出包括控制信号及地址信号的多个外部信号，并且输出存储数据，其特征在于，包括：
存储单元阵列(71a，71a’，71b，71b’)，它们具有行列状配置的多个存储单元；
内部时钟产生装置(200)，用于接受所述外部时钟信号(Ext.CLk)，产生内部时钟信号(int.CLk)；
所述内部时钟产生装置根据指示允许所述同步式半导体存储器与外部的所述外部信号对话的芯片选择信号(ext./CS)的激活，激活所述内部时钟信号的产生操作，根据激活所述存储单元的选择操作的内部电路激活信号(φACT)的非激活，使所述内部时钟信号的产生操作非激活；
所述同步式半导体存储器进而包括：
控制装置(62，63，65，66，68)，用于根据所述外部信号，输出所述内部电路激活信号，并且，根据所述内部时钟信号及所述外部信号，控制所述同步式半导体存储器数据的输入输出操作；
选择装置(52a，52a’，52b，52b’，53a，53a’，53b，53b’)，用于借助于所述控制装置加以控制，与所述内部时钟信号同步，根据来自外部的行地址信号，选择所述存储单元阵列中对应的存储单元；
数据输入输出装置，用于在所述选择了的存储单元与外部之间、与所述内部时钟信号同步地进行存储数据的接收和传送，
所述内部时钟产生装置包括：
时钟输入控制装置，用于在时钟激活信号的控制下，开始或停止输出从外部接受的所述外部时钟信号；
备用检测装置(500，600，700)，用于在所述内部电路激活信号的激活期间内，激活所述时钟激活信号，在所述内部电路激活信号的非激活期间内，根据所述芯片选择信号的激活来激活所述时钟激活信号，并且，根据所述芯片选择信号的非激活，使所述时钟激活信号非激活；
时钟缓冲装置，用于接受所述时钟输入控制装置的输出，将其变换成内部时钟信号。
8.根据权利要求7中所述的同步式半导体存储器，其特征在于，
所述备用检测装置包括：
芯片选择信号缓冲器，用于根据所述芯片选择信号的激活沿，激活掉电复位信号；
第1脉冲产生装置(216，218，220)，用于响应于所述内部电路激活信号的非激活，输出给定脉冲长度的第1掉电置位信号(PDS1)；
第2脉冲产生装置(502，504，506)，用于响应于所述芯片选择信号激活以后产生的内部时钟信号的非激活沿，输出给定脉冲长度的第2掉电置位信号；
第1三输入与非门(522)，用于在第1输入结点上接受所述时钟激活信号，在第2输入结点上接受所述第1掉电置位信号，在第3输入结点上接受所述第2掉电置位信号；
第2三输入与非门(514)，用于在第1输入结点上接受所述内部电路激活信号的反相信号，在第2输入结点上接受所述掉电复位信号，在第3输入结点上接受所述第1三输入与非门的输出，输出所述时钟激活信号。
9.根据权利要求7中所述的同步式半导体存储器，其特征在于，
所述备用检测装置包括：
芯片选择信号缓冲器(604，606)，用于根据所述芯片选择信号激活、并且外部时钟信号非激活，激活掉电复位信号(PDRS)；
第1脉冲产生装置(216，218，220)，用于响应于所述内部电路激活信号的非激活，输出给定脉冲长度的第1掉电置位信号；
第2脉冲产生装置(502，504，506)，用于响应于所述芯片选择信号激活以后产生的内部时钟信号的非激活，输出给定脉冲长度的第2掉电置位信号；
第1三输入与非门(522)，用于在第1输入结点上接受所述时钟激活信号，在第2输入结点上接受所述第1掉电置位信号，在第3输入结点上接受所述第2掉电置位信号；
第2三输入与非门(514)，用于在第1输入结点上接受所述内部电路激活信号的反相信号，在第2输入结点上接受所述掉电复位信号，在第3输入结点上接受所述第1三输入与非门的输出，输出所述时钟激活信号。
10.根据权利要求7中所述的同步式半导体存储器，其特征在于，
所述备用检测装置包括：
芯片选择信号缓冲器(703，708)，用于根据所述芯片选择信号激活、并且外部时钟信号非激活后经过了给定的时间来激活掉电复位信号；
第1脉冲产生装置(216，218，220)，用于响应于所述内部电路激活信号的非激活，输出给定脉冲长度的第1掉电置位信号(PDS1)；
第2脉冲产生装置(502，504，506)，用于响应于所述芯片选择信号激活以后产生的内部时钟信号的非激活沿，输出给定脉冲长度的第2掉电置位信号(PDS2)；
第1三输入与非门(522)，用于在第1输入结点上接受所述时钟激活信号，在第2输入结点上接受所述第1掉电置位信号，在第3输入结点上接受所述第2掉电置位信号；
第2三输入与非门(514)，用于在第1输入结点上接受所述内部电路激活信号的反相信号，在第2输入结点上接受所述掉电复位信号，在第3输入结点上接受所述第1三输入与非门的输出，输出所述时钟激活信号。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269313B1 (ko) * 1997-11-07 2000-12-01 윤종용 대기시전류소모가적은반도체메모리장치
JP2000048567A (ja) 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100295042B1 (ko) * 1998-05-25 2001-07-12 윤종용 대기전류감소기능을갖는동기식디램반도체장치
JP3178423B2 (ja) * 1998-07-03 2001-06-18 日本電気株式会社 バーチャルチャネルｓｄｒａｍ
JP4540137B2 (ja) * 1998-07-24 2010-09-08 ルネサスエレクトロニクス株式会社 同期型半導体記憶装置
JP2000048566A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3746161B2 (ja) * 1998-11-19 2006-02-15 富士通株式会社 半導体装置
JP3549751B2 (ja) * 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
JP3926506B2 (ja) * 1999-05-28 2007-06-06 富士通株式会社 半導体記憶装置
KR100296920B1 (ko) * 1999-06-28 2001-07-12 박종섭 반도체메모리장치의 데이터 기록 동작 제어 장치
KR100361865B1 (ko) * 1999-06-29 2002-11-23 주식회사 하이닉스반도체 어드레스 스트로브장치
JP2001014847A (ja) * 1999-06-30 2001-01-19 Toshiba Corp クロック同期回路
JP2001155483A (ja) * 1999-11-30 2001-06-08 Mitsubishi Electric Corp 半導体記憶装置
JP3674833B2 (ja) * 2000-02-16 2005-07-27 シャープ株式会社 同期型半導体記憶装置
CA2316590A1 (en) * 2000-08-23 2002-02-23 Celestica International Inc. System and method for using a synchronous device with an asynchronous memory controller
JP2002109880A (ja) * 2000-09-28 2002-04-12 Toshiba Corp クロック同期回路
KR100393217B1 (ko) * 2001-03-09 2003-07-31 삼성전자주식회사 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈
US6948084B1 (en) * 2001-05-17 2005-09-20 Cypress Semiconductor Corporation Method for interfacing a synchronous memory to an asynchronous memory interface and logic of same
JP2002343081A (ja) * 2001-05-18 2002-11-29 Mitsubishi Electric Corp 半導体記憶装置
KR100477836B1 (ko) * 2002-05-30 2005-03-23 주식회사 하이닉스반도체 클럭 드라이버
KR100507874B1 (ko) * 2002-10-30 2005-08-17 주식회사 하이닉스반도체 클럭 동기화 회로를 구비한 동기식 반도체 메모리 장치 및클럭 동기화 회로의 클럭 트리 온/오프 제어회로
US7161214B2 (en) * 2003-01-16 2007-01-09 United Memories, Inc. Reduced gate delay multiplexed interface and output buffer circuit for integrated circuit devices incorporating random access memory arrays
JP2004273008A (ja) * 2003-03-07 2004-09-30 Elpida Memory Inc クロック同期式半導体記憶装置
JP4577574B2 (ja) 2006-02-07 2010-11-10 日本電気株式会社 データ送信装置及びデータ受信装置並びにデータ送信方法及びデータ受信方法
JP2008021340A (ja) * 2006-07-10 2008-01-31 Toshiba Microelectronics Corp 半導体装置
KR100748462B1 (ko) 2006-09-13 2007-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 리시버 회로
KR100812602B1 (ko) 2006-09-29 2008-03-13 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100772689B1 (ko) * 2006-09-29 2007-11-02 주식회사 하이닉스반도체 스몰클럭버퍼를 포함하는 메모리장치.
US7755403B2 (en) * 2006-11-14 2010-07-13 Hynix Semiconductor Inc. Apparatus and method of setting operation mode in DLL circuit
KR100845780B1 (ko) * 2006-12-07 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 생성 회로
US8266405B2 (en) 2006-12-13 2012-09-11 Cypress Semiconductor Corporation Memory interface configurable for asynchronous and synchronous operation and for accessing storage from any clock domain
KR100902047B1 (ko) * 2007-02-09 2009-06-15 주식회사 하이닉스반도체 클럭 조절 회로 및 이를 이용한 반도체 메모리 장치
CN101039155B (zh) * 2007-03-28 2011-06-08 北京中星微电子有限公司 控制通信接口的同步时钟的方法、装置及系统
KR100863533B1 (ko) * 2007-03-29 2008-10-15 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
KR100892640B1 (ko) * 2007-05-10 2009-04-09 주식회사 하이닉스반도체 반도체 집적 회로
JP2009020953A (ja) 2007-07-11 2009-01-29 Elpida Memory Inc 同期式半導体装置及びこれを有するデータ処理システム
US7729191B2 (en) 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same
JP2009124532A (ja) 2007-11-16 2009-06-04 Nec Electronics Corp 半導体集積回路
US8291248B2 (en) * 2007-12-21 2012-10-16 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
CA2701180A1 (en) 2007-12-21 2009-07-02 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
KR100968150B1 (ko) 2008-04-28 2010-07-06 주식회사 하이닉스반도체 클럭제어회로 및 이를 이용한 반도체 메모리 장치
KR100954111B1 (ko) * 2008-06-05 2010-04-23 주식회사 하이닉스반도체 반도체 메모리장치
JP4723679B2 (ja) * 2009-01-14 2011-07-13 エルピーダメモリ株式会社 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法
KR101053523B1 (ko) * 2009-05-08 2011-08-03 주식회사 하이닉스반도체 반도체 집적 회로의 지연 장치 및 그 제어 방법
CN102034526B (zh) * 2010-12-17 2013-06-12 曙光信息产业股份有限公司 一种用fpga实现的sdram刷新的方法
JP5418528B2 (ja) * 2011-03-25 2014-02-19 富士通セミコンダクター株式会社 半導体メモリ
CN102426854A (zh) * 2011-12-13 2012-04-25 曙光信息产业(北京)有限公司 一种降低ddr3内存刷新功耗的方法
KR20150122654A (ko) * 2013-02-25 2015-11-02 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치
WO2017130082A1 (en) * 2016-01-29 2017-08-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69325119T2 (de) * 1992-03-19 1999-11-04 Kabushiki Kaisha Toshiba, Kawasaki Taktsynchronisierter Halbleiterspeicheranordnung und Zugriffsverfahren
JP3346827B2 (ja) * 1993-05-25 2002-11-18 三菱電機株式会社 同期型半導体記憶装置
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
JP2838967B2 (ja) * 1993-12-17 1998-12-16 日本電気株式会社 同期型半導体装置用パワーカット回路
JPH07182857A (ja) * 1993-12-24 1995-07-21 Toshiba Corp マイコンシステム
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP3272914B2 (ja) * 1995-08-31 2002-04-08 富士通株式会社 同期型半導体装置
JPH09223389A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置

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Publication number Publication date
KR19990006356A (ko) 1999-01-25
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