KR100812602B1 - 반도체 메모리 장치 및 그 구동방법 - Google Patents

반도체 메모리 장치 및 그 구동방법 Download PDF

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Abstract

본 발명은 입력되는 클럭신호와 반전된 클럭신호의 교차점이 기준신호에 일치하도록 조정할 수 있는 회로를 구비한 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 출력하기 위한 제1 클럭입력부; 상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 출력하기 위한 제2 클럭입력부; 상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 출력하기 위한 제3 클럭입력부; 상기 제1 클럭신호를 제어신호에 대응하는 지연값으로 지연시켜 제4 클럭신호로 출력하기 위한 딜레이부; 및 상기 제4 클럭신호와 상기 제2 클럭신호 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하여 상기 제어신호를 출력하기 위한 클럭지연조절부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 클럭, 명령어, 지연값, 셋업타임, 홀드타임.

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
도1은 반도체 메모리 장치에 입력되는 클럭신호의 변형을 설명하기 위한 도면.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도3A와 도3B는 도2에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도4는 도2에 도시된 위상비교기를 나타내는 회로도.
도5는 도2에 도시된 딜레이 체인과 딜레이제어부를 나타내는 회로도.
도6은 도2에 도시된 신호선택부를 나타내는 회로도.
도7은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
* 도면의 주요부분에 대한 부호의 설명 *
110 ~ 130 : 신호입력부 140 : 딜레이체인
150 : 딜레이 제어부 160,170 : 위상비교기
180 : 신호선택부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 클럭과 명령어 신호를 입력받아 전달하는 회로에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.
DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 폴링에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 일반적으로, DDR 동기식 메모리 장치는 시스템 클럭과 그 반전된 클럭을 기준신호에 대응하여 입력받아 내부회로에 전달하게 된다. DDR 반도체 메모리 장치는 입력되는 시스템 클럭의 라이징 에지와 폴링에지에 각각 대응하는 동작을 수행하기 때문에, 입력되는 시스템 클럭의 듀티비가 맞는 것은 매우 중요하다.
도1은 반도체 메모리 장치에 입력되는 클럭신호의 변형을 설명하기 위한 도면이다. 도1에 도시된 바와 같이, 일반적으로 반도체 메모리 장치는 제조된 이후에 다수개가 하나의 그룹을 형성하는 모듈에 배치된다. 여기서는 모두 9개의 반도체 메모리 장치(D1 ~ D9)가 하나의 모듈을 구성하고 있다. 9개의 반도체 메모리 장치(D1 ~ D9)의 일측 영역에는 터미네이션 저항(R1,R2)이 배치된다. 터미네이션 저항은 각 반도체 메모리 장치의 입출력 임피턴스를 조정하기 위한 것이다. 9개의 반도체 메모리 장치(D1 ~ D9)의 사이 사이에는 각각 전송라인(TL1 ~ TL10)이 배치된다.
첫번째 전송라인(TL0)을 통해 입력된 데이터 신호는 각 전송라인(TL1 ~ TL10)을 통해 각 반도체 메모리 장치로 전달된다. 또한 클럭신호와 반전된 클럭신호도 각 전송라인(TL1 ~ TL10)을 통해 각 반도체 메모리 장치로 전달된다. 그러나, 모듈안에 각 반도체 메모리 장치가 배치되는 위치가 서로 다름으로 인해, 각각 반도체 메모리 장치에 연결된 전송라인의 길이가 다르다. 또한, 한 반도체 메모리 장치에 클럭신호와 반전된 클럭신호를 전달하는 전송라인도 정확하게 일치하지는 않 는다. 그로 인해 각 반도체 메모리 장치에 전달되는 클럭신호의 지연값이 각각 다르게 된다.
또한, 각 전송라인의 임피던스와 각 반도체 메모리 장치의 입력단이 서로 매치되지 않기 때문에, 각 반도체 메모리 장치에 입력되는 두 클럭신호, 정클럭신호와 반전된 클럭신호의 지연값이 서로 다르게 된다.
그러므로 하나의 반도체 메모리 장치에 입력되는 클럭신호와 그 반전된 클럭신호의 입력타이밍이 서로 다름으로 해서, 기준신호(VREF)에 대응하여 클럭신호 또는 반전된 클럭신호를 입력받는 마진이 서로 달라진다. 기준신호는 일반적으로 클럭신호와 반전된 클럭신호가 클럭킹되는 구간의 1/2 레벨을 유지하는 신호이다. 가장 바람직한 경우는 클럭신호와 반전된 클럭신호가 만나는 지점이 기준신호와 일치해야 하는 것이다.
그러나, 반도체 메모리 장치가 모듈의 어떤 위치에 있느냐에 의해서 그 반도체 메모리 장치에 입력되는 클럭신호와 반전된 클럭신호의 지연값이 달라져서 클럭신호와 반전된 클럭신호가 만나는 지점과 기준신호가 일치하지 않게 된다. 일반적으로 클럭신호와 반전된 클럭신호가 만나는 지점과 기준신호와의 차이값의 허용범위가 있는데, 이 허용범위를 벗어나면 반도체 메모리 장치가 클럭신호를 제대로 입력받기도 어렵고, 입력받았다 하더라도 동작마진이 너무 줄어드는 문제가 생긴다.
본 발명은 전술한 문제점을 해결하기 위해서, 입력되는 클럭신호와 반전된 클럭신호의 교차점이 기준신호에 일치하도록 조정할 수 있는 회로를 구비한 반도체 메모리 장치 및 그 구동방법을 제공함을 목적으로 한다.
또한 본 발명은 각각의 반도체 메모리 장치에 입력되는 클럭신호와 반전된 클럭신호이 가지게 되는 입력타이밍의 미스매치를 보정할 수 있는 다수의 반도체 메모리 장치를 배지하고 있는 모듈과 그 모듈의 구동방법을 제공함을 목적으로 한다.
본 발명은 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 출력하기 위한 제1 클럭입력부; 상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 출력하기 위한 제2 클럭입력부; 상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 출력하기 위한 제3 클럭입력부; 상기 제1 클럭신호를 제어신호에 대응하는 지연값으로 지연시켜 제4 클럭신호로 출력하기 위한 딜레이부; 및 상기 제4 클럭신호와 상기 제2 클럭신호 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하여 상기 제어신호를 출력하기 위한 클럭지연조절부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 생성하는 단계; 상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 생성하는 단계; 상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 생성하는 단계; 상기 제1 클럭신호를 소정의 지연값으로 지연시켜 제4 클럭신호로 출력하는 단계; 및 상기 제4 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하는 지연값으로 상기 제1 클럭신호를 지연시켜 상기 제4 클럭신호로 되도록 제어하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
또한 본 발명은 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 출력하기 위한 제1 클럭입력부; 상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 출력하기 위한 제2 클럭입력부; 상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 출력하기 위한 제3 클럭입력부; 상기 기준신호에 대응하여 명령어신호를 입력받아 제1 내부명령어 신호로 출력하기 위한 명령어입력부; 상기 제1 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제1 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하여 제어신호를 출력하기 위한 클럭지연조절부; 상기 제1 내부명령어신호를 상기 제어신호에 응답하는 지연값을 지연시켜 제2 내부명령어 신호로 출력하기 위한 명령어지연부; 및 상기 제2 내부명령어 신호를 상기 제1 클럭신호에 응답하여 래치하기 위한 래치부를 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 생성하는 단계; 상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 생성하는 단계; 상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 생성하는 단계; 상기 기준신호에 대응하여 명령어신호를 입력받아 제1 내부명령어 신호를 생성하는 단계; 상기 제1 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제1 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하는 제어신호를 생성하는 단계; 상기 제1 내부명령어 신호를 상기 제어신호에 응답하는 지연값을 지연시켜 제2 내부명령어 신호로 출력하는 단계; 및 상기 제2 내부명령어 신호를 상기 제1 클럭신호에 응답하여 래치하는 단계를 구비하는 반도체 메모리 장치의 구동방법을 제공한다.
본 발명은 클럭신호 및 반전된 클럭신호를 전송하기 위한 복수의 제1 전송라인들; 상기 제1 전송라인들에 의해 상기 클럭신호와 상기 반전된 클럭신호가 각각 지연되는 정도의 차이에 의해 발생하는 미스매치를 보정하기 위한 제1 클럭입력회로를 구비하는 제1 메모리 장치; 및 상기 제1 전송라인들에 전달된 상기 클럭신호와 상기 반전된 클럭신호를 전송하기 위한 복수의 제2 전송라인들; 및 상기 제1 및 제2 전송라인들에 의해 상기 클럭신호와 상기 반전된 클럭신호가 각각 지연되는 정도의 차이에 의해 발생하는 미스매치를 보정하기 위한 제2 클럭입력회로를 구비하는 제2 메모리 장치를 구비하는 메모리 모듈을 제공한다.
또한 본 발명은 제1 전송라인을 통해 클럭신호와 반전된 클럭신호를 입력받는 제1 메모리 장치와 제1 및 제2 전송라인을 통해 상기 클럭신호와 상기 반전된 클럭신호를 입력받는 제2 메모리 장치를 구비하는 메모리 모듈의 구동방법에 있어서, 상기 제1 메모리 장치에 입력되는 클럭신호와 반전된 클럭신호가 상기 제1 전송라인에 의해 지연되는 차이에 대응하여 상기 클럭신호 또는 상기 반전된 클럭신호를 지연시키는 제1 지연단계; 및 상기 제2 메모리 장치에 입력되는 클럭신호와 반전된 클럭신호가 상기 제1 및 제2 전송라인에 의해 지연되는 차이에 대응하여 상기 클럭신호 또는 상기 반전된 클럭신호를 지연시키는 제2 지연단계를 포함하는 반도체 모듈의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 제1 클럭입력부(110), 제2 클럭입력부(120), 제3 클럭입력부(130), 딜레이체인(140), 딜레이제어부(150), 위상비교기(160), 위상비교기(170) 및 신호선택부(180)를 구비한다.
제1 클럭입력부(110)는 시스템 클럭신호(CLK)와 반전된 시스템 클럭신호(CLKB)의 교차점을 기준으로 하는 제1 클럭신호(CLKO)를 출력한다. 제2 클럭입력부(120)는 시스템 클럭신호(CLK)와 기준신호(VREF)의 교차점을 기준으로 천이하는 제2 클럭신호(CLKR)를 출력한다. 제3 클럭입력부(130)는 반전된 클럭신호(CLKB)와 기준신호(VREF)의 교차점을 기준으로 천이하는 제3 클럭신호(CLKF)를 출력한다. 딜레이체인(140)은 제1 클럭신호(CLKO)를 지연시켜 제4 클럭신호(CLKD)를 출력한다. 딜레이제어부(150)는 제어신호(Dctrl)에 응답하여 딜레이체인(140)의 지연값을 제어한다. 제1 위상비교기(160)는 제4 클럭신호(CLKD)와 제2 클럭신호(CLKR)의 위상을 비교한다. 제2 위상비교기(170)는 제4 클럭신호(CLKD)와 제3 클럭신호(CLKF)의 위상을 비교한다. 신호선택부(180)는 제1 위상비교기(160)와 제2 위상비교기(170)의 비교결과를 이용하여 제어신호(Dctrl)를 출력한다.
도3A와 도3B는 도2에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 도3A의 기준신호는 클럭신호가 천이하는 폭의 1/2 레벨의 전압레벨을 가지고 있는 신호이다. 이 때 입력된 클럭신호와 반전되 클럭신호가 서로 다른 값으로 지연되어, 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 교차점이 기준신호(VREF)와 만나지 않는 경우를 나타낸 것이다. 도3B의 경우는 노이즈등으로 기준신호가 클럭 천이구간의 1/2 레벨이 되지 않는 경우를 나타낸 것이다. 이하에서는 도2와 도3A와 도3B를 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작에 대하여 살펴본다.
클럭신호(CLK)와 반전된 클럭신호(CLKB)의 교차점과 기준신호(VREF)과의 차이값은 도3A에 오차값(VIX)으로 표시되어 있다. 실제 모듈에 다수의 반도체 메모리 장치를 배치시키면, 각 반도체 메모리 장치가 배치되는 위치에 따라 오차값(VIX)이 달라지게 된다. 이는 클럭신호(CLK)와 반전된 클럭신호(CLKB)가 반도체 메모리 장치에 전달될 때까지 각 전송라인들의 저항값이 서로 완전히 일치하지 않기 때문이다.
본 실시예에 따른 반도체 메모리 장치는 오차값(VIX)이 발생했을 때에, 오차값(VIX)을 없애도록 보정을 하는 것이 특징이다. 모듈에 다수 배치된 반도체 메모리 장치들이 각각 오차값(VIX)을 없애도록 보정을 하는 회로를 구비하고 있는 것이다. 반도체 메모리 장치에 입력된 클럭신호와 반전된 클럭신호가 서로 다른 값으로 지연되었을 경우, 기준신호(VREF)에서 서로 만나지 않는다. 이 경우 클럭신호의 지연값을 조정하던지, 반전된 클럭신호의 지연값을 조정하던지 또는 2개 클럭신호의 지연값을 모두 조정하여 2개의 클럭신호가 기준신호(VREF)에서 교차하도록 하는 것이다.
제1 클럭입력부(110)는 클럭신호(CLK)와 그 반전된 신호(CLKB)의 교차점에 대응하여 천이하는 클럭신호(CLKO)을 출력한다. 제2 클럭입력부(120)는 클럭신호(CLK)와 기준신호(VREF)의 교차점을 기준으로 천이하는 제2 클럭신호(CLKR)를 출력한다. 제3 클럭입력부(130)는 반전된 클럭신호(CLKB)와 기준신호(VREF)의 교차점을 기준으로 하는 제3 클럭신호(CLKF)를 출력한다.
모듈에 입력되는 클럭신호(CLK,CLKB)가 오차값(VIX)이 없었다 하더라도, 하나의 반도체 메모리 장치에 입력되는 과정에서 오차값(VIX)이 생기게 되면, 제1 클럭신호(CLKO)는 원하는 시점이 아닌 타이밍에서 천이하게 된다. 위상비교기(160,170)는 각각 클럭신호(CLKD)와 클럭신호(CLKR)의 위상과 클럭신호(CKLD)와 클럭신호(CLKF)의 위상을 비교한다.
위상비교기(160)는 클럭신호(CLKO)와 클럭신호(CLKR) 중 어느 것이 앞서 있는지 혹은 뒤처져 있는지를 판단한다. 클럭신호(CLKO)가 클럭신호(CLKR)보다 위상이 뒤에 있는 경우 업신호(Dup)가 하이레벨로 출력되며, 이 값은 신호선택부(180)을 거쳐서 제어신호(Dctrl)가 되어 딜레이제어부(150)로 전달된다. 딜레이제어부(150)는 제어신호(Dctrl)에 따라 딜레이 체인(140)에서 클럭신호(CLKO)가 지연되는 값을 조절하여 출력한다. 신호선택부(180)는 인에이블신호(R/F)에 응답하여 두 위상비교기(140,150)의 출력중 하나의 출력을 딜레이제어부(150)로 출력하는 역할을 한다. 위상비교기(160)는 클럭신호(CLK)의 천이 타이밍을 비교하기 위한 것이고, 위상비교기(170)는 클럭신호(CLKB)의 천이 타이밍을 비교하기 위한 것이다.
최종적으로 위상비교기(160) 또는 위상비교기(170)에서 위상비교한 두 입력클럭의 위상이 일치하면 신호선택부에서 더 이상 제어신호(Dctrl)가 출력되지 않아 더이상 딜레이제어부(150)는 딜레이체인(140)의 지연값을 조절하지 않는다. 이 때의 지연고정된 클럭(CLKD)을 메인회로에서는 어드레스 신호, 데이터 신호, 명령어 신호등을 래치하는 기준신호로 사용한다.
도3A에 도시된 바와 같이, 클럭신호(CLK)와 반전된 클럭신호(CLKB)가 지연되어 반도체 메모리 장치에 입력되어서, 두 클럭신호(CLK,CLKB)의 교차점이 기준신호(VREF)에서 만나지 못하고 있다. 두 클럭신호(CLK,CLKB)의 교차점을 기준으로 만들어지는 클럭신호(CLKO)가 메인회로로 전달되어 반도체 메모리 장치의 동작을 수행하는데 기준신호가 된다. 따라서 두 클럭신호(CLK,CLKB)의 교차점이 기준신호(VREF)에서 만나지 못하고 있는 상태에서 생성된 클럭신호(CLKO)를 기준으로, 반도체 메모리 장치가 데이터, 어드레스, 명령어등을 입력받아 내부동작을 수행하게 되면, 정해진 동작마진보다 더 좁은 동작마지을 가질수 있고, 동작상 에러가 생길 수 있다.
본 실시예에 따른 반도체 메모리 장치는 두 클럭신호(CLK,CLKB)의 교차점과 기준신호(VREF)의 오차값(VIX)을 줄이기 위해 클럭입력부(110)에 2개의 클럭입력부(120,130)와 딜레이 체인(140), 딜레이제어부(150), 위상비교기(160), 위상비교기(170), 신호선택부(180)를 추가로 구비하고 있다.
제1 클럭입력부(120)는 기준신호(VREF)와 클럭신호(CLK)가 교차하는 지점을 기준으로 천이하는 클럭신호(CLKR)를 생성하여 출력한다. 제2 클럭입력부(130)는 기준신호(VREF)와 클럭신호(CLKB)가 교차하는 지점을 기준으로 천이하는 클럭신호(CLKF)를 생성한다. 위상비교기(160)는 딜레이체인(140)을 거쳐서 출력되는 클럭신호(CLKD)와, 클럭신호(CLKF)의 위상을 비교하고, 그 결과신호인 업신호(Dup)를 신호선택부(180)로 출력한다. 위상비교기(170)는 딜레이체인(140)을 거쳐서 출력되는 클럭신호(CLKD)와, 클럭신호(CLKF)의 위상을 비교하고, 그 결과신호인 다운신호(Ddp)를 신호선택부(180)로 출력한다. 신호선택부(180)는 다운신호 또는 업신호를 제어신호(Dctrl)로 선택하여 딜레이제어부(150)로 출력한다. 제어신호(Dctrl)가 하이레벨인 경우에는 딜레이제어부(140)에서 딜레이체인(140)의 지연값을 증가시키고, 로우레벨인 경우에는 딜레이제어부(140)에서 딜레이체인(140)의 지연값을 감소시킨다.
두 위상비교기(160)에서 입력되는 클럭신호들의 위상차이가 없어지게 되면, 락킹상태가 된다. 락킹상태의 클럭신호(CLKD)가 메인회로로 전달되어, 반도체 메모리 장치의 동작을 수행하는데 기준신호가 된다. 락킹상태에서는 입력되는 클럭신호(CLK) 및 그 반전된 클럭신호(CLKD)의 교차지점이 기준신호(VREF)와 정확하게 일 치하지 않더라도, 메인회로로 출력되는 클럭신호(CLKD)의 천이기준점이 기준신호와 정확하게 일치하게 된다. 반도체 메모리 장치는 기준신호(VREF)에 대응하여 데이터신호, 명령어신호, 어드레스 신호를 입력받는다. 따라서 기준신호에 응답하여 입력된 데이터 신호, 명령어 신호, 어드레스 신호들의 입력타이밍과 클럭신호(CLK) 및 그 반전된 클럭신호(CLKD)와는 맞지 않더라도 클럭신호(CLKD)의 천이 타이밍과는 최적으로 일치하게 된다. 그로 인해, 반도체 메모리 장치가 데이터 신호, 명령어 신호, 어드레스 신호들을 입력받고, 처리하는데 있어서 최대의 마진을 확보할 수 있는 것이다.
도3B는 도시된 바와 같이, 기준신호가 노이즈등으로 예정될 레벨보다 하강하는 경우에도 기준신호(VREF)와 입력되는 클럭신호(CLK) 및 그 반전된 클럭신호(CLKD)의 교차지점이 맞지 않게된다. 그러나, 락킹상태에서는 메인회로로 출력되는 클럭신호(CLKD)의 천이기준점이 기준신호와 정확하게 일치하게 되기 때문에, 기준신호에 응답하여 입력된 데이터 신호, 명령어 신호, 어드레스 신호들의 입력타이밍과 클럭신호(CLKD)의 천이 타이밍과는 최적으로 일치하게 된다. 그로 인해, 반도체 메모리 장치가 데이터 신호, 명령어 신호, 어드레스 신호들을 입력받고, 처리하는데 있어서 최대의 마진을 확보할 수 있는 것이다.
도4는 도2에 도시된 위상비교기를 나타내는 회로도이다.
도4에 도2에 도시된 위상비교기의 일예가 도시되어 있다. 여기서는 플립플롭을 이용하여 간편하게 위상을 비교할 수 있는 회로를 제시하였으나, 다양한 형태의 위상비교기가 본 발명에 적용가능하다.
도5는 도2에 도시된 딜레이 체인과 딜레이제어부를 나타내는 회로도이다.
도5에 딜레이 체인은 다수의 단위 딜레이(예를 들면 140A)를 직렬연결하여 쉬프터 레지스터에서 출력되는 값에 대응하는 수의 단위딜레이를 클럭신호(CLKO)가 지나가도록 한다. 딜레이제어부(150)는 제어신호(Dctrl)과 클럭신호(CLKO)를 입력받아 쉬프팅신호(UP,DN)을 출력하는 신호조합부(150A)와, 쉬프팅신호(UP,DN)에 응답하여 다수의 출력신호중 활성화되어 출력되는 신호를 레프터 또는 라이트로 쉬프팅시키는 쉬프터레지스터(150B)를 구비한다.
도6은 도2에 도시된 신호선택부를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 신호선택부(180)는 2개의 전송게이트(T1,T2)를 구비하여, 인에이블 신호(RF)에 응답하여 두 위상비교기(160,170)에서 출력되는 비교결과신호(Dup,Ddn)중 하나를 선택하여 제어신호(Dctrl)로 출력한다.
도7은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도7에 도시된 제2 실시예에 따른 반도체 메모리 장치는 클럭신호 입력부(210,220,230)와, 명령어 신호 입력부(240), 딜레이체인(250A, 250B, 250C), 딜레이 제어부(260A, 260B, 260C)와, 위상비교기(270A, 270B), 래치부(290), 신호선택부(280)를 구비한다.
제2 실시예에 따른 반도체 메모리 장치는 입력되는 클럭신호와 반전된 클럭신호의 위상을 비교하여 그 결과값을 이용하여 클럭신호의 지연을 조정하는 것이 아니라, 명령어 신호의 지연값을 조절하는 것이 특징이다. 이를 위해 명령어 신호 를 입력받는 명령어신호입력부(240), 딜레이체인(250C), 딜레이제어부(260C)와 래치부(290)를 구비한다.
본 실시예에 따른 반도체 메모리 장치는 딜레이체인(250A,250B)과 딜레이제어부(260A,260B)와, 위상비교기(270A,270B)와, 신호선택부(280)를 이용하여 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 교차점이 기준신호에 얼마나 떨어져 있는지를 감지하여 그에 대응하여 제어신호를 딜레이제어부(260C)로 출력한다. 딜레이제어부(260C)는 제어신호에 응답하여 딜레이체인(250C)에서 명령어 신호가 지연되는 지연값을 제어한다. 래치부(290)는 딜레이 체인(250C)에서 출력되는 명령어신호를 클럭신호 입력부(210)에서 출력되는 클럭신호에 응답하여 래치한다.
래치부(290)에 입력되는 명령어 신호는 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 교차점이 기준신호에 따라 얼마나 뒤틀렸지에 대응하여 지연되었기 때문에, 클럭신호 입력부(210)에서 출력되는 클럭신호에 응답하여 가장 적절한 타이밍에 래치될 수 있다.
이렇게 제2 실시예에 다른 반도체 메모리 장치는 입력되는 클럭신호(CLK)와 반전된 클럭신호(CLKB)의 지연시간에 대응하여 클럭신호를 지연시키는 것이 아니라 명령어신호를 지연시켜 가장 적절한 타이밍에 내부에 래치될 수 있도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해서, 반도체 메모리 장치가 모듈의 어느 위치에 배치되어 있던지에 관계없이, 반도체 메모리 장치에 입력되는 시스템 클럭의 최적의 타이밍에 명령어신호, 어드레스 신호, 데이터 신호 등의 입력신호들를 래치시킬 수 있다. 따라서 반도체 메모리 장치에 입력되는 입력신호, 예를 들면, 어드레스, 명령어, 데이터등의 셋업 및 홀드 타이밍에 대한 마진을 최적으로 유지시킬 수 있다.
본 발명에 의해서 제조된 메모리 모듈은 모듈안의 각 반도체 메모리 장치가 시스템 클럭의 최적의 타이밍에 명령어신호, 어드레스 신호, 데이터 신호 등의 입력신호들를 입력받을 수 있다. 따라서 메모리 모듈에 데이터를 보다 신뢰성있게 저장시키거나 출력시킬 수 있다. 결론적으로 메모리 모듈를 사용하는 시스템의 성능이 크게 향상될 수 있다.

Claims (24)

  1. 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 출력하기 위한 제1 클럭입력부;
    상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 출력하기 위한 제2 클럭입력부;
    상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 출력하기 위한 제3 클럭입력부;
    상기 제1 클럭신호를 제어신호에 대응하는 지연값으로 지연시켜 제4 클럭신호로 출력하기 위한 딜레이부; 및
    상기 제4 클럭신호와 상기 제2 클럭신호 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하여 상기 제어신호를 출력하기 위한 클럭지연조절부
    를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 딜레이부는
    상기 제1 클럭신호를 지연시켜 출력하기 위한 딜레이체인; 및
    상기 제어신호에 응답하여 상기 딜레이체인의 지연값을 제어하기 위한 딜레 이제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 클럭지연조절부는
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상을 비교하기 위한 제1 위상비교기;
    상기 제4 클럭신호와 상기 제3 클럭신호의 위상을 비교하기 위한 제2 위상비교기; 및
    상기 제1 위상비교기와 상기 제2 위상비교기의 비교결과를 이용하여 상기 제어신호를 출력하는 신호선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 위상비교기와 상기 제2 위상비교기는 플립플롭을 이용하여 위상을 비교하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 신호 선택부는
    선택신호의 제1 레벨에 응답하여 상기 제1 위상비교기의 출력을 상기 딜레이제어부로 출력하기 위한 제1 전송게이트; 및
    상기 선택신호의 제2 레벨에 응답하여 상기 제2 위상비교기의 출력을 상기 딜레이 제어부로 출력하기 위한 제2 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 생성하는 단계;
    상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 생성하는 단계;
    상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 생성하는 단계;
    상기 제1 클럭신호를 소정의 지연값으로 지연시켜 제4 클럭신호로 출력하는 단계; 및
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하는 지연값으로 상기 제1 클럭신호를 지연시켜 상기 제4 클럭신호로 되도록 제어하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  7. 제 6 항에 있어서,
    상기 제1 클럭신호가 상기 제4 클럭신호로 지연되는 값을 제어하는 단계는
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상을 비교하는 제1 비교단계;
    상기 제4 클럭신호와 상기 제3 클럭신호의 위상을 비교하는 제2 비교단계; 및
    상기 제1 비교단계와 상기 제2 비교단계의 비교결과에 따라 상기 제1 클럭신호가 상기 제4 클럭신호로 지연되는 값을 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  8. 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 출력하기 위한 제1 클럭입력부;
    상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 출력하기 위한 제2 클럭입력부;
    상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 출력하기 위한 제3 클럭입력부;
    상기 기준신호에 대응하여 명령어신호를 입력받아 제1 내부명령어 신호로 출력하기 위한 명령어입력부;
    상기 제1 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제1 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하여 제어신호를 출력하기 위한 클럭지연조절부;
    상기 제1 내부명령어신호를 상기 제어신호에 응답하는 지연값을 지연시켜 제2 내부명령어 신호로 출력하기 위한 명령어지연부; 및
    상기 제2 내부명령어 신호를 상기 제1 클럭신호에 응답하여 래치하기 위한 래치부
    를 구비하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 명령어지연부는
    상기 제1 내부명령어 신호를 지연시켜 상기 제2 내부명령어 신호로 출력하기 위한 명령어 딜레이체인; 및
    상기 제어신호에 응답하여 상기 명령어 딜레이체인의 지연값을 제어하기 위한 명령어 딜레이제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 클럭지연조절부는
    상기 제2 클럭신호를 지연시켜 출력하기 위한 제1 딜레이체인;
    상기 제3 클럭신호를 지연시켜 출력하기 위한 제2 딜레이체인;
    상기 제1 딜레이체인의 출력과 상기 제1 클럭신호의 위상을 비교하기 위한 제1 위상비교기;
    상기 제2 딜레이체인의 출력과 상기 제2 클럭신호의 위상을 비교하기 위한 제2 위상비교기;
    상기 제1 및 제2 위상비교기의 비교결과에 응답하여 상기 제어신호를 출력하는 신호선택부;
    상기 제어신호에 응답하여 상기 제1 딜레이체인의 지연값을 제어하기 위한 제1 딜레이제어부; 및
    상기 제어신호에 응답하여 상기 제2 딜레이체인의 지연값을 제어하기 위한 제2 딜레이제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 생성하는 단계;
    상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 생성하는 단계;
    상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 생성하는 단계;
    상기 기준신호에 대응하여 명령어신호를 입력받아 제1 내부명령어 신호를 생성하는 단계;
    상기 제1 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제1 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하는 제어신호를 생성하는 단계;
    상기 제1 내부명령어 신호를 상기 제어신호에 응답하는 지연값을 지연시켜 제2 내부명령어 신호로 출력하는 단계; 및
    상기 제2 내부명령어 신호를 상기 제1 클럭신호에 응답하여 래치하는 단계
    를 구비하는 반도체 메모리 장치의 구동방법.
  12. 제 11 항에 있어서,
    상기 제4 클럭신호와 상기 제2 클럭신호 및 상기 제3 클럭신호와의 위상차이에 대응하는 제어신호를 생성하는 단계는
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상을 비교하는 제1 비교단계;
    상기 제4 클럭신호와 상기 제3 클럭신호의 위상을 비교하는 제2 비교단계; 및
    상기 제1 비교단계와 상기 제2 비교단계의 비교결과에 따라 상기 제어신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  13. 클럭신호 및 반전된 클럭신호를 전송하기 위한 복수의 제1 전송라인들;
    상기 제1 전송라인들에 의해 상기 클럭신호와 상기 반전된 클럭신호가 각각 지연되는 정도의 차이에 의해 발생하는 미스매치를 보정하기 위한 제1 클럭입력회로를 구비하는 제1 메모리 장치; 및
    상기 제1 전송라인들에 전달된 상기 클럭신호와 상기 반전된 클럭신호를 전송하기 위한 복수의 제2 전송라인들; 및
    상기 제1 및 제2 전송라인들에 의해 상기 클럭신호와 상기 반전된 클럭신호가 각각 지연되는 정도의 차이에 의해 발생하는 미스매치를 보정하기 위한 제2 클럭입력회로를 구비하는 제2 메모리 장치
    를 구비하는 메모리 모듈.
  14. 제 13 항에 있어서,
    상기 제1 클럭입력회로는
    시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 출력하기 위한 제1 클럭입력부;
    상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 출력하기 위한 제2 클럭입력부;
    상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 출력하기 위한 제3 클럭입력부;
    상기 제1 클럭신호를 제어신호에 대응하는 지연값으로 지연시켜 제4 클럭신 호로 출력하기 위한 딜레이부; 및
    상기 제4 클럭신호와 상기 제2 클럭신호 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하여 상기 제어신호를 출력하기 위한 클럭지연조절부
    를 구비하는 것을 특징으로 하는 메모리 모듈.
  15. 제 14 항에 있어서,
    상기 딜레이부는
    상기 제1 클럭신호를 지연시켜 출력하기 위한 딜레이체인; 및
    상기 제어신호에 응답하여 상기 딜레이체인의 지연값을 제어하기 위한 딜레이제어부를 구비하는 것을 특징으로 하는 메모리 모듈.
  16. 제 15 항에 있어서,
    상기 클럭지연조절부는
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상을 비교하기 위한 제1 위상비교기;
    상기 제4 클럭신호와 상기 제3 클럭신호의 위상을 비교하기 위한 제2 위상비교기; 및
    상기 제1 위상비교기와 상기 제2 위상비교기의 비교결과를 이용하여 상기 제어신호를 출력하는 신호선택부를 구비하는 것을 특징으로 하는 메모리 모듈.
  17. 제 13 항에 있어서,
    상기 제1 클럭입력회로는
    시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 출력하기 위한 제1 클럭입력부;
    상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 출력하기 위한 제2 클럭입력부;
    상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 출력하기 위한 제3 클럭입력부;
    상기 기준신호에 대응하여 명령어신호를 입력받아 제1 내부명령어 신호로 출력하기 위한 명령어입력부;
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하여 제어신호를 출력하기 위한 클럭지연조절부;
    상기 제1 내부명령어신호를 상기 제어신호에 응답하는 지연값을 지연시켜 제2 내부명령어 신호로 출력하기 위한 명령어지연부; 및
    상기 제2 내부명령어 신호를 상기 제1 클럭신호에 응답하여 래치하기 위한 래치부
    를 구비하는 메모리 모듈.
  18. 제 17 항에 있어서,
    상기 명령어지연부는
    상기 제1 내부명령어 신호를 지연시켜 상기 제2 내부명령어 신호로 출력하기 위한 명령어 딜레이체인; 및
    상기 제어신호에 응답하여 상기 명령어 딜레이체인의 지연값을 제어하기 위한 명령어 딜레이제어부를 구비하는 것을 특징으로 하는 메모리 모듈.
  19. 제 18 항에 있어서,
    상기 클럭지연조절부는
    상기 제2 클럭신호를 지연시켜 출력하기 위한 제1 딜레이체인;
    상기 제3 클럭신호를 지연시켜 출력하기 위한 제2 딜레이체인;
    상기 제1 딜레이체인의 출력과 상기 제1 클럭신호의 위상을 비교하기 위한 제1 위상비교기;
    상기 제2 딜레이체인의 출력과 상기 제2 클럭신호의 위상을 비교하기 위한 제2 위상비교기;
    상기 제1 및 제2 위상비교기의 비교결과에 응답하여 상기 제어신호를 출력하는 신호선택부;
    상기 제어신호에 응답하여 상기 제1 딜레이체인의 지연값을 제어하기 위한 제1 딜레이제어부; 및
    상기 제어신호에 응답하여 상기 제2 딜레이체인의 지연값을 제어하기 위한 제2 딜레이제어부를 구비하는 것을 특징으로 하는 메모리 모듈.
  20. 제1 전송라인을 통해 클럭신호와 반전된 클럭신호를 입력받는 제1 메모리 장치와 제1 및 제2 전송라인을 통해 상기 클럭신호와 상기 반전된 클럭신호를 입력받는 제2 메모리 장치를 구비하는 메모리 모듈의 구동방법에 있어서,
    상기 제1 메모리 장치에 입력되는 클럭신호와 반전된 클럭신호가 상기 제1 전송라인에 의해 지연되는 차이에 대응하여 상기 클럭신호 또는 상기 반전된 클럭신호를 지연시키는 제1 지연단계; 및
    상기 제2 메모리 장치에 입력되는 클럭신호와 반전된 클럭신호가 상기 제1 및 제2 전송라인에 의해 지연되는 차이에 대응하여 상기 클럭신호 또는 상기 반전된 클럭신호를 지연시키는 제2 지연단계
    를 포함하는 반도체 모듈의 구동방법.
  21. 제 20 항에 있어서,
    상기 제1 지연단계는
    상기 클럭신호와 상기 반전된 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 생성하는 단계;
    상기 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 생성하는 단계;
    상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 생성하는 단계;
    상기 제1 클럭신호를 소정의 지연값으로 지연시켜 제4 클럭신호로 출력하는 단계; 및
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하는 지연값으로 상기 제1 클럭신호를 지연시켜 상기 제4 클럭신호로 되도록 제어하는 단계
    를 포함하는 메모리 모듈의 구동방법.
  22. 제 21 항에 있어서,
    상기 제1 클럭신호가 상기 제4 클럭신호로 지연되는 값을 제어하는 단계는
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상을 비교하는 제1 비교단계;
    상기 제4 클럭신호와 상기 제3 클럭신호의 위상을 비교하는 제2 비교단계; 및
    상기 제1 비교단계와 상기 제2 비교단계의 비교결과에 따라 상기 제1 클럭신호가 상기 제4 클럭신호로 지연되는 값을 제어하는 단계를 포함하는 것을 특징으로 하는 메모리 모듈의 구동방법.
  23. 제 22 항에 있어서,
    상기 제1 지연단계는
    시스템 클럭신호와 반전된 시스템 클럭신호의 교차점을 기준으로 하는 제1 클럭신호를 생성하는 단계;
    상기 시스템 클럭신호와 기준신호의 교차점을 기준으로 하는 제2 클럭신호를 생성하는 단계;
    상기 반전된 클럭신호와 상기 기준신호의 교차점을 기준으로 하는 제3 클럭신호를 생성하는 단계;
    상기 기준신호에 대응하여 명령어신호를 입력받아 제1 내부명령어 신호를 생성하는 단계;
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상차이 또는 상기 제4 클럭신호와 상기 제3 클럭신호와의 위상차이에 대응하는 제어신호를 생성하는 단계;
    상기 제1 내부명령어 신호를 상기 제어신호에 응답하는 지연값을 지연시켜 제2 내부명령어 신호로 출력하는 단계; 및
    상기 제2 내부명령어 신호를 상기 제1 클럭신호에 응답하여 래치하는 단계
    를 구비하는 메모리 모듈의 구동방법.
  24. 제 23 항에 있어서,
    상기 제4 클럭신호와 상기 제2 클럭신호 및 상기 제3 클럭신호와의 위상차이에 대응하는 제어신호를 생성하는 단계는
    상기 제4 클럭신호와 상기 제2 클럭신호의 위상을 비교하는 제1 비교단계;
    상기 제4 클럭신호와 상기 제3 클럭신호의 위상을 비교하는 제2 비교단계; 및
    상기 제1 비교단계와 상기 제2 비교단계의 비교결과에 따라 상기 제어신호를 생성하는 단계를 포함하는 것을 특징으로 하는 메모리 모듈의 구동방법.
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