JP3434773B2 - クロック入力回路 - Google Patents
クロック入力回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はクロック入力回路に
関し、特に出力デューティと共に、出力波形のエッジ位
置を容易に調整できるようにしたクロック入力回路に関
する。
関し、特に出力デューティと共に、出力波形のエッジ位
置を容易に調整できるようにしたクロック入力回路に関
する。
【０００２】
【従来の技術】一般に高速ＬＳＩでは、クロック入力回
路として、ＣＭＯＳ差動入力回路が用いられているが、
特に低スキュー（ｓｋｅｗ）で、小振幅を実現できるＰ
ＥＣＬ（ｐｓｅｕｄｏ−ＥＣＬ）レベルの差動クロック
入力回路が広く用いられている。図４は、このような差
動クロック入力を入力する差動アンプ（入力回路）１１
を示すブロック図である。
路として、ＣＭＯＳ差動入力回路が用いられているが、
特に低スキュー（ｓｋｅｗ）で、小振幅を実現できるＰ
ＥＣＬ（ｐｓｅｕｄｏ−ＥＣＬ）レベルの差動クロック
入力回路が広く用いられている。図４は、このような差
動クロック入力を入力する差動アンプ（入力回路）１１
を示すブロック図である。
【０００３】また、外部バスが、２００ＭＨｚ以上で動
作するように、高速化が進む事により、入力信号のセッ
トアップ・ホールドタイムの規格が１ｎｓ以下となり、
実力値とスペックの差が１００ｐｓ程度と小さく、ＬＳ
Ｉテスタでの測定においてもより高精度なエッジ位置が
要求されている。
作するように、高速化が進む事により、入力信号のセッ
トアップ・ホールドタイムの規格が１ｎｓ以下となり、
実力値とスペックの差が１００ｐｓ程度と小さく、ＬＳ
Ｉテスタでの測定においてもより高精度なエッジ位置が
要求されている。
【０００４】ところが、この様な高速ＬＳＩのセットア
ップ・ホールドタイムを異なるＬＳＩテスタで測定した
ところ、タイミング基準点が５０ｐｓ近くずれる場合が
あった。調査の結果、主な原因は差動クロック入力のデ
ューティ（ｄｕｔｙ）比の違いによる、立ち下がりエッ
ジ位置の違いである事が判明した。
ップ・ホールドタイムを異なるＬＳＩテスタで測定した
ところ、タイミング基準点が５０ｐｓ近くずれる場合が
あった。調査の結果、主な原因は差動クロック入力のデ
ューティ（ｄｕｔｙ）比の違いによる、立ち下がりエッ
ジ位置の違いである事が判明した。
【０００５】図５は図４の差動クロック入力回路の動作
波形図で、差動クロック入力ＣＬＫ，ＣＬＫＢによる差
動アンプ（入力回路）１１のＰＬＬ（Ｐｈａｓｅ―Ｌｏ
ｃｋＬｏｏｐ）への出力波形図を示している。この差動
クロック入力回路１１に、差動クロック入力ＣＬＫ，Ｃ
ＬＫＢを入力してある程度のデューティを調整すること
が出来るＰＬＬへの出力を得ることが出来る。
波形図で、差動クロック入力ＣＬＫ，ＣＬＫＢによる差
動アンプ（入力回路）１１のＰＬＬ（Ｐｈａｓｅ―Ｌｏ
ｃｋＬｏｏｐ）への出力波形図を示している。この差動
クロック入力回路１１に、差動クロック入力ＣＬＫ，Ｃ
ＬＫＢを入力してある程度のデューティを調整すること
が出来るＰＬＬへの出力を得ることが出来る。
【０００６】
【発明が解決しようとする課題】このように、従来のＰ
ＥＣＬレベルの差動クロック入力回路１１では、差動ク
ロック入力ＣＬＫ，ＣＬＫＢにより、互いに逆相のクロ
ックを入力することにより、ある程度のデューティを調
整することが出来るが、出力クロックの立ち上り、立ち
下がりエッジ位置の違いにより、デューティ比の異なる
出力が出力される問題がある。
ＥＣＬレベルの差動クロック入力回路１１では、差動ク
ロック入力ＣＬＫ，ＣＬＫＢにより、互いに逆相のクロ
ックを入力することにより、ある程度のデューティを調
整することが出来るが、出力クロックの立ち上り、立ち
下がりエッジ位置の違いにより、デューティ比の異なる
出力が出力される問題がある。
【０００７】本発明の目的は、このような問題を解決
し、低ｓｋｅｗであっても、出力波形のエッジ位置を容
易に調整でき、タイミング基準点の微調整が可能なクロ
ック入力回路を提供することにある。
し、低ｓｋｅｗであっても、出力波形のエッジ位置を容
易に調整でき、タイミング基準点の微調整が可能なクロ
ック入力回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のクロック入力回
路の構成は、正相クロックと第１のリファレンス電圧と
を入力しこの第１のリファレンス電圧に応じた第１の出
力クロックを出力する第１の差動入力回路と、逆相クロ
ックと第２のリファレンス電圧とを入力しこの第２のリ
ファレンス電圧に応じた第２の出力クロックを出力する
第２の差動入力回路と、これら差動入力回路の第１の出
力クロックで立ち上り第２の出力クロックで立ち下るフ
リップフロップとを備え、前記第１、第２のリファレン
ス電圧をそれぞれ調整することにより出力デューティを
可変できるようにしたことを特徴とする。
路の構成は、正相クロックと第１のリファレンス電圧と
を入力しこの第１のリファレンス電圧に応じた第１の出
力クロックを出力する第１の差動入力回路と、逆相クロ
ックと第２のリファレンス電圧とを入力しこの第２のリ
ファレンス電圧に応じた第２の出力クロックを出力する
第２の差動入力回路と、これら差動入力回路の第１の出
力クロックで立ち上り第２の出力クロックで立ち下るフ
リップフロップとを備え、前記第１、第２のリファレン
ス電圧をそれぞれ調整することにより出力デューティを
可変できるようにしたことを特徴とする。
【０００９】本発明において、第１、第２の差動入力回
路が、差動回路となる一方のトランジスタのゲートにク
ロックが入力され、他方のトランジスタのゲートにリフ
ァレンス電圧が入力されたＣＭＯＳ回路による差動増幅
回路からなり、前記差動入力回路の動作レベルがバイア
ス回路により設定されることでき、また、本発明におい
て、ＣＭＯＳ回路による差動増幅回路が、差動回路とな
る第１，第２のトランジスタのソースを共通接続して第
３のトランジスタのドレインに接続し、この第３のトラ
ンジスタのソースに第２電源を接続し、前記第１，第２
のトランジスタのドレインにこれらトランジスタと逆導
電型の第４，第５のトランジスタのドレインをそれぞれ
接続し、これら第４，第５のトランジスタのソースを第
１の電源に接続し、これら第４，第５のトランジスタの
ゲートを共通接続して一方のドレインに接続し、前記第
３のトランジスタのゲートにバイアス電圧を接続し、前
記第１，第４のトランジスタのドレイン接続点または前
記第２，第５のトランジスタのドレイン接続点から出力
を得るようにでき、バイアス回路が、ソースをそれぞれ
第１，第２の電源に接続した互に逆導電型の第６，第７
のトランジスタのトレイン、ソースを共通接続すること
もできる。
路が、差動回路となる一方のトランジスタのゲートにク
ロックが入力され、他方のトランジスタのゲートにリフ
ァレンス電圧が入力されたＣＭＯＳ回路による差動増幅
回路からなり、前記差動入力回路の動作レベルがバイア
ス回路により設定されることでき、また、本発明におい
て、ＣＭＯＳ回路による差動増幅回路が、差動回路とな
る第１，第２のトランジスタのソースを共通接続して第
３のトランジスタのドレインに接続し、この第３のトラ
ンジスタのソースに第２電源を接続し、前記第１，第２
のトランジスタのドレインにこれらトランジスタと逆導
電型の第４，第５のトランジスタのドレインをそれぞれ
接続し、これら第４，第５のトランジスタのソースを第
１の電源に接続し、これら第４，第５のトランジスタの
ゲートを共通接続して一方のドレインに接続し、前記第
３のトランジスタのゲートにバイアス電圧を接続し、前
記第１，第４のトランジスタのドレイン接続点または前
記第２，第５のトランジスタのドレイン接続点から出力
を得るようにでき、バイアス回路が、ソースをそれぞれ
第１，第２の電源に接続した互に逆導電型の第６，第７
のトランジスタのトレイン、ソースを共通接続すること
もできる。
【００１０】
【００１１】
【発明の実施の形態】次に図面により本発明を詳細に説
明する。図１は本発明の一実施形態のブロック図であ
り、図２は図１の動作を説明する波形図である。本実施
形態は、図１の様に、差動クロック入力Ａ、Ｂにそれぞ
れ正相クロックＣＬＫとリファレンス電圧ＶｒｅｆＡ、
逆相クロックＣＬＫＢとリファレンス電圧ＶｒｅｆＢを
入力する第１、第２の差動クロック入力回路１１，１２
と、これら第１、第２の差動クロック入力（差動アン
プ）回路１１，１２の出力をそれぞれ入力するフリップ
フロップ１３とから構成され、このフリップフロップ１
３は、２つの２入力ＮＯＲ回路１４，１５から構成され
る。
明する。図１は本発明の一実施形態のブロック図であ
り、図２は図１の動作を説明する波形図である。本実施
形態は、図１の様に、差動クロック入力Ａ、Ｂにそれぞ
れ正相クロックＣＬＫとリファレンス電圧ＶｒｅｆＡ、
逆相クロックＣＬＫＢとリファレンス電圧ＶｒｅｆＢを
入力する第１、第２の差動クロック入力回路１１，１２
と、これら第１、第２の差動クロック入力（差動アン
プ）回路１１，１２の出力をそれぞれ入力するフリップ
フロップ１３とから構成され、このフリップフロップ１
３は、２つの２入力ＮＯＲ回路１４，１５から構成され
る。
【００１２】２つの差動クロック入力回路１１，１２の
出力Ａ、Ｂは、出力Ａの立ち上がりで出力が立ち上が
り、出力Ｂの立ち上がりで出力が立ち下がるフリップフ
ロップ１３に接続され、フリップフロップ１３の出力Ｃ
はＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）等の
入力へと接続される。
出力Ａ、Ｂは、出力Ａの立ち上がりで出力が立ち上が
り、出力Ｂの立ち上がりで出力が立ち下がるフリップフ
ロップ１３に接続され、フリップフロップ１３の出力Ｃ
はＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）等の
入力へと接続される。
【００１３】図１の様に、差動クロック入力回路１１，
１２は、差動クロック入力Ａ、Ｂにそれぞれ正相クロッ
クＣＬＫとリファレンス電圧ＶｒｅｆＡ、逆相クロック
ＣＬＫＢとリファレンス電圧ＶｒｅｆＢを入力すると、
それぞれのリファレンス電圧とクロック入力の交差点を
基準としたクロック信号Ａ、Ｂが生成される。従って、
フリップフロップ１３により、出力Ａの立ち上がりエッ
ジで立ち上がり、出力Ｂの立ち上がりエッジで立ち下が
る信号Ｃが生成される。
１２は、差動クロック入力Ａ、Ｂにそれぞれ正相クロッ
クＣＬＫとリファレンス電圧ＶｒｅｆＡ、逆相クロック
ＣＬＫＢとリファレンス電圧ＶｒｅｆＢを入力すると、
それぞれのリファレンス電圧とクロック入力の交差点を
基準としたクロック信号Ａ、Ｂが生成される。従って、
フリップフロップ１３により、出力Ａの立ち上がりエッ
ジで立ち上がり、出力Ｂの立ち上がりエッジで立ち下が
る信号Ｃが生成される。
【００１４】本実施形態の回路によれば、図２に示すよ
うなクロック入力ＣＬＫ、ＣＬＫＢの様に、ハイレベ
ル，ロウレベルのデューティ比が異なる等の理想的でな
いＰＥＣＬ（ｐｓｅｕｄｏ−ＥＣＬ）レベルの差動クロ
ック入力信号に対して、タイミング基準点Ｔ０を、差動
クロック入力信号が１個の差動入力回路に入力した場合
に出力される差動クロック入力信号の交差する交差点で
はなく、差動クロック入力信号が２個の差動入力回路に
それぞれ入力した場合に、調整可能な各ファレンス電圧
Ｖｒｅｆに従って出力タイミングを自由に調整される出
力信号とする事により、理想的なクロック入力信号があ
る場合と同等な様に調整できる。
うなクロック入力ＣＬＫ、ＣＬＫＢの様に、ハイレベ
ル，ロウレベルのデューティ比が異なる等の理想的でな
いＰＥＣＬ（ｐｓｅｕｄｏ−ＥＣＬ）レベルの差動クロ
ック入力信号に対して、タイミング基準点Ｔ０を、差動
クロック入力信号が１個の差動入力回路に入力した場合
に出力される差動クロック入力信号の交差する交差点で
はなく、差動クロック入力信号が２個の差動入力回路に
それぞれ入力した場合に、調整可能な各ファレンス電圧
Ｖｒｅｆに従って出力タイミングを自由に調整される出
力信号とする事により、理想的なクロック入力信号があ
る場合と同等な様に調整できる。
【００１５】なお、フリップフロップ１３等を挿入する
事による、信号遅延増大分はフィードバッククロックと
の位相合わせ回路部分などで補償可能である。
事による、信号遅延増大分はフィードバッククロックと
の位相合わせ回路部分などで補償可能である。
【００１６】図３は本実施形態の具体例の差動入力回路
の回路図である。この回路は、トランジスタＱ１〜Ｑ９
から構成され、ＣＭＯＳ回路による差動増幅回路がトラ
ンジスタＱ１〜Ｑ５からなり、バイアス回路がトランジ
スタＱ６，Ｑ７からなり、出力回路がトランジスタＱ
８，Ｑ９からなる。
の回路図である。この回路は、トランジスタＱ１〜Ｑ９
から構成され、ＣＭＯＳ回路による差動増幅回路がトラ
ンジスタＱ１〜Ｑ５からなり、バイアス回路がトランジ
スタＱ６，Ｑ７からなり、出力回路がトランジスタＱ
８，Ｑ９からなる。
【００１７】また差動増幅回路は、差動回路となる第
１，第２のＮＭＯＳトランジスタＱ１，Ｑ２のゲートに
ロックＣＬＫとリファレンス電圧Ｖｒｅｆがそれぞれ入
力され、これらＮＭＯＳトランジスタＱ１，Ｑ２のソー
スを共通接続して第３のトランジスタＮＭＯＳＱ３のド
レインに接続し、このＮＭＯＳトランジスタＱ３のソー
スに第２電源ＶＳＳを接続している。
１，第２のＮＭＯＳトランジスタＱ１，Ｑ２のゲートに
ロックＣＬＫとリファレンス電圧Ｖｒｅｆがそれぞれ入
力され、これらＮＭＯＳトランジスタＱ１，Ｑ２のソー
スを共通接続して第３のトランジスタＮＭＯＳＱ３のド
レインに接続し、このＮＭＯＳトランジスタＱ３のソー
スに第２電源ＶＳＳを接続している。
【００１８】また、第１，第２のＮＭＯＳトランジスタ
Ｑ１，Ｑ２のドレインにこれらトランジスタと逆導電型
の第４，第５のＰＭＯＳトランジスタＱ４，Ｑ５のドレ
インをそれぞれ接続し、これらＰＭＯＳトランジスタＱ
４，Ｑ５のソースを第１の電源ＶＣＣに接続し、これら
ＰＭＯＳトランジスタＱ４，Ｑ５のゲートを共通接続し
て一方のＰＭＯＳトランジスタＱ４のドレインに接続
し、第３のＮＭＯＳトランジスタＱ３のゲートにバイア
ス電圧を接続し、第１，第４のトランジスタＱ１，Ｑ４
のドレイン接続点または第２，第５のトランジスタＱ
２，Ｑ５のドレイン接続点から出力を得るようにしてい
る。
Ｑ１，Ｑ２のドレインにこれらトランジスタと逆導電型
の第４，第５のＰＭＯＳトランジスタＱ４，Ｑ５のドレ
インをそれぞれ接続し、これらＰＭＯＳトランジスタＱ
４，Ｑ５のソースを第１の電源ＶＣＣに接続し、これら
ＰＭＯＳトランジスタＱ４，Ｑ５のゲートを共通接続し
て一方のＰＭＯＳトランジスタＱ４のドレインに接続
し、第３のＮＭＯＳトランジスタＱ３のゲートにバイア
ス電圧を接続し、第１，第４のトランジスタＱ１，Ｑ４
のドレイン接続点または第２，第５のトランジスタＱ
２，Ｑ５のドレイン接続点から出力を得るようにしてい
る。
【００１９】またバイアス回路は、ソースをそれぞれ第
１の電源ＶＣＣ、第２の電源ＶＳＳに接続した互に逆導
電型のＰＭＯＳトランジスタＱ６，ＮＭＯＳトランジス
タＱ７のドレイン、ソースを共通接続して、接地レベル
近傍で動作するバイアス電圧を取り出すことができる。
さらに出力回路は、両電源ＶＣＣ，ＶＳＳにそれぞれソ
ースを接続した第８のＰＭＯＳトランジスタＱ８，第９
のＮＭＯＳトランジスタＱ９のドレインが共通接続され
出力端となり、また共通接続されたゲートが入力端とな
る。
１の電源ＶＣＣ、第２の電源ＶＳＳに接続した互に逆導
電型のＰＭＯＳトランジスタＱ６，ＮＭＯＳトランジス
タＱ７のドレイン、ソースを共通接続して、接地レベル
近傍で動作するバイアス電圧を取り出すことができる。
さらに出力回路は、両電源ＶＣＣ，ＶＳＳにそれぞれソ
ースを接続した第８のＰＭＯＳトランジスタＱ８，第９
のＮＭＯＳトランジスタＱ９のドレインが共通接続され
出力端となり、また共通接続されたゲートが入力端とな
る。
【００２０】本実施形態によれば、装置のＰＥＣＬレベ
ルの差動クロック入力信号が理想的で無い場合でも、リ
ファレンス電圧Ｖｒｅｆの調整によって、タイミング基
準点を微調整する事が可能となる。また入力信号のセッ
トアップ・ホールドタイムが厳しい場合でも、より柔軟
にシステム設計が可能となる。さらに、通常のＣＭＯＳ
レベル単相クロック入力に比べて低スキューで理想的な
デューティの信号をＰＬＬに対して入力する事ができ
る。
ルの差動クロック入力信号が理想的で無い場合でも、リ
ファレンス電圧Ｖｒｅｆの調整によって、タイミング基
準点を微調整する事が可能となる。また入力信号のセッ
トアップ・ホールドタイムが厳しい場合でも、より柔軟
にシステム設計が可能となる。さらに、通常のＣＭＯＳ
レベル単相クロック入力に比べて低スキューで理想的な
デューティの信号をＰＬＬに対して入力する事ができ
る。
【００２１】なお、ＰＥＣＬレベルの差動クロック入力
信号のｄｕｔｙ比等が十分理想的であり、タイミング基
準点のずれが問題にならない場合は、それぞれの差動ク
ロック入力にリファレンス電圧ではなく、従来のＰＥＣ
Ｌレベル差動クロック入力回路の様に逆相クロックを入
力する事もできる。こうする事によって、従来の差動ク
ロック入力回路と同様な２００ｍＶ以下の小振幅入力も
可能となる。
信号のｄｕｔｙ比等が十分理想的であり、タイミング基
準点のずれが問題にならない場合は、それぞれの差動ク
ロック入力にリファレンス電圧ではなく、従来のＰＥＣ
Ｌレベル差動クロック入力回路の様に逆相クロックを入
力する事もできる。こうする事によって、従来の差動ク
ロック入力回路と同様な２００ｍＶ以下の小振幅入力も
可能となる。
【００２２】
【発明の効果】以上説明したように本発明により、装置
のＰＥＣＬレベルの差動クロック入力信号が理想的で無
い場合でも、リファレンス電圧Ｖｒｅｆの調整によっ
て、出力波形のエッジ位置を容易に調整して、タイミン
グ基準点を微調整する事が可能となり、入力信号のセッ
トアップ・ホールドタイムが厳しい場合でも、より柔軟
にシステム設計が可能となる。しかも、通常のＣＭＯＳ
レベル単相クロック入力に比べて低スキューで理想的な
デューティの信号をＰＬＬに対して入力する事ができ
る。
のＰＥＣＬレベルの差動クロック入力信号が理想的で無
い場合でも、リファレンス電圧Ｖｒｅｆの調整によっ
て、出力波形のエッジ位置を容易に調整して、タイミン
グ基準点を微調整する事が可能となり、入力信号のセッ
トアップ・ホールドタイムが厳しい場合でも、より柔軟
にシステム設計が可能となる。しかも、通常のＣＭＯＳ
レベル単相クロック入力に比べて低スキューで理想的な
デューティの信号をＰＬＬに対して入力する事ができ
る。
【００２３】また、ＬＳＩテスタの信号は、通常立ち上
がりエッジ位置に関してはキャリブレーションにより補
正を実施しているが、Ｈｉ／Ｌｏのデューティ比が異な
る場合は立ち下がりエッジ位置が微妙にずれてしまう
が、本発明の構成では、２つの差動クロック入力の、一
方の立ち上がりエッジで立ち上がり、もう一方の立ち上
がりエッジで立ち下がる様なクロックを生成することが
でき、ＬＳＩテスタにおいて理想的なタイミング基準点
からのセットアップ・ホールドタイムの測定が可能とな
る。
がりエッジ位置に関してはキャリブレーションにより補
正を実施しているが、Ｈｉ／Ｌｏのデューティ比が異な
る場合は立ち下がりエッジ位置が微妙にずれてしまう
が、本発明の構成では、２つの差動クロック入力の、一
方の立ち上がりエッジで立ち上がり、もう一方の立ち上
がりエッジで立ち下がる様なクロックを生成することが
でき、ＬＳＩテスタにおいて理想的なタイミング基準点
からのセットアップ・ホールドタイムの測定が可能とな
る。
【図１】本発明の第１の実施形態のクロック入力回路の
回路図。
回路図。
【図２】図１の動作を説明する動作波形図。
【図３】図１の具体例の回路を示す回路図。
【図４】従来のクロック入力回路の一例を示す回路図。
【図５】図４の動作を説明する動作波形図。
１１，１２ 差動アンプ
１３ フリップフロップ
１４，１５ ＮＯＲ回路
Ｑ１〜Ｑ３，Ｑ７，Ｑ９ ＮＭＯＳトランジスタ
Ｑ４〜Ｑ６，Ｑ８ ＰＭＯＳトランジスタ
Claims (3)
- 【請求項１】 正相クロックと第１のリファレンス電圧
とを入力しこの第１のリファレンス電圧に応じた第１の
出力クロックを出力する第１の差動入力回路と、逆相ク
ロックと第２のリファレンス電圧とを入力しこの第２の
リファレンス電圧に応じた第２の出力クロックを出力す
る第２の差動入力回路と、これら差動入力回路の第１の
出力クロックで立ち上り第２の出力クロックで立ち下る
フリップフロップとを備え、前記第１、第２のリファレ
ンス電圧をそれぞれ調整することにより出力デューティ
を可変できるようにしたことを特徴とするクロック入力
回路。 - 【請求項２】 第１、第２の差動入力回路が、差動回路
となる一方のトランジスタのゲートにクロックが入力さ
れ、他方のトランジスタのゲートにリファレンス電圧が
入力されたＣＭＯＳ回路による差動増幅回路からなり、
前記差動入力回路の動作レベルがバイアス回路により設
定された請求項１記載のクロック入力回路。 - 【請求項３】 ＣＭＯＳ回路による差動増幅回路が、差
動回路となる第１，第２のトランジスタのソースを共通
接続して第３のトランジスタのドレインに接続し、この
第３のトランジスタのソースに第２電源を接続し、前記
第１，第２のトランジスタのドレインにこれらトランジ
スタと逆導電型の第４，第５のトランジスタのドレイン
をそれぞれ接続し、これら第４，第５のトランジスタの
ソースを第１の電源に接続し、これら第４，第５のトラ
ンジスタのゲートを共通接続して一方のドレインに接続
し、前記第３のトランジスタのゲートにバイアス回路か
らのバイアス電圧を接続し、前記第１，第４のトランジ
スタのドレイン接続点または前記第２，第５のトランジ
スタのドレイン接続点から出力を得るようにし、前記バ
イアス回路が、ソースをそれぞれ第１，第２の電源に接
続した互に逆導電型の第６，第７のトランジスタのトレ
イン、ソースを共通接続した請求項２記載のクロック入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000078510A JP3434773B2 (ja) | 2000-03-21 | 2000-03-21 | クロック入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000078510A JP3434773B2 (ja) | 2000-03-21 | 2000-03-21 | クロック入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267892A JP2001267892A (ja) | 2001-09-28 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142873A (ja) * | 2005-11-18 | 2007-06-07 | Toshiba Microelectronics Corp | キャリア抽出回路、ｒｆタグ、及び非接触ｉｃカード |
| KR100812602B1 (ko) * | 2006-09-29 | 2008-03-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
-
2000
- 2000-03-21 JP JP2000078510A patent/JP3434773B2/ja not_active Expired - Fee Related
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|---|---|
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