CN101154434A - 半导体存储器件及其操作方法 - Google Patents

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CN101154434A CNA2007101479225A CN200710147922A CN101154434A CN 101154434 A CN101154434 A CN 101154434A CN A2007101479225 A CNA2007101479225 A CN A2007101479225A CN 200710147922 A CN200710147922 A CN 200710147922A CN 101154434 A CN101154434 A CN 101154434A
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Abstract

本发明提供一种半导体存储器件，该半导体存储器件包括第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；第二输入单元，其用于基于在系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；第三输入单元，其用于基于在反相系统时钟信号与基准信号的相交处的信号来产生第三时钟信号；延迟单元，其用于通过响应于延迟控制信号而使第一时钟信号延迟来产生延迟时钟信号；及时钟延迟控制单元，其用于响应于第二时钟信号与延迟时钟信号之间的相位差或第三时钟信号与延迟时钟信号之间的相位差来产生延迟控制信号。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2006年9月29日提交的韩国专利申请No.10-2006-0096441的优先权，其全部内容通过引用结合于此。
技术领域
本发明涉及一种半导体存储器件，且更具体而言，涉及一种用于接收及传送半导体存储器件的时钟信号及命令信号的电路。
背景技术
半导体存储器件用以储存包括多个半导体器件的系统中的数据。当数据处理器件例如中央处理单元(CPU)需要数据时，半导体存储器件输出与自数据处理器件输入的地址相对应的数据或将自数据处理器件接收的数据储存至对应于该地址的存储单元中。
随着系统的操作速度增加且半导体集成技术的发展，半导体存储器件需要以高速执行数据存取操作。为了以高速执行数据存取操作，已开发了同步存储器件，以便与系统时钟同步地执行数据存取操作。
为了提高同步存储器件的操作速度，已开发了双数据速率(DDR)同步存储器件，以便与系统时钟的上升沿及下降沿两者同步地执行数据存取操作。
由于DDR同步存储器件应与系统时钟的上升沿及下降沿两者同步地输入或输出数据，所以DDR同步存储器件应在系统时钟的一个周期内处理两个数据。亦即，DDR同步存储器件应在系统时钟的每个上升沿及每个下降沿输出数据或储存数据。
通常，DDR同步存储器件响应于基准信号来接收及传送系统时钟及反相系统时钟至其内部电路。此时，以相同占空比接收系统时钟及反相系统时钟为极重要的，因为DDR同步存储器件与系统时钟的上升沿及下降沿同步地执行其操作。
图1是图示输入至半导体存储器件的系统时钟信号失真的示意图。
通常，在制造后，半导体存储器件被设置在一模块处，且多个模块形成一组。参考图1，第一至第九半导体存储器件D1至D9形成一模块，且用于对每个半导体存储器件的输入/输出阻抗进行调节的第一及第二终端电阻器R1及R2设置于第一至第九半导体存储器件D1至D9的一侧，且第二至第十一传输线TL1至TL10设置于第一至第九半导体存储器件D1至D9之间。
通过第一传输线TL0输入的数据信号经由第二至第十一传输线TL1至TL10而传送至每个半导体存储器件。系统时钟信号及反相系统时钟信号也经由第二至第十一传输线TL1至TL10而传送至每个半导体存储器件。
此时，由于第一至第九半导体存储器件D1至D9的位置之间的差异，耦接至每个半导体存储器件的传输线的长度彼此不同。此外，用于将系统时钟信号及反相系统时钟信号传送至每个半导体存储器件的传输线也不相同。
因此，传送至每个半导体存储器件的系统时钟信号的延迟量彼此不同，且传送至每个半导体存储器件的系统时钟信号及反相系统时钟信号的延迟量彼此不同，这是因为每个传输线的阻抗与每个半导体存储器件的输入阻抗不匹配。
如上所述，由于输入至一个半导体存储器件的系统时钟信号与反相系统时钟信号的输入时序之间的差异，用于响应于基准信号VREF而接收系统时钟信号的时序容限与用于接收反相系统时钟信号的时序容限不同。
为了供参考，基准信号VREF保持系统时钟信号及反相系统时钟信号转变的区域的一半电压电平。理想地是基准信号VREF的电压电平与系统时钟信号及反相系统时钟信号相交的电压电平基本上相同。
然而，基准信号VREF的电压电平与系统时钟信号及反相系统时钟信号相交的电压电平不相同，因为根据该半导体存储器件的位置，传送至一个半导体存储器件的系统时钟信号的延迟量与反相系统时钟信号的延迟量不同。
在基准信号VREF与系统时钟信号及反相系统时钟信号的相交的电压差超过容许范围的情况下，半导体存储器件难以接收系统时钟信号。即使半导体存储器件接收到系统时钟信号，半导体存储器件的可操作时序容限也减小。
发明内容
本发明的实施例针对提供一种半导体存储器件及用于操作所述半导体器件的方法，该半导体存储器件包括用于将系统时钟信号与反相系统时钟信号相交的电压电平调节成与基准信号的电压电平基本上相同的电路。
此外，本发明的实施例针对提供一种模块及用于操作所述模块的方法，该模块包括多个半导体存储器件，其用于校正输入至每个半导体存储器件的系统时钟信号与反相系统时钟信号的输入时序之间的失配。
根据本发明的第一方面，提供了一种半导体存储器件，该半导体存储器件包括：第一时钟输入单元，其用于基于系统时钟信号与反相系统时钟信号的相交来产生第一时钟信号；第二输入单元，其用于基于系统时钟信号与基准信号的相交来产生第二时钟信号；第三输入单元，其用于基于反相系统时钟信号与基准信号的相交来产生第三时钟信号；延迟单元，其用于通过响应于延迟控制信号而延迟第一时钟信号来产生延迟时钟信号；以及时钟延迟控制单元，其用于响应于第二时钟信号与延迟时钟信号之间的相位差或第三时钟信号与延迟时钟信号之间的相位差来产生延迟控制信号。
根据本发明的第二方面，提供了一种用于驱动半导体存储器件的方法，该方法包括：基于系统时钟信号与反相系统时钟信号的相交来产生第一时钟信号；基于系统时钟信号与基准信号的相交来产生第二时钟信号；基于反相系统时钟信号与基准信号的相交来产生第三时钟信号；通过将第一时钟信号延迟一预定延迟量来产生延迟时钟信号；以及响应于第二时钟信号与延迟时钟信号之间的相位差或第三时钟信号与延迟时钟信号之间的相位差来控制所述预定延迟量。
根据本发明的第三方面，提供了一种半导体存储器件，该半导体存储器件包括：第一时钟输入单元，其用于基于系统时钟信号与反相系统时钟信号的相交来产生第一时钟信号；第二时钟输入单元，其用于基于系统时钟信号与基准信号的相交来产生第二时钟信号；第三时钟输入单元，其用于基于反相系统时钟信号与基准信号的相交来产生第三时钟信号；命令信号输入单元，其用于接收命令信号及基准信号以输出第一内部命令信号；时钟延迟控制单元，其用于响应于第一时钟信号与第二时钟信号之间的相位差或第一时钟信号与第三时钟信号之间的相位差来产生延迟控制信号；命令延迟单元，其用于通过响应于延迟控制信号而延迟第一内部命令信号来产生第二内部命令信号；以及锁存单元，其用于响应于第一时钟信号来锁存第二内部命令信号。
根据本发明的第四方面，提供了一种用于驱动半导体存储器件的方法，该方法包括：基于系统时钟信号与反相系统时钟信号的相交来产生第一时钟信号；基于系统时钟信号与基准信号的相交来产生第二时钟信号；基于反相系统时钟信号与基准信号的相交来产生第三时钟信号；基于接收到命令信号及基准信号来产生第一内部命令信号；响应于第一时钟信号与第二时钟信号之间的相位差或第一时钟信号与第三时钟信号之间的相位差来产生延迟控制信号；通过响应于延迟控制信号而延迟第一内部命令信号来产生第二内部命令信号；以及响应于第一时钟信号来锁存第二内部命令信号。
根据本发明的第五方面，提供了一种存储器模块，所述存储器模块包括：多个第一传输线，其用于传送系统时钟信号及反相系统时钟信号；第一存储器件，其包括第一时钟输入电路，该第一时钟输入电路用于校正在经由第一传输线传送系统时钟信号及反相系统时钟信号时发生的延迟失配；多个第二传输线，其用于对被传送至第一传输线的系统时钟信号及反相系统时钟信号进行传送；及第二存储器件，其包括第二时钟输入电路，该第二时钟输入电路用于校正在经由第一传输线及第二传输线传送系统时钟信号及反相系统时钟信号时发生的延迟失配。
根据本发明的第六方面，提供了一种用于驱动存储器模块的方法，该存储器模块包括：第一存储器件，其用于接收经由第一传输线传送的系统时钟信号及反相系统时钟信号；及第二存储器件，其用于接收经由第一传输线及第二传输线传送的系统时钟信号及反相系统时钟信号，该方法包括：第一步骤：响应于在经由第一传输线传送系统时钟信号及反相系统时钟信号时发生的延迟失配，来延迟输入至第一存储器件的系统时钟信号及反相系统时钟信号；及第二步骤：响应于在经由第一传输线及第二传输线传送系统时钟信号及反相系统时钟信号时发生的延迟失配，来延迟输入至第二存储器件的系统时钟信号及反相系统时钟信号。
附图说明
图1是图示输入至半导体存储器件的系统时钟信号失真的示意图；
图2是根据本发明的第一实施例的半导体存储器件的框图；
图3A及图3B是描绘图2中所示的半导体存储器件的操作的时序图；
图4A及图4B是图2中所示的第一相位比较器的实例的示意电路图；
图5是图2中所示的延迟链及延迟控制器的示意电路图；
图6是图2中所示的信号选择单元的示意电路图；及
图7是根据本发明的第二实施例的半导体存储器件的框图。
具体实施方式
本发明的一个实施例针对一种半导体存储器件，该半导体存储器件包括用于将系统时钟信号与反相系统时钟信号相交的电压电平调节成与基准信号的电压电平基本上相同的电路。
在下文中，将参考附图来详细描述根据本发明的半导体存储器件。
图2是根据本发明的第一实施例的半导体存储器件的框图。
如图2中所示，根据本发明的第一实施例的半导体存储器件包括第一至第三时钟输入单元110至130、延迟链140、延迟控制器150、第一及第二相位比较器160及170以及信号选择单元180。
第一时钟输入单元110接收系统时钟信号CLK及反相系统时钟信号CLKB以输出第一时钟信号CLK0。第二时钟输入单元120接收系统时钟信号CLK及基准信号VREF以输出第二时钟信号CLKR。第三时钟输入单元130接收反相系统时钟信号CLKB及基准信号VREF以输出第三时钟信号CLKF。
延迟链140将第一时钟信号CLK0延迟以产生延迟的时钟信号CLKD。延迟控制器150响应于延迟控制信号DCTRL来控制延迟链140的延迟量。第一相位比较器160比较第二时钟信号CLKR的相位与延迟的时钟信号CLKD的相位以根据比较结果来输出上信号(up signal)DUP。第二相位比较器170比较第三时钟信号CLKF的相位与延迟的时钟信号CLKD的相位以根据比较结果来输出下信号(down signal)DDN。信号选择单元180通过响应于选择信号R/F而选择上信号DUP及下信号DDN之一来输出延迟控制信号DCTRL。
图3A及图3B为描绘图2中所示的半导体存储器件的操作的时序图。
具体地，在图3A的情况下，基准信号VREF保持系统时钟信号CLK转变的区域的电压电平的一半，但系统时钟信号CLK与反相系统时钟信号CLKB相交的电压电平与基准信号VREF的电压电平不相同，因为系统时钟信号CLK的延迟量与反相系统时钟信号CLKB的延迟量不同。在图3B的情况下，基准信号VREF不保持系统时钟信号CLK转变的区域的电压电平的一半。
假定在系统时钟信号CLK与反相系统时钟信号CLKB相交的电压电平与基准电压VREF的电压电平不相同时，第一时钟信号CLK0作为操作时钟信号被传送至半导体存储器件。在该种情况下，半导体存储器件通过与第一时钟信号CLK0同步地接收数据、地址及命令来执行内部操作，且因此，半导体存储器件的操作容限可比预设操作容限更狭窄，以致于在操作期间发生误差。
因此，根据本发明的第一实施例的半导体存储器件包括第二及第三时钟输入单元120及130、延迟链140、延迟控制器150、第一及第二相位比较器160及170，及信号选择单元180以及第一时钟输入单元110，以便使在系统时钟信号CLK与反相系统时钟信号CLKB相交处的信号与基准信号VREF之间的误差减到最小。
在下文中，参考图3A及图3B，详细解释半导体存储器件的操作。
在本文中，图3A中所示的误差值″VIX″表示基准信号VREF与在系统时钟信号CLK与反相系统时钟信号CLKB相交处的信号之间的电压电平差。
当多个半导体存储器件被设置在一模块处时，误差值″VIX″根据每个半导体存储器件被设置的位置而变化。这是因为在系统时钟信号CLK及反相系统时钟信号CLKB被传送至每个半导体存储器件时，传输线的阻抗值彼此不同。即使传送至每个半导体存储器件的系统时钟信号CLK的延迟量与反相系统时钟信号CLKB的延迟量相同，在将信号输入至半导体存储器件时仍会引起误差″VIX″。此时，第一时钟CLK0及延迟时钟信号CLKD在不同于理想时序的任意时序下转变。
因此，在本发明中，设置于一模块处的每个半导体存储器件包括用于校正误差值″VIX″的电路。亦即，当传送至每个半导体存储器件的系统时钟信号CLK的延迟量与反相系统时钟信号CLKB的延迟量不同且因此在其相交处的信号与基准信号VREF不相同时，本发明调节系统时钟信号CLK的延迟量、反相系统时钟信号CLKB的延迟量或者系统时钟信号CLK及反相系统时钟信号CLKB的延迟量两者。结果，系统时钟信号CLK与反相系统时钟信号CLKB相交的电压电平可与基准信号VREF的电压电平基本上相同。
为此，第一时钟输入单元110输出响应于在系统时钟信号CLK与反相系统时钟信号CLKB相交处的信号而转变的第一时钟信号CLK0。第二时钟输入单元120输出响应于在系统时钟信号CLK与基准信号VREF相交处的信号而转变的第二时钟信号CLKR。第三时钟输入单元130输出响应于在反相系统时钟信号CLKB与基准信号VREF相交处的信号而转变的第三时钟信号CLKF。
第一相位比较器160比较第二时钟信号CLKR的相位与延迟的时钟信号CLKD的相位。当第二时钟信号CLKR领先于延迟时钟信号CLKD时，第一相位比较器160输出具有逻辑高电平的上信号DUP。第二相位比较器170比较第三时钟信号CLKF的相位与延迟的时钟信号CLKD的相位。当第三时钟信号CLKF领先于延迟的时钟信号CLKD时，第二相位比较器170输出具有逻辑高电平的下信号DDN。
信号选择单元180响应于选择信号R/F而选择上信号DUP及下信号DDN之一，以将延迟控制信号DCTRL输出至延迟控制器150。详细地，当需要比较系统时钟信号CLK的转变时序时，信号选择单元180输出上信号DUP，同时延迟控制信号DCTRL响应于选择信号R/F而被去激励至逻辑低电平。当需要比较反相系统时钟信号CLKB的转变时序时，信号选择单元180输出下信号DDN，同时延迟控制信号DCTRL响应于选择信号R/F而被激励至逻辑高电平。
延迟控制器150响应于延迟控制信号DCTRL来控制延迟链140的延迟量。详细地，延迟控制器150在延迟控制信号DCTRL以逻辑高电平输入时增加延迟量，且在延迟控制信号DCTRL以逻辑低电平输入时减少延迟量。因此，延迟链140通过延迟第一时钟信号CLK0来输出延迟的时钟信号CLKD。
最后，在第二时钟CLKR的相位与延迟的时钟信号CLKD的相位相同或第三时钟信号CLKF的相位与延迟时钟信号CLKD的相位相同的情况下，信号选择单元180不输出延迟控制信号DCTRL。因此，延迟控制器150不控制延迟链140的延迟量。此时，延迟时钟信号CLKD用作半导体存储器件的操作时钟信号以用于锁存数据、地址及命令。
图4A及图4B是图2中所示的第一相位比较器160的实例的示意电路图。
为了供参考，第二相位比较器170具有与第一相位比较器160的结构基本上相同的结构。
如图4A及图4B中所示，第一相位比较器160包括一个或多个触发器(flip-flop)以用于接收一个输入信号(亦即，延迟时钟信号CLKD)作为其输入并且接收另一输入信号(亦即，第二时钟信号CLKR)作为其时钟信号。
图5是图2中所示的延迟链140及延迟控制器150的示意电路图。
如图5中所示，延迟链140包括串联连接的多个单位延迟(unit delay)140A，以使得第一时钟信号CLK0通过对应于自延迟控制器150输出的多个控制信号相对应的若干个单位延迟。
延迟控制器150包括信号组合单元150A及移位寄存器150B。信号组合单元150A接收第一时钟信号CLK0及延迟控制信号DCTRL，以输出第一及第二移位信号UP及DN。移位寄存器150B响应于第一及第二移位信号UP及DN将控制信号移位至左侧或右侧并且输出控制信号。
图6是图2中所示的信号选择单元180的示意电路图。
如所示，信号选择单元180包括第一传输门T1及第二传输门T2。第一传输门T1及第二传输门T2选择上信号DUP及下信号DDN之一，并且响应于选择信号R/F来输出所选择的一个作为延迟控制信号DCTRL。
图7是根据本发明的第二实施例的半导体存储器件的框图。
如所示，根据本发明的第二实施例的半导体存储器件包括第一至第三时钟输入单元210至230、命令信号输入单元240、第一至第三延迟链250A至250C，第一至第三延迟控制器260A至260C、第一相位比较器270A及第二相位比较器270B、信号选择单元280及锁存单元290。
第一时钟输入单元210接收系统时钟信号CLK及反相系统时钟信号CLKB以输出第一时钟信号CLK0。第二时钟输入单元220接收系统时钟信号CLK及基准信号VREF以输出第二时钟信号CLKR。第三时钟输入单元230接收反相系统时钟信号CLKB及基准信号VREF以输出第三时钟信号CLKF。命令信号输入单元240接收命令信号CMD及基准信号VREF以输出第一内部命令信号CLKC。
第一延迟链250A延迟第二时钟信号CLKR，第二延迟链250B延迟第三时钟信号CLKF，且第三延迟链250C延迟第一内部命令信号CLKC。第一至第三延迟控制器260A至260C中的每个响应于延迟控制信号DCTRL来控制第一至第三延迟链250A至250C中对应的一个的延迟量。第一至第三延迟链250A至250C及第一至第三延迟控制器260A至260C的每个具有与图5中所示的延迟链及延迟控制器的结构基本上相同的结构。
第一相位比较器270A比较第一时钟信号CLK0的相位与第一延迟链250A的输出信号的相位，以根据比较结果来输出上信号DUP。第二相位比较器270B比较第一时钟信号CLK0的相位与第二延迟链250B的输出信号的相位，以根据比较结果来输出下信号DDN。信号选择单元280通过响应于选择信号R/F选择上信号DUP及下信号DDN之一来输出延迟控制信号DCTRL。锁存单元290响应于第一时钟信号CLK0来锁存第三延迟链250C的输出信号，以输出内部命令信号ICMD。
如上所述，根据本发明的第二实施例的半导体存储器件比较输入至半导体存储器件的系统时钟信号CLK的相位与反相系统时钟信号CLKB的相位，从而控制命令信号CMD的延迟量，而非系统时钟信号的延迟量。为此，该半导体存储器件进一步包括命令信号输入单元240、第三延迟链250C、第三延迟控制器260C及锁存单元290。
此外，半导体存储器件监测系统时钟信号CLK和反相系统时钟信号CLKB的相交与基准信号VREF之间的电压差，且响应于监测结果将延迟控制信号DCTRL输出至第三延迟控制器260C。第三延迟控制器260C响应于延迟控制信号DCTRL来控制第一内部命令信号CLKC的延迟量。锁存单元290响应于第一时钟信号CLK0来锁存第三延迟链250C的输出信号。在本文中，由于输入至锁存单元290的信号是响应于系统时钟信号CLK和反相系统时钟信号CLKB的相交与基准信号VREF之间的电压差的延迟信号，所以锁存单元290响应于自第一时钟输入单元210输出的第一时钟信号CLK0来在适当时序下锁存输入信号。
因此，根据本发明的第二实施例的半导体存储器件不延迟系统时钟信号，而是响应于输入至半导体存储器件的系统时钟信号CLK及反相系统时钟信号CLKB的延迟量来延迟命令信号。结果，有可能在适当时序下锁存数据、地址及命令。
如上所述，根据本发明的半导体存储器件可在输入至半导体存储器件的系统时钟的适当时序下锁存数据、地址及命令，而与半导体存储器件定位于模块中的位置无关。因此，半导体存储器件可使设置最优并且保持数据、地址及命令的时间容限。
此外，根据本发明的存储器模块具有能够在系统时钟的适当时序下接收输入信号(诸如数据、地址及命令)的多个半导体存储器件。因此，有可能在存储器模块中可靠地储存及输出数据，从而提高使用存储器模块的系统的性能。
尽管已关于具体实施例描述了本发明，但对于本领域技术人员将明显的是，在不背离如以下权利要求所限定的本发明的精神及范围的情况下，可进行各种变化及修改。
【主要元件符号说明】
110第一时钟输入单元
120第二时钟输入单元
130第三时钟输入单元
140延迟链
140A单位延迟
150延迟控制器
150A信号组合单元
150B移位寄存器
160第一相位比较器
170第二相位比较器
180信号选择单元
210第一时钟输入单元
220第二时钟输入单元
230第三时钟输入单元
240命令信号输入单元
250A第一延迟链
250B第二延迟链
250C第三延迟链
260A第一延迟控制器
260B第二延迟控制器
260C第三延迟控制器
270A第一相位比较器
270B第二相位比较器
280信号选择单元
290锁存单元
CLK系统时钟信号
CLK0第一时钟信号
CLKB反相系统时钟信号
CLKC第一内部命令信号
CLKD延迟时钟信号
CLKF第三时钟信号
CLKR第二时钟信号
CMD命令信号
D1第一半导体存储器件
D2第二半导体存储器件
D3第三半导体存储器件
D4第四半导体存储器件
D5第五半导体存储器件
D6第六半导体存储器件
D7第七半导体存储器件
D8第八半导体存储器件
D9第九半导体存储器件
DCTRL延迟控制信号
DDN下信号
DN第二移位信号
DUP上信号
ICMD内部命令信号
R/F选择信号
R1第一终端电阻器
R2第二终端电阻器
T1第一传输门
T2第二传输门
TL0第一传输线
TL1第二传输线
TL2第三传输线
TL3第四传输线
TL4第五传输线
TL5第六传输线
TL6第七传输线
TL7第八传输线
TL8第九传输线
TL9第十传输线
TL10第十一传输线
UP第一移位信号
VREF基准信号

Claims (28)

1.一种半导体存储器件，其包括：
第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；
第二输入单元，其用于基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；
第三输入单元，其用于基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；
延迟单元，其用于通过响应于延迟控制信号而延迟所述第一时钟信号来产生延迟时钟信号；以及
时钟延迟控制单元，其用于响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述第三时钟信号与所述延迟时钟信号之间的相位差来产生所述延迟控制信号。
2.如权利要求1所述的半导体存储器件，其中，所述延迟单元包括：
延迟链，其用于延迟所述第一时钟信号以产生所述延迟时钟信号；以及
延迟控制器，其用于响应于所述延迟控制信号来控制所述延迟链的延迟量。
3.如权利要求2所述的半导体存储器件，其中，所述延迟链包括串联连接的多个单位延迟，以使得所述第一时钟信号通过与自所述延迟控制器输出的多个控制信号相对应的若干个单位延迟。
4.如权利要求3所述的半导体存储器件，其中，所述延迟控制器包括：
信号组合单元，其用于基于所述第一时钟信号及所述延迟控制信号来产生移位控制信号；以及
移位寄存器，其用于响应于所述移位控制信号将所述多个控制信号移位至左侧或右侧并输出所述移位的控制信号。
5.如权利要求1所述的半导体存储器件，其中，所述时钟延迟控制单元包括：
第一相位比较器，其用于比较所述第二时钟信号的相位与所述延迟时钟信号的相位，以根据所述比较结果来输出上信号；
第二相位比较器，其用于比较所述第三时钟信号的相位与所述延迟时钟信号的相位，以根据所述比较结果来输出下信号；以及
信号选择单元，其用于选择所述上信号及所述下信号之一，且响应于选择信号来输出所选择的一个作为所述延迟控制信号。
6.如权利要求5所述的半导体存储器件，其中，所述第一相位比较器及所述第二相位比较器中的每一个包括一或多个触发器。
7.如权利要求5所述的半导体存储器件，其中，所述信号选择单元包括：
第一传输门，其用于响应于所述选择信号的第一逻辑电平来将所述上信号传送至所述延迟控制器；以及
第二传输门，其用于响应于所述选择信号的第二逻辑电平来将所述下信号传送至所述延迟控制器。
8.一种用于驱动半导体存储器件的方法，其包括：
基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；
基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；
基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；
通过将所述第一时钟信号延迟一预定延迟量来产生延迟时钟信号；以及
响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述第三时钟信号与所述延迟时钟信号之间的相位差来控制所述预定延迟量。
9.如权利要求8的方法，其中，所述预定延迟量的控制包括：
比较所述第二时钟信号的相位与所述延迟时钟信号的相位；
比较所述第三时钟信号的相位与所述延迟时钟信号的相位；以及
根据所述比较结果来控制所述预定延迟量。
10.一种半导体存储器件，其包括：
第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；
第二时钟输入单元，其用于基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；
第三时钟输入单元，其用于基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；
命令信号输入单元，其用于接收命令信号及所述基准信号，以输出第一内部命令信号；
时钟延迟控制单元，其用于响应于所述第一时钟信号与所述第二时钟信号之间的相位差或所述第一时钟信号与所述第三时钟信号之间的相位差来产生延迟控制信号；
命令延迟单元，其用于通过响应于所述延迟控制信号而延迟所述第一内部命令信号来产生第二内部命令信号；以及
锁存单元，其用于响应于所述第一时钟信号来锁存所述第二内部命令信号。
11.如权利要求10所述的半导体存储器件，其中，所述命令延迟单元包括：
命令延迟链，其用于延迟所述第一内部命令信号以产生所述第二内部命令信号；以及
命令延迟控制器，其用于响应于所述延迟控制信号来控制所述命令延迟链的延迟量。
12.如权利要求11所述的半导体存储器件，其中，所述命令延迟链包括串联连接的多个单位延迟，以使得所述第一内部命令信号通过与自所述命令延迟控制器输出的多个控制信号相对应的若干个单位延迟。
13.如权利要求12所述的半导体存储器件，其中，所述命令延迟控制器包括：
信号组合单元，其用于基于所述第一内部命令信号及所述延迟控制信号来产生移位控制信号；以及
移位寄存器，其用于通过响应于所述移位控制信号将所述多个控制信号移位至左侧或右侧来输出所述多个控制信号。
14.如权利要求10所述的半导体存储器件，其中，所述时钟延迟控制单元包括：
第一延迟链，其用于延迟所述第二时钟信号；
第一延迟控制器，其用于响应于所述延迟控制信号来控制所述第一延迟链的延迟量；
第二延迟链，其用于延迟所述第三时钟信号；
第二延迟控制器，其用于响应于所述延迟控制信号来控制所述第二延迟链的延迟量；
第一相位比较器，其用于比较所述第一时钟信号的相位与所述第一延迟链的输出信号的相位，以根据所述比较结果来输出上信号；
第二相位比较器，其用于比较所述第一时钟信号的相位与所述第二延迟链的输出信号的相位，以根据所述比较结果来输出下信号；以及
信号选择单元，其用于通过响应于选择信号选择所述上信号及所述下信号之一来产生所述延迟控制信号。
15.一种用于驱动半导体存储器件的方法，其包括：
基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；
基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；
基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；
基于命令信号及所述基准信号来产生第一内部命令信号；
响应于所述第一时钟信号与所述第二时钟信号之间的相位差或所述第一时钟信号与所述第三时钟信号之间的相位差来产生延迟控制信号；
通过响应于所述延迟控制信号而延迟所述第一内部命令信号来产生第二内部命令信号；以及
响应于所述第一时钟信号来锁存所述第二内部命令信号。
16.如权利要求15所述的方法，其中，所述延迟控制信号的产生包括：
比较所述第一时钟信号的相位与所述第二时钟信号的相位；
比较所述第一时钟信号的相位与所述第三时钟信号的相位；以及
根据所述比较结果来产生所述延迟控制信号。
17.一种存储器模块，其包括：
多个第一传输线，其用于传送系统时钟信号及反相系统时钟信号；
第一存储器件，其包括第一时钟输入电路，所述第一时钟输入电路用于校正在经由所述第一传输线传送所述系统时钟信号及所述反相系统时钟信号时发生的延迟失配；
多个第二传输线，其用于将传送至所述第一传输线的所述系统时钟信号及所述反相系统时钟信号进行传送；以及
第二存储器件，其包括第二时钟输入电路，所述第二时钟输入电路用于校正在经由所述第一传输线及所述第二传输线传送所述系统时钟信号及所述反相系统时钟信号时发生的延迟失配。
18.如权利要求17所述的存储器模块，其中，所述第一时钟输入电路包括：
第一时钟输入单元，其用于基于在所述系统时钟信号与所述反相系统时钟信号的相交处的信号来产生第一时钟信号；
第二输入单元，其用于基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；
第三输入单元，其用于基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；
延迟单元，其用于通过响应于延迟控制信号而延迟所述第一时钟信号来产生延迟时钟信号；以及
时钟延迟控制单元，其用于响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述第三时钟信号与所述延迟时钟信号之间的相位差来产生所述延迟控制信号。
19.如权利要求18所述的存储器模块，其中，所述延迟单元包括：
延迟链，其用于延迟所述第一时钟信号以产生所述延迟时钟信号；以及
延迟控制器，其用于响应于所述延迟控制信号来控制所述延迟链的延迟量。
20.如权利要求18所述的存储器模块，其中，所述时钟延迟控制单元包括：
第一相位比较器，其用于比较所述第二时钟信号的相位与所述延迟时钟信号的相位，以根据所述比较结果来输出上信号；
第二相位比较器，其用于比较所述第三时钟信号的相位与所述延迟时钟信号的相位，以根据所述比较结果来输出下信号；以及
信号选择单元，其用于选择所述上信号及所述下信号之一，且响应于选择信号来输出所述选择的一个作为所述延迟控制信号。
21.如权利要求17所述的存储器模块，其中，所述第二时钟输入电路包括：
第一时钟输入单元，其用于基于在所述系统时钟信号与所述反相系统时钟信号的相交处的信号来产生第一时钟信号；
第二时钟输入单元，其用于基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；
第三时钟输入单元，其用于基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；
命令信号输入单元，其用于接收命令信号及所述基准信号以输出第一内部命令信号；
时钟延迟控制单元，其用于响应于所述第一时钟信号与所述第二时钟信号之间的相位差或所述第一时钟信号与所述第三时钟信号之间的相位差来产生延迟控制信号；
命令延迟单元，其用于通过响应于所述延迟控制信号而延迟所述第一内部命令信号来产生第二内部命令信号；以及
锁存单元，其用于响应于所述第一时钟信号来锁存所述第二内部命令信号。
22.如权利要求21所述的存储器模块，其中，所述命令延迟单元包括：
命令延迟链，其用于延迟所述第一内部命令信号以产生所述第二内部命令信号；以及
命令延迟控制器，其用于响应于所述延迟控制信号来控制所述命令延迟链的延迟量。
23.如权利要求21所述的存储器模块，其中，所述时钟延迟控制单元包括：
第一延迟链，其用于延迟所述第二时钟信号；
第一延迟控制器，其用于响应于所述延迟控制信号来控制所述第一延迟链的延迟量；
第二延迟链，其用于延迟所述第三时钟信号，
第二延迟控制器，其用于响应于所述延迟控制信号来控制所述第二延迟链的延迟量；
第一相位比较器，其用于比较所述第一时钟信号的相位与所述第一延迟链的输出信号的相位，以根据所述比较结果来输出上信号；
第二相位比较器，其用于比较所述第一时钟信号的相位与所述第二延迟链的输出信号的相位，以根据所述比较结果来输出下信号；以及
信号选择单元，其用于通过响应于选择信号而选择所述上信号及所述下信号之一来产生所述延迟控制信号。
24.一种用于驱动存储器模块的方法，所述存储器模块包括：第一存储器件，其用于接收经由第一传输线传送的系统时钟信号及反相系统时钟信号；及第二存储器件，其用于接收经由所述第一传输线及第二传输线传送的所述系统时钟信号及所述反相系统时钟信号，所述方法包括：
第一步骤：响应于在经由所述第一传输线传送所述系统时钟信号及所述反相系统时钟信号时发生的延迟失配，来延迟输入至所述第一存储器件的所述系统时钟信号及所述反相系统时钟信号；以及
第二步骤：响应于在经由所述第一传输线及所述第二传输线传送所述系统时钟信号及所述反相系统时钟信号时发生的延迟失配，来延迟输入至所述第二存储器件的所述系统时钟信号及所述反相系统时钟信号。
25.如权利要求24所述的方法，其中，所述第一步骤包括：
基于在所述系统时钟信号与所述反相系统时钟信号的相交处的信号来产生第一时钟信号；
基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；
基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；
通过将所述第一时钟信号延迟一预定延迟量来产生延迟时钟信号；以及
响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述第三时钟信号与所述延迟时钟信号之间的相位差来控制所述预定延迟量。
26.如权利要求25的方法，其中，所述预定延迟量的控制包括：
比较所述第二时钟信号的相位与所述延迟时钟信号的相位；
比较所述第三时钟信号的相位与所述延迟时钟信号的相位；以及
根据所述比较结果来控制所述预定延迟量。
27.如权利要求24所述的方法，其中，所述第二步骤包括：
基于在所述系统时钟信号与所述反相系统时钟信号的相交处的信号来产生第一时钟信号；
基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；
基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；
通过响应于所述基准信号而接收命令信号来产生第一内部命令信号；
响应于所述第一时钟信号与所述第二时钟信号之间的相位差或所述第一时钟信号与所述第三时钟信号之间的相位差来产生延迟控制信号；
通过响应于所述延迟控制信号而延迟所述第一内部命令信号来产生第二内部命令信号；以及
响应于所述第一时钟信号来锁存所述第二内部命令信号。
28.如权利要求27所述的方法，其中，所述延迟控制信号的产生包括：
比较所述第一时钟信号的相位与所述第二时钟信号的相位；
比较所述第一时钟信号的相位与所述第三时钟信号的相位；以及
根据所述比较结果来产生所述延迟控制信号。
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