KR100255850B1 - 메모리 테스터의 타이밍 신호 자동 보정장치 - Google Patents

Abstract

본 발명은 신호지연을 측정할 수 있는 회로를 이용하여 신호 발생원에 지연폭을 피드-백하여 자동 보정해 주도록 한 메모리 테스터의 타이밍 신호 자동 보정 장치에 관한 것이다.

종래의 메모리 디바이스 테스터는 타이밍 발생기에서 발생된 신호를 계측기를 이용하여 직접 측정하고 조정함으로써 오랜 조정시간과 안정화 시간이 장시간 소요되는 문제점이 있으며, 또한 타이밍 조정후 발생되는 시차에 대해서는 재 조정 작업을 하지 않는 한 조정될 수 없는 문제점이 있었다.

이것을 해결하기 위해, 본 발명은 메모리 디바이스 테스트를 위해 인가되는 타이밍신호를 딜레이 제어신호에 따라 그에 상응하게 조정된 타이밍신호로 출력하는 타이밍발생수단과; 타이밍발생수단에서 출력된 타이밍신호를 타이밍신호의 지연을 자동 측정하기 위해 기 설정된 기준신호와 비교하고 그 비교 결과에 따라 딜레이 제어신호를 발생하고, 아울러 딜레이 제어신호에 의해 조정된 타이밍신호를 메모리(103)에 출력하는 비교수단으로 구성된다.

Description

메모리 테스터의 타이밍 신호 자동 보정장치

본 발명은 메모리 테스터에서의 타이밍 신호 자동 보정장치에 관한 것으로, 특히 신호지연을 측정할 수 잇는 회로를 이용하여 신호 발생원에 지연폭을 피드-백하여 자동 보정해 주도록 한 메모리 테스터의 타이밍 신호 자동 보정장치에 관한 것이다.

종래의 메모리 디바이스 테스터는 제1도에 도시된 바와 같이, 주제어기(1)와, 어드레스발생기(2)와, 타이밍발생기(3)와, 비교기(4)와, 메모리(5)로 구성되어져 있다.

상기의 타이밍발생기(3)는 제2도에 도시된 바와 같이 타이밍발생기(3)에서 테스트할 디바이스로 인가되는 타이밍신호의 종류 및 디램을 테스트할 경우의 타이밍도를 나타내었다.

디램일 경우에는 제2(a)도에 도시된 바와 같이 RAS(행어드레스 스트로브), CAS(열 어드레스 스트로브)로 어드레스를 거두어 들이고 WE, RE로 데이터의 라이트(Write)와 리이드(Read)를 행하게 된다.

한편, 메모리 디바이스 테스트 시스템에서는 메모리(5)로 인가되는 각각의 타이밍신호의 타이밍 주기를 빠르게 하거나 느리게 하여 상기 메모리(5)의 정상 동작 여부를 판별하게 되어 있으므로 타이밍발생기(3)에서 발생되는 타이밍신호와 기준이 되는 신호(제2도의 T12)와의 지연 시간이 매우 중요한 요소가 된다.

특히, 타이밍발생기(3)에서 발생되는 각각의 타이밍을 테스트할 메모리(5)까지 전송해 주는 과정에서 PCB 패턴 및 전송 케이블상의 임피던스 영향으로 원하는 타이밍주기와 메모리(5)단에서의 타이밍 주기 사이에는 불규칙한 시차가 발생하게 된다.

이 시차를 조정하기 위해 비교기(4)는 딜레이 칩(Delay Chip)을 사용하며 이 딜레이 칩의 조정으로 타이밍신호의 지연 및 시차를 조정할 수 있게 되어 있다.

한편, 딜레이 칩을 사용한 타이밍 지연 조정 회로는 제3도에 도시된 바와 있다.

즉, 타이밍 지연 조정 회로는 타이밍신호를 조정하기 위해 1~8번의 스위칭 중 하나를 연결시킴으로써 각각 0~35ns의 지연된 신호를 얻을 수 있도록 되어 있다.

이를 위해 메모리디바이스측에서 기준신호(제2도의 T12)와 각각의 타이밍신호를 계측기를 이용하여 측정하고 지연폭을 1~8번의 스위치를 이용해서 조정하였다.

그러나 이러한 종래의 메모리 디바이스 테스터는 타이밍 발생기에서 발생된 신호를 계측기를 이용하여 직접 측정하고 조정함으로써 오랜 조정시간과 안정화 시간이 장시간 소요되는 문제점이 있으며, 또한 타이밍 조정후 발생되는 시차에 대해서는 재조정 작업을 하지 않는 한 조정될 수 없는 문제점이 있었다.

따라서 본 발명은 신호지연을 측정할 수 있는 회로를 이용하여 신호 발생원이 지연폭을 피드-백하여 자동 보정해주도록 한 메모리 테스터의 타이밍 신호 자동 보정장치를 제공하는데 그 목적이 있다.

이러한 목적을 달성하기 위한 본 발명의 기술적 수단은, 메모리 디바이스 테스트를 위해 인가되는 타이밍신호를 딜레이 제어신호에 따라 그에 상응하게 조정된 타이밍신호로 출력하는 타이밍발생수단과; 상기 타이밍발생수단에서 출력된 타이밍신호를 타이밍신호의 지연을 자동 측정하기 위해 기 설정된 기준신호와 비교하고 그 비교 결과에 따라 딜레이 제어신호를 발생하고, 아울러 딜레이 제어신호에 의해 조정된 타이밍신호를 메모리에 출력하는 비교수단으로 이루어진 것이다.

제1도는 종래의 메모리 디바이스 테스터의 개략적인 블록 구성도.

제2도는 제1도에 적용되는 타이밍신호의 종류 및 타이밍도.

제3도는 제1도에 적용되는 비교기내의 타이밍 지연 조정회로도.

제4도는 본 발명에 의한 메모리 테스터의 타이밍 신호 자동 보정장치의 블록 구성도.

제5도는 제4도에 적용되는 타이밍발생부내의 프로그래머블지연조정부의 상세회로도.

제6도는 제4도에 적용되는 비교기내의 타이밍지연측정부의 상세 회로도.

제7도는 제5도의 각 출력단의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

101 : 타이밍발생부 102 : 비교부

103 : 메모리 101a : 프로그래머블지연조정부

102a : 타이밍지연발생부

이하, 본 발명을 첨부한 도면을 의거하여 상세히 설명하면 다음과 같다.

제4도는 본 발명에 의한 메모리 테스터의 타이밍신호 자동 보정장치의 블록 구성도이고, 제5도 및 제6도는 제4도의 각 부에 대한 상세 회로도이며, 제7도는 제5도의 각 출력단의 타이밍도를 나타낸 것으로서, 메모리 디바이스 테스트를 위해 인가되는 타이밍신호를 딜레이 제어신호에 따라 그에 상응하게 조정된 타이밍신호로 출력하는 타이밍발생부(101)와, 상기 타이밍발생부(101)에서 출력된 타이밍신호를 타이밍신호의 지연을 자동 측정하기 위해 기 설정된 기준신호와 비교하고 그 비교 결과에 따라 딜레이 제어신호를 발생하고, 아울러 딜레이 제어신호에 의해 조정된 타이밍신호를 메모리(103)에 출력하는 비교부(102)로 구성되어져 있다.

상기에서, 타이밍발생부(101)는 입력되는 타이밍신호를 순차적으로 지연하는 딜레이칩(101a′)과, 상기 딜레이칩(101a′)에서 순차적으로 지연된 신호를 시분할 다중화하고 입력되는 딜레이 제어신호에 따라 그에 상응하게 조정된 타이밍신호로 출력하는 멀티플렉서(101a′)로 이루어진 프로그래머블지연조정부(101a)로 구성되어져 있다.

아울러, 비교부(102)는 입력되는 신호(VCC)를 타측에 입력되는 기준신호(T1)와 동기시켜 출력하는 제1 디플립플롭(a)과, 입력되는 신호(GND)를 타측에 입력되는 시차신호(T1)와 동기시켜 출력하는 제2 디플립플롭(b)과, 상기 제1, 제2 디 필립플롭(a)(b)에서 각각 래치된 신호를 논리곱하여 출력하는 제1 앤드게이트(c)와, 상기 제1 앤드게이트(c)에서 출력된 신호와 타측에 입력되는 클럭을 논리합하여 출력하는 제2 앤드게이트(d)와, 입력되는 클리어(Clear)신호를 위상 반전하여 출력하는 낫게이트(e)와, 상기 제2 앤드게이트(d) 및 낫게이트(e)에서 각각 출력된 신호를 카운터하고 그 카운터값에 클럭의 주기를 곱하여 기준신호(T12)와 시차신호(T1)와의 지연 시간을 자동 측정하는 카운터(f)로 이루어진 타이밍지연측정부(102a)로 구성되어져 있다.

이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 제4도 내지 제7도를 참조하여 설명하면 다음과 같다.

먼저, 타이밍발생부(101)에서 발생된 타이밍신호는 제5도에 도시된 바와 같이 프로그래머블지연조정부(101a)를 거쳐 메모리(103)측으로 전송되고 상기 메모리(103)와 연결되어 데이터의 비교에 이용되는 비교부(102)에 제6도에 도시된 바와 같이 타이밍지연측정부(102a)를 두어 각각의 타이밍신호를 자동 조정한 후 지연시간을 다시 상기 타이밍발생부(101)측으로 피드-백하여 프로그래머블지연조정부(101a)의 각 타이밍신호의 지연을 직접 제어한다.

즉, 제5도의 타이밍지연부(102a)의 상세 회로 구성도를 보면, 먼저 기준이 되는 신호(T12)의 하강 에지(Edge)와 시차가 발생한 신호(T1)의 상승 에지(Edge)를 제1, 제2 디 플립플롭(a)(b)을 이용하여 래치하고 이 두 신호를 제1 앤드게이트(c)에 출력한다.

그러면, 제1 앤드게이트(c)는 상기 제1, 제2 디 플립플롭(a)(b)에서 각각 출력된 신호를 논리곱하여 기준신호(T12)와 시차가 발생한 신호(T1)의 지연 만큼의 펄스를 얻는다.

즉, 제5도의 A부분, (제7도의 [0]A신호)이 A 부분에서 출력된 펄스와 클럭신호를 다시 제2 앤드게이트(d)에 출력하면 클럭 주기 만큼의 개수가 출력된다.

이에 따라, 제6도의 B부분, (제7도의 [0]B신호)이 B 부분의 출력 펄스개수를 카운터(f)를 이용하여 카운터하고 그 카운터값에 클럭의 주기를 곱하면 기준신호(T12)와 시차가 생긴 신호(T1)와의 지연시간을 자동 측정할 수 있게 된다.

일예로서, 200MHz의 클럭을 이용하여 제6도의 [0]B신호의 첫 번째 펄스와 같이 3이 카운터되면 3×5nS=15nS 즉, 기준신호(T12)와 시차가 발생한 신호(T1) 사이에는 15nS의 지연차가 발생했음을 알수 있다.

이렇게, 비교기(102)내의 타이밍지연측정부(102a)에서 측정된 지연시간은 타이밍발생부(101)내의 프로그래머블지연조정부(101a)로 피드-백되고, 상기 프로그램머블지연조정부(101a)는 지연시간을 입력받아 제5도의 도시된 바와 같이 멀티플렉서(101a″)의 동작을 제어하여 조정된 타이밍신호를 다시 출력한다.

이러한 과정의 타이밍도를 제7도에 나타내었다.

상기와 같이 동작됨으로써 메모리 다비이스 데스터를 위해 인가되는 각종 타이밍신호의 지연을 자동으로 보정할 수가 있게 되는 것이다.

이상에서 설명한 바와 같이 본 발명은 타이밍 신호 및 각종 신호의 원거리 전송에 발생되는 지연시간을 자동 조정하게 되어 종래의 반복 측정 후 조정에 따른 오랜 안정화 시간을 단축할 수 있는 효과가 있으며, 또한 장비 사용할 때간이 증가함으로써 발생되는 재 미세 조정을 하지 않아도 되며, 정확한 타이밍신호를 발생할 수 있어 메모리 테스터의 정확도를 향상시킬 수 있는 효과가 있다.

Claims (3)

1. 메모리 디바이스 테스트를 위해 인가되는 타이밍신호를 딜레이 제어신호에 따라 그에 상응하게 조정된 타이밍신호로 출력하는 타이밍발생수단과; 상기 타이밍발생수단에서 출력된 타이밍신호를 타이밍신호의 지연을 자동 측정하기 위해 기 설정된 기준선호와 비교하고 그 비교 결과에 따라 딜레이 제어신호를 발생하고, 아울러 딜레이 제어신호에 의해 조정된 타이밍신호를 메모리(103)에 출력하는 비교수단을 포함하여 구성된 것을 특징으로 하는 메모리 테스터의 타이밍 신호 자동 보정장치.
2. 제1항에 있어서, 상기 타이밍발생수단은 입력되는 타이밍신호를 순차적으로 지연하는 딜레이 칩(101a′)과, 상기 딜레이칩(101a′)에서 순차적으로 지연된 신호를 시분할 다중화하고 입력되는 딜레이 제어신호에 따라 그에 상응하게 조정된 타이밍신호로 출력하는 멀티플렉서(101a″)로 이루어진 프로그래머블지연조정부(101a)로 구성된 것을 특징으로 하는 메모리 테스터의 타이밍 신호 자동 보정장치.
3. 제1항에 있어서, 상기 비교수단은 입력되는 신호(VCC)를 타측에 입력되는 기준신호(T1)와 동기시켜 출력하는 제1 디 플립플롭(a)과, 입력되는 신호(GND)를 타측에 입력되는 시차신호(T1)와 동기시켜 출력하는 제2 디 플립플롭(b)과, 상기 제1, 제2 디 플립플롭(a)(b)에서 각각 래치된 신호를 논리곱하여 출력하는 제1 앤드게이트(c)와, 상기 제1 앤드게이트(c)에서 출력된 신호와 타측에 입력되는 클럭을 논리합하여 출력하는 제2 앤드게이트(d)와, 입력되는 클리어(Clear) 신호를 위상 반전하여 출력하는 낫게이트(e)와, 상기 제2 앤드게이트(d) 및 낫게이트(e)에서 각각 출력된 신호를 카운터하고 그 카운터값에 클럭의 주기를 곱하여 기준신호(T12)와 시차신호(T1)와의 지연 시간을 자동 측정하는 카운터(f)로 이루어진 타이밍지연측정부(102a)로 구성된 것을 특징으로 하는 메모리 테스터의 타이밍 신호 자동 보정장치.

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