JP2895930B2 - Ｉｃ試験装置のタイミング校正方法 - Google Patents
Ｉｃ試験装置のタイミング校正方法Info
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- JP2895930B2 JP2895930B2 JP2210092A JP21009290A JP2895930B2 JP 2895930 B2 JP2895930 B2 JP 2895930B2 JP 2210092 A JP2210092 A JP 2210092A JP 21009290 A JP21009290 A JP 21009290A JP 2895930 B2 JP2895930 B2 JP 2895930B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は複数のテスト信号をそれぞれ各別のドライ
バを通じ、更に入出力端子を通じて被試験IC素子へ供給
し、その被試験IC素子の出力を上記入出力端子を通じて
各別のコンパレータに取込んで試験を行うIC試験装置に
おいて、基準校正信号を各別の可変遅延回路を通じて上
記各コンパレータへ供給し、その可変遅延回路を調整し
て、これらコンパレータ入力側における基準校正信号の
タイミングを揃え、自動校正時に、基準校正信号を用い
て、各コンパレータに対するストローブのタイミングを
調整して各コンパレータのタイミングを校正し、次にド
ライバの出力を、そのドライバに接続されたコンパレー
タへ供給し、上記校正されたコンパレータを用いてその
ドライバの出力タイミングを校正するタイミング校正方
法に関する。
バを通じ、更に入出力端子を通じて被試験IC素子へ供給
し、その被試験IC素子の出力を上記入出力端子を通じて
各別のコンパレータに取込んで試験を行うIC試験装置に
おいて、基準校正信号を各別の可変遅延回路を通じて上
記各コンパレータへ供給し、その可変遅延回路を調整し
て、これらコンパレータ入力側における基準校正信号の
タイミングを揃え、自動校正時に、基準校正信号を用い
て、各コンパレータに対するストローブのタイミングを
調整して各コンパレータのタイミングを校正し、次にド
ライバの出力を、そのドライバに接続されたコンパレー
タへ供給し、上記校正されたコンパレータを用いてその
ドライバの出力タイミングを校正するタイミング校正方
法に関する。
「従来の技術」 第４図を用いて従来のIC試験装置のタイミング校正方
法を説明する。試験装置本体側11から可変遅延回路A1,A
2,…を通じてピンエレクトロニクスカード12上のドライ
バ131,132…へテスト信号が供給され、ドライバ131,132
…よりの出力テスト信号はそれぞれスイッチ141,142…
を通じ、更に入出力端子151,152…を通じて被試験IC素
子16へ供給され、被試験IC素子16の出力は入出力端子15
1,152…を通じ、更にスイッチ141,142…を通じてコンパ
レータ171,172…の各一方の入力側へ供給されて試験を
行う。ピンエレクトロニクスカード12の端子18から比較
基準電圧VREFが各コンパレータ171,172…の他方の入力
側へ供給されている。各コンパレータ171,172…のその
出力の取出しタイミングはそれぞれ可変遅延回路B1,B2
…を通じて与えられるストローブにより決定される。
法を説明する。試験装置本体側11から可変遅延回路A1,A
2,…を通じてピンエレクトロニクスカード12上のドライ
バ131,132…へテスト信号が供給され、ドライバ131,132
…よりの出力テスト信号はそれぞれスイッチ141,142…
を通じ、更に入出力端子151,152…を通じて被試験IC素
子16へ供給され、被試験IC素子16の出力は入出力端子15
1,152…を通じ、更にスイッチ141,142…を通じてコンパ
レータ171,172…の各一方の入力側へ供給されて試験を
行う。ピンエレクトロニクスカード12の端子18から比較
基準電圧VREFが各コンパレータ171,172…の他方の入力
側へ供給されている。各コンパレータ171,172…のその
出力の取出しタイミングはそれぞれ可変遅延回路B1,B2
…を通じて与えられるストローブにより決定される。
このようなIC試験装置において、各テスト信号の通
路、つまりドライバ131,132…の各通路における信号遅
延量を揃えるタイミング校正、またコンパレータ171,17
2…に対するストローブ信号通路における遅延時間を同
一とするタイミング校正を次のようにして行っていた。
まずスイッチ141,142…をオフとした状態でピンエレク
トロニクスカード12の端子19に基準校正信号を入力し
て、この基準校正信号を可変遅延回路C1,C2…を通じて
コンパレータ171,172…へそれぞれ供給し、可変遅延回
路C1,C2…の遅延量を調整して、端子19から各コンパレ
ータ171,172…の入力点までの遅延時間が等しくなるよ
うに予め調整しておく。この調整はボード調整と呼ば
れ、最初に行い、その後は、必要に応じて以下の自動校
正のみを繰返し行う。
路、つまりドライバ131,132…の各通路における信号遅
延量を揃えるタイミング校正、またコンパレータ171,17
2…に対するストローブ信号通路における遅延時間を同
一とするタイミング校正を次のようにして行っていた。
まずスイッチ141,142…をオフとした状態でピンエレク
トロニクスカード12の端子19に基準校正信号を入力し
て、この基準校正信号を可変遅延回路C1,C2…を通じて
コンパレータ171,172…へそれぞれ供給し、可変遅延回
路C1,C2…の遅延量を調整して、端子19から各コンパレ
ータ171,172…の入力点までの遅延時間が等しくなるよ
うに予め調整しておく。この調整はボード調整と呼ば
れ、最初に行い、その後は、必要に応じて以下の自動校
正のみを繰返し行う。
自動校正においては端子19より基準校正信号をコンパ
レータ171,172…へそれぞれ供給し、コンパレータ171,1
72…の他方の入力側には基準電圧VREFを与えておき、可
変遅延回路B1,B2…の遅延量をそれぞれ調整し、コンパ
レータ171,172…から基準校正信号が同時に得られるよ
うにする。この時、コンパレータ171,172…の各入力の
基準校正信号は同一タイミングであるから、各コンパレ
ータ171,172…に対する各ストローブのタイミングが一
致したことになる。
レータ171,172…へそれぞれ供給し、コンパレータ171,1
72…の他方の入力側には基準電圧VREFを与えておき、可
変遅延回路B1,B2…の遅延量をそれぞれ調整し、コンパ
レータ171,172…から基準校正信号が同時に得られるよ
うにする。この時、コンパレータ171,172…の各入力の
基準校正信号は同一タイミングであるから、各コンパレ
ータ171,172…に対する各ストローブのタイミングが一
致したことになる。
このようにしてコンパレータ171,172…に対するタイ
ミング調整（スキユ調整）を行った後に、ドライバー13
1,132…の各出力を、そのドライバにそれぞれ接続され
たコンパレータ171,172…へ供給し、これらコンパレー
タ171,172…の出力を同一タイミングのストローブで見
て、コンパレータ171,172…の出力のタイミングが一致
するように、可変遅延回路A1,A2…の各遅延量を調整す
る。この時、各ドライバ131,132…の通路における信号
遅延量は同一となり、ドライバに対するスキュ調整が行
われたことになる。
ミング調整（スキユ調整）を行った後に、ドライバー13
1,132…の各出力を、そのドライバにそれぞれ接続され
たコンパレータ171,172…へ供給し、これらコンパレー
タ171,172…の出力を同一タイミングのストローブで見
て、コンパレータ171,172…の出力のタイミングが一致
するように、可変遅延回路A1,A2…の各遅延量を調整す
る。この時、各ドライバ131,132…の通路における信号
遅延量は同一となり、ドライバに対するスキュ調整が行
われたことになる。
「発明が解決しようとする課題」 ボード調整によりコンパレータ171,172…の入力側に
おける基準校正信号のタイミングが揃えられているが、
実際には可変遅延回路C1,C2…の分解能以下の調整はで
きないことにより、完全にはタイミングが一致しない、
またボード調整時と、自動校正時とで温度が異なると、
可変遅延回路C1,C2…の各取付け場所での温度差のた
め、必ずしも同一の温度変化とならず、可変遅延回路
C1,C2…が異なる温度の影響を受けて、コンパレータ1
71,172…の入力側で基準校正信号のタイミングにずれが
生じる。更にボード調整時と、自動校正時とで端子18の
基準電圧VREFが変動すると、コンパレータ171,172…の
入力側での各基準校正信号の立上り波形に差がある場合
は、タイミングずれが生じる。
おける基準校正信号のタイミングが揃えられているが、
実際には可変遅延回路C1,C2…の分解能以下の調整はで
きないことにより、完全にはタイミングが一致しない、
またボード調整時と、自動校正時とで温度が異なると、
可変遅延回路C1,C2…の各取付け場所での温度差のた
め、必ずしも同一の温度変化とならず、可変遅延回路
C1,C2…が異なる温度の影響を受けて、コンパレータ1
71,172…の入力側で基準校正信号のタイミングにずれが
生じる。更にボード調整時と、自動校正時とで端子18の
基準電圧VREFが変動すると、コンパレータ171,172…の
入力側での各基準校正信号の立上り波形に差がある場合
は、タイミングずれが生じる。
これらにより自動校正時にコンパレータ171,172…の
入力側における基準校正信号に位相差が生じ、この位相
差は自動校正実行のドライバ信号、コンパレータ信号の
スキユとなり、それだけ試験精度が劣化する。また実際
にはピンエレクトロニクスカードは１枚ではなく、複数
枚であり、基準校正信号が各ピンエレクトロニクスカー
ドの端子19に入力される点で既に位相差が生じているこ
とがあり、この場合も正確に自動校正を行うことができ
ない。
入力側における基準校正信号に位相差が生じ、この位相
差は自動校正実行のドライバ信号、コンパレータ信号の
スキユとなり、それだけ試験精度が劣化する。また実際
にはピンエレクトロニクスカードは１枚ではなく、複数
枚であり、基準校正信号が各ピンエレクトロニクスカー
ドの端子19に入力される点で既に位相差が生じているこ
とがあり、この場合も正確に自動校正を行うことができ
ない。
「課題を解決するための手段」 この発明によれば自動校正前に、まず各コンパレータ
の入力側における基準校正信号の位相差を検出し、その
検出位相差に応じて、各コンパレータに与える比較基準
電圧のレベルを調整して、各コンパレータの反転タイミ
ングを一致させ、その後、その調整した比較基準電圧を
用いて自動校正を行う。
の入力側における基準校正信号の位相差を検出し、その
検出位相差に応じて、各コンパレータに与える比較基準
電圧のレベルを調整して、各コンパレータの反転タイミ
ングを一致させ、その後、その調整した比較基準電圧を
用いて自動校正を行う。
「実施例」 第１図にこの発明の実施例を示し、第４図と対応する
部分に同一符号を付けてある。この発明ではコンパレー
タ171,172…には端子181,182…よりそれぞれ各別に比較
基準電圧VREF1,VREF2…を印加するように構成されてい
る。この発明においては自動校正に先立ち、まずコンパ
レータ171,172…の各入力側における基準校正信号の位
相差を検出する。この位相差の検出は例えば端子19に基
準校正信号を印加し、その時、各入出力端子151,152…
に出力される基準校正信号の位相差を例えばオッシロス
コープで測定することにより行われる。あるいは端子18
1,182…に同一の比較基準電圧を印加して、可変遅延回
路B1,B2…を調整して、コンパレータ171,172…の出力が
同一のタイミングで得られるようにし、つまりコンパレ
ータ171,172…の校正を行い、その後、外部から入出力
端子151,152…をそれぞれ通じて基準信号を印加し、そ
の時の各コンパレータ171,172…の各出力の変化タイミ
ングの差から、コンパレータ171,172…の各入力側にお
ける基準校正信号の位相差を求める。またコンパレータ
171の出力を端子19に帰還して発振ループを作り、その
発振周波数を測定し、他のコンパレータ172…について
もそれぞれ同様の発振ループを作り、その各発振周波数
を測定し、これら発振周波数の差から、コンパレータ17
1,172…の入力側における基準校正信号の位相差を検出
する。これら位相差検出はいずれも、システム側（試験
装置本体側）で行うことができるようにされる。
部分に同一符号を付けてある。この発明ではコンパレー
タ171,172…には端子181,182…よりそれぞれ各別に比較
基準電圧VREF1,VREF2…を印加するように構成されてい
る。この発明においては自動校正に先立ち、まずコンパ
レータ171,172…の各入力側における基準校正信号の位
相差を検出する。この位相差の検出は例えば端子19に基
準校正信号を印加し、その時、各入出力端子151,152…
に出力される基準校正信号の位相差を例えばオッシロス
コープで測定することにより行われる。あるいは端子18
1,182…に同一の比較基準電圧を印加して、可変遅延回
路B1,B2…を調整して、コンパレータ171,172…の出力が
同一のタイミングで得られるようにし、つまりコンパレ
ータ171,172…の校正を行い、その後、外部から入出力
端子151,152…をそれぞれ通じて基準信号を印加し、そ
の時の各コンパレータ171,172…の各出力の変化タイミ
ングの差から、コンパレータ171,172…の各入力側にお
ける基準校正信号の位相差を求める。またコンパレータ
171の出力を端子19に帰還して発振ループを作り、その
発振周波数を測定し、他のコンパレータ172…について
もそれぞれ同様の発振ループを作り、その各発振周波数
を測定し、これら発振周波数の差から、コンパレータ17
1,172…の入力側における基準校正信号の位相差を検出
する。これら位相差検出はいずれも、システム側（試験
装置本体側）で行うことができるようにされる。
このようにして得られた基準校正信号の検出位相差に
応じて、コンパレータ171,172…に与える比較基準電圧V
REF1,VREF2…を調整する。例えばコンパレータ171の入
力側における基準校正信号のタイミングが第２図Ａに示
すようにt1であり、コンパレータ172の入力側における
基準校正信号のタイミングが第２図Ｂに示すようにt2で
あった場合、これら入力側における基準校正信号の位相
差t1〜t2が検出され、コンパレータ171の入力側の基準
校正信号のタイミングt1を基準とし、これにコンパレー
タ172の入力側の基準校正信号のタイミングが一致する
ように、つまり、コンパレータ171,172が同一タイミン
グで出力反転するように、t2がt1より遅れている場合は
コンパレータ172の比較基準電圧VREF2を第２図Ｂの点線
のように下げる。この比較基準電圧VREF2の値は位相差
（t1〜t2）と基準校正信号のエッジの傾きとから求ま
る。このようにして第３図に示すようにコンパレータ17
1の比較基準電圧VREF1（＝VREF）と、コンパレータ172
の比較基準電圧VREF2とがそれぞれ端子181,182に与えら
れ、第３図に示すようにコンパレータ171,172は同一タ
イミングで出力が反転するようになる。
応じて、コンパレータ171,172…に与える比較基準電圧V
REF1,VREF2…を調整する。例えばコンパレータ171の入
力側における基準校正信号のタイミングが第２図Ａに示
すようにt1であり、コンパレータ172の入力側における
基準校正信号のタイミングが第２図Ｂに示すようにt2で
あった場合、これら入力側における基準校正信号の位相
差t1〜t2が検出され、コンパレータ171の入力側の基準
校正信号のタイミングt1を基準とし、これにコンパレー
タ172の入力側の基準校正信号のタイミングが一致する
ように、つまり、コンパレータ171,172が同一タイミン
グで出力反転するように、t2がt1より遅れている場合は
コンパレータ172の比較基準電圧VREF2を第２図Ｂの点線
のように下げる。この比較基準電圧VREF2の値は位相差
（t1〜t2）と基準校正信号のエッジの傾きとから求ま
る。このようにして第３図に示すようにコンパレータ17
1の比較基準電圧VREF1（＝VREF）と、コンパレータ172
の比較基準電圧VREF2とがそれぞれ端子181,182に与えら
れ、第３図に示すようにコンパレータ171,172は同一タ
イミングで出力が反転するようになる。
IC試験装置では比較基準電圧VREFはもともと各種の値
に設定して試験をすべく、可変できるようになっている
から、特にハードウェア構成を変更することなく、各別
の比較基準電圧VREF1,VREF2…を作り、これらを端子1
81,182…に印加することができる。
に設定して試験をすべく、可変できるようになっている
から、特にハードウェア構成を変更することなく、各別
の比較基準電圧VREF1,VREF2…を作り、これらを端子1
81,182…に印加することができる。
このようにしてコンパレータ171,172…の各入力側に
おける基準校正信号のタイミングのずれを、比較基準電
圧VREF1,VREF2…を調整して補償し、その後これらの比
較基準電圧を用いて前述した自動校正を従来と同様に行
う。必要に応じて、これら比較基準電圧VREF1,VREF2…
を補正テーブルに記憶しておき、試験中は、試験条件に
応じて各比較基準電圧を設定し、校正時にこの補正テー
ブルを読み出して各比較基準電圧を設定して行うように
してもよい。
おける基準校正信号のタイミングのずれを、比較基準電
圧VREF1,VREF2…を調整して補償し、その後これらの比
較基準電圧を用いて前述した自動校正を従来と同様に行
う。必要に応じて、これら比較基準電圧VREF1,VREF2…
を補正テーブルに記憶しておき、試験中は、試験条件に
応じて各比較基準電圧を設定し、校正時にこの補正テー
ブルを読み出して各比較基準電圧を設定して行うように
してもよい。
なお、ドライバ131のスキユ校正時にコンパレータ171
を用いているが、コンパレータ171の立上り遅れ時間
と、立下り遅れ時間とに差がある場合は、ドライバ131
の出力の立上りタイミングと、立下りタイミングとにず
れが生じる。従ってこのずれを、補正するようにコンパ
レータ171の比較基準電圧VREF1を、ドライバ131の出力
立上り時と、出力立下り時とで変更するようにしてもよ
い。上述では１系列（１つの入出力端子）に１つのコン
パレータを設けたが、通常は高レベルの比較基準電圧が
与えられるコンパレータと低レベルの比較基準電圧が与
えられるコンパレータとの二つが１系列（１つの入出力
端子）に設けられる。この場合、その両コンパレータが
１つのIC内に組込まれたものを用いると相互干渉で両コ
ンパレータの立上り（又は立下り）遅れ時間TPに差が生
じることがある。この差も、これら両コンパレータへ与
える各比較基準電圧を調整して補正することもできる。
を用いているが、コンパレータ171の立上り遅れ時間
と、立下り遅れ時間とに差がある場合は、ドライバ131
の出力の立上りタイミングと、立下りタイミングとにず
れが生じる。従ってこのずれを、補正するようにコンパ
レータ171の比較基準電圧VREF1を、ドライバ131の出力
立上り時と、出力立下り時とで変更するようにしてもよ
い。上述では１系列（１つの入出力端子）に１つのコン
パレータを設けたが、通常は高レベルの比較基準電圧が
与えられるコンパレータと低レベルの比較基準電圧が与
えられるコンパレータとの二つが１系列（１つの入出力
端子）に設けられる。この場合、その両コンパレータが
１つのIC内に組込まれたものを用いると相互干渉で両コ
ンパレータの立上り（又は立下り）遅れ時間TPに差が生
じることがある。この差も、これら両コンパレータへ与
える各比較基準電圧を調整して補正することもできる。
「発明の効果」 以上述べたようにこの発明によれば自動校正に先立
ち、各コンパレータの入力側における基準校正信号の位
相差を検出し、これに応じてそのコンパレータに与える
比較基準電圧のレベルを調整し、コンパレータの出力が
同一タイミングになるようにした後に、自動校正するた
め、自動校正を従来より精度よく行うことができる。特
に自動校正を行うごとに、前記比較基準電圧の調整を行
う時は温度変動、電源電圧の変動の影響も受けることな
く、常に高い精度で校正を行うことができ、高い精度で
試験を行うことができる。
ち、各コンパレータの入力側における基準校正信号の位
相差を検出し、これに応じてそのコンパレータに与える
比較基準電圧のレベルを調整し、コンパレータの出力が
同一タイミングになるようにした後に、自動校正するた
め、自動校正を従来より精度よく行うことができる。特
に自動校正を行うごとに、前記比較基準電圧の調整を行
う時は温度変動、電源電圧の変動の影響も受けることな
く、常に高い精度で校正を行うことができ、高い精度で
試験を行うことができる。
第１図はこの発明の実施例に用いられるIC試験装置の一
部を示すブロック図、第２図はコンパレータの入力側に
おける基準校正信号のタイミングずれの側と、補正比較
基準電圧とを示す図、第３図は第２図に対し、比較基準
電圧を調整し、コンパレータ出力のタイミングを合せた
状態を示す図、第４図は従来のタイミング校正法を説明
するためのIC試験装置の一部を示すブロック図である。
部を示すブロック図、第２図はコンパレータの入力側に
おける基準校正信号のタイミングずれの側と、補正比較
基準電圧とを示す図、第３図は第２図に対し、比較基準
電圧を調整し、コンパレータ出力のタイミングを合せた
状態を示す図、第４図は従来のタイミング校正法を説明
するためのIC試験装置の一部を示すブロック図である。
Claims (1)
- 【請求項１】複数のテスト信号をそれぞれ各別のドライ
バを通じ、かつ入出力端子を通じて被試験IC素子へ供給
し、その被試験IC素子の出力を上記入出力端子を通じて
各別のコンパレータに取込んで試験を行うIC試験装置に
おいて、 まず基準校正信号をそれぞれ各別の可変遅延回路を通じ
て上記各コンパレータに供給し、 その各コンパレータの入力側における上記基準校正信号
の位相差を検出し、 その検出位相差に応じて、上記各コンパレータに与える
比較基準電圧を調整して上記各コンパレータの反転タイ
ミングを一致させ、 その後、自動校正時に、上記比較基準電圧を保持した状
態で上記基準校正信号を用いて、上記各コンパレータに
対するストローブのタイミングを調整して上記各コンパ
レータのタイミングを校正し、 上記ドライバの出力をそのドライバに接続された上記コ
ンパレータへ供給し、その校正されたコンパレータを用
いてそのドライバの出力タイミングを校正することを特
徴とするIC試験装置のタイミング校正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210092A JP2895930B2 (ja) | 1990-08-08 | 1990-08-08 | Ｉｃ試験装置のタイミング校正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210092A JP2895930B2 (ja) | 1990-08-08 | 1990-08-08 | Ｉｃ試験装置のタイミング校正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0495784A JPH0495784A (ja) | 1992-03-27 |
| JP2895930B2 true JP2895930B2 (ja) | 1999-05-31 |
Family
ID=16583689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210092A Expired - Fee Related JP2895930B2 (ja) | 1990-08-08 | 1990-08-08 | Ｉｃ試験装置のタイミング校正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2895930B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200075854A (ko) | 2017-10-24 | 2020-06-26 | 니뽄 다바코 산교 가부시키가이샤 | 에어로졸 생성 장치 및 이를 동작시키는 방법 및 프로그램 |
| KR20200075855A (ko) | 2017-10-24 | 2020-06-26 | 니뽄 다바코 산교 가부시키가이샤 | 에어로졸 생성 장치 및 이를 동작시키는 방법 및 프로그램 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001013136A1 (fr) * | 1999-08-16 | 2001-02-22 | Advantest Corporation | Procede de correcteur de synchronisation pour testeur de circuit integre et testeur de circuit integre a fonctions correctrices utilisant ledit procede |
| JP2001183432A (ja) * | 1999-12-28 | 2001-07-06 | Advantest Corp | タイミング調整方法、半導体試験装置におけるタイミングキャリブレーション方法 |
| JP5429727B2 (ja) * | 2007-08-24 | 2014-02-26 | ワイアイケー株式会社 | 半導体試験装置 |
-
1990
- 1990-08-08 JP JP2210092A patent/JP2895930B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200075854A (ko) | 2017-10-24 | 2020-06-26 | 니뽄 다바코 산교 가부시키가이샤 | 에어로졸 생성 장치 및 이를 동작시키는 방법 및 프로그램 |
| KR20200075855A (ko) | 2017-10-24 | 2020-06-26 | 니뽄 다바코 산교 가부시키가이샤 | 에어로졸 생성 장치 및 이를 동작시키는 방법 및 프로그램 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0495784A (ja) | 1992-03-27 |
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