JP5429727B2 - 半導体試験装置 - Google Patents

Description

本発明は、半導体論理回路や半導体メモリ等の半導体デバイスの試験を行う半導体試験装置に関する。

一般的に、半導体デバイスは機能が異なる複数種類のピンを備える。例えば、半導体メモリは、アドレスが入力される入力ピン（アドレスピン）、データが入出力される入出力ピン（データピン）、電源ピン、その他の制御ピンを備える。このため、半導体デバイスの試験を行う半導体試験装置も、半導体デバイスのピンの種類に対応させて機能が異なる複数種類のピンを備える。例えば、半導体メモリの試験を行う半導体試験装置（メモリテスタ）は、半導体メモリのアドレスピンにアドレスを印加するドライバが設けられたドライバピン、半導体メモリのデータピンにデータを印加するドライバと同データピンから出力されるデータを受信するコンパレータとが設けられたＩＯ（Input/Output）ピン等を備える。

上記のドライバピン及びＩＯピンに設けられたドライバの特性ばらつきがあると各ドライバから出力される信号のタイミングずれ（ドライバスキュー（skew））が生じ、また、上記のＩＯピンに設けられたコンパレータの特性ばらつきがあると信号のパス／フェイルを判定する判定タイミングのずれ（コンパレータスキュー）が生じる。これらのスキューがあると半導体デバイスの試験結果が誤ったものになる可能性があるため、半導体デバイスの試験を行う前にはスキューを高精度に調整する必要がある。以下の特許文献１には、ドライバピンとＩＯピンとを電気的に短絡する治具（ショートチップ）を用いてスキュー調整を行う技術が開示されている。
特開２００１−２２８２１４号公報

ところで、近年においては、半導体デバイスの試験に要するコストの低減要求が高まっている。特に、半導体メモリについては低価格化が進んでいるため、できる限り効率的に試験を行う必要がある。しかしながら、上記の特許文献１に開示された技術においては、作業員が手作業で上記の治具をテストヘッド上に搬送して位置合わせを行う準備作業が必要になるため、運用上極めて不便であるばかりでなく、極めて効率が悪いという問題がある。

つまり、スキュー調整は、半導体試験装置内に設けられたドライバ間のタイミングずれを調整し、或いはコンパレータ間のタイミングずれを調整するものであるため、運用上の利便性を考慮すると、余計な治具の準備なしに作業員が指示を行うだけでスキュー調整が実行されることが望ましい。また、上記の治具の準備作業には数十分程度の時間を要するところ、一般的なスキュー調整に要する時間が数十分程度であることを考えると、準備作業のみにスキュー調整に要する時間と同程度の時間が必要となるため、極めて効率が悪いと考えられる。

本発明は上記事情に鑑みてなされたものであり、運用上の利便性が高く効率的にスキュー調整を行うことができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（４０）に試験信号（Ｓ１〜Ｓｎ）を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置（１）において、前記試験信号を生成する複数のドライバ（２１ａ〜２１ｎ）と、前記ドライバの出力端に接続可能に設けられた前記ドライバのタイミング調整用の１つの調整用コンパレータ（２２）と、前記調整用コンパレータのタイミング調整のための基準信号（ＳＳ）が入力される基準信号入力端（２４）と、前記複数のドライバと前記調整用コンパレータとの間を接続又は遮断する複数の第１スイッチと、前記基準信号入力端と前記調整用コンパレータとの間を接続又は遮断する第２スイッチとを有する切替部（２３）とを含むドライバピンブロック（１４ａ〜１４ｋ）と、前記基準信号を生成する基準信号生成部（１６）と、前記ドライバの出力端を開放した状態で、前記基準信号生成部を制御して前記基準信号入力端から前記ドライバピンブロックに対して前記基準信号を入力させて前記調整用コンパレータのタイミング調整を行うとともに、前記複数のドライバのうちの何れか１つのドライバから出力されて前記調整用コンパレータを介した信号に応じて当該ドライバの調整を行う制御部（１９）とを備えることを特徴としている。
この発明によると、基準信号入力端から入力される基準信号を用いて調整用コンパレータのタイミング調整が行われ、このタイミング調整が行われた調整用コンパレータを用いて複数のドライバのタイミング調整が行われる。
また、本発明の半導体試験装置は、前記制御部が、前記調整用コンパレータのタイミング調整を行う場合には、前記第２スイッチを制御して前記基準信号入力端と前記調整用コンパレータとの間を接続し、前記ドライバの調整を行う場合には、前記第２スイッチを制御して前記基準信号入力端と前記調整用コンパレータとの間を遮断するとともに、前記第１スイッチを制御して前記複数のドライバのうちの何れか１つと前記調整用コンパレータとの間を接続することを特徴としている。

本発明によれば、基準信号入力端から入力される基準信号を用いて調整用コンパレータのタイミング調整を行い、このタイミング調整を行った調整用コンパレータを用いて複数のドライバのタイミング調整を行っている。このため、従来の半導体試験装置が必要としていた治具（ショートチップ）を用いることなくドライバのタイミング調整を行うことができ、この結果として運用上の利便性を高くすることができるととともに、治具を準備する時間を必要とせず効率的にスキュー調整を行うことができるという効果がある。

以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。尚、以下の説明では、理解を容易にするために、被試験対象の半導体デバイスが半導体メモリであるとし、半導体試験装置が半導体メモリの試験を行うメモリテスタであるとする。また、メモリテスタは、ドライバが設けられたドライバピンと、ドライバ及びコンパレータが設けられたＩＯ（Input/Output）ピンとを備えるが、以下の説明ではドライバピンについて詳細に説明し、特に必要がない限りＩＯピンについての説明は省略する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、パターン発生部１１、フォーマッタ１２、タイミング発生部１３、ドライバピンブロック１４ａ〜１４ｋ、判定部１５、基準信号発生部１６（基準信号生成部）、スイッチ部１７，１８、及び制御部１９を備えており、被試験対象としての半導体デバイス４０に対して試験信号Ｓ１〜Ｓｎ等を印加して得られる信号に基づいて半導体デバイス４０の試験を行う。尚、ドライバピンブロック１４ａから出力される試験信号Ｓ１〜Ｓｎは、例えば半導体デバイス４０のアドレスピンに印加され、これにより半導体デバイス４０からデータが読み出された場合には、そのデータは不図示のＩＯピンで受信されてパス／フェイスが判定される。

パターン発生部１１は、制御部１９の制御の下で、半導体デバイス４０に印加する試験信号を生成するための試験パターン、及びドライバピンブロック１４ａ〜１４ｋに設けられるドライバ２１ａ〜２１ｎ（詳細は後述する）から出力される信号のタイミングを調整するための試験パターンを生成し、これらを試験パターンＰ１として出力する。また、パターン発生部１１は、制御部１９の制御の下で、ドライバピンブロック１４ａ〜１４ｋに設けられる調整用コンパレータ２２（詳細は後述する）の特性ばらつきに起因するパス／フェイルの判定タイミングずれを調整するための基準信号ＳＳを生成するための基準パターンＰ２を生成して出力する。尚、以下の説明では、調整用コンパレータ２２の特性ばらつきに起因する判定タイミングずれの調整を、「調整用コンパレータ２２のタイミング調整」と省略して言うこともある。更に、パターン発生部１１は、試験パターンＰ１及び基準パターンＰ２の各々に対応する期待値Ｐ３も生成して出力する。

フォーマッタ１２は、パターン発生部１１から出力される試験パターンＰ１を入力としており、タイミング発生部１３から出力されるタイミングエッジ信号ＴＥと、入力される試験パターンＰ１とから試験信号Ｓ１〜Ｓｎの元となるタイミングが規定された信号Ｑ１〜Ｑｎを生成する。このフォーマッタ１２は、内部にプログラマブルディレイライン等のプログラマブル遅延発生装置（図示省略）を備えており、制御部１９の制御の下で信号Ｑ１〜Ｑｎの各々の出力タイミングを微調整する。

タイミング発生部１３は、試験信号Ｓ１〜Ｓｎ及び基準信号ＳＳのタイミングを規定するタイミングエッジ信号ＴＥと、判定部１５においてパス／フェイルを判定するタイミングを規定するストローブ信号ＳＴとを生成する。尚、タイミング発生部１３で生成されるタイミングエッジ信号ＴＥ及びストローブ信号ＳＴは、不図示のＩＯピンから半導体デバイス４０に対して出力される試験信号のタイミングを規定し、またＩＯピンで受信した信号のパス／フェイルを判定するためにも用いられる。

ドライバピンブロック１４ａ〜１４ｋは、複数のドライバ２１ａ〜２１ｎ、調整用コンパレータ２２、切替部２３、及び基準信号入力端２４を備えており、信号Ｑ１〜Ｑｎから半導体デバイス４０に印加する試験信号Ｓ１〜Ｓｎをそれぞれ生成する。かかる構成のドライバピンブロック１４ａ〜１４ｋは、従来の半導体試験装置で必要であった治具（ショートチップ）を用いることなく、ドライバ２１ａ〜２１ｎから出力される試験信号のタイミングずれ（ドライバスキュー（skew））の調整を可能としている。尚、以下の説明では、ドライバ２１ａ〜２１ｎから出力される試験信号のタイミングずれの調整を、「ドライバ２１ａ〜２１ｎのタイミング調整」と省略して言うこともある。

ドライバ２１ａ〜２１ｎは、フォーマッタ１２から出力される信号Ｑ１〜Ｑｎから試験信号Ｓ１〜Ｓｎをそれぞれ生成する。調整用コンパレータ２２は、切替部２３を介してドライバ２１ａ〜２１ｎの出力端に接続され、ドライバ２１ａ〜２１ｎのタイミング調整のために用いられる。切替部２３は、ドライバ２１ａ〜２１ｎの出力端と調整用コンパレータ２２の入力端との間を接続又は遮断する複数のスイッチ（第１スイッチ）、及び基準信号入力端２４と調整用コンパレータ２２の入力端との間を接続又は遮断するスイッチ（第２スイッチ）を備えており、ドライバ２１ａ〜２１ｎのうちの何れか１つ、又は基準信号入力端２４を調整用コンパレータ２２の入力端に接続する。

尚、上記の切替部２３が備える複数のスイッチの開閉は、制御部１９によって制御される。また、上記の切替部２３に設けられるスイッチとしては、例えばＦＥＴ（Field Effect Transistor：電界効果トランジスタスイッチ、ダイオードブリッジ等を用いることができる。基準信号入力端２４は、基準信号発生部１６で発生した基準信号ＳＳをドライバピンブロック内に入力するための入力端である。図１においては、ドライバピンブロック１４ａの内部構成のみを図示しているが、他のドライバピンブロック１４ｂ〜１４ｋの内部構成もドライバピンブロック１４ａと同様である。

判定部１５は、ドライバピンブロック１４ａ〜１４ｋに設けられた調整用コンパレータ２２から出力される信号とパターン発生部１１からの期待値Ｐ３とを、タイミング発生部１３から出力されるストローブ信号ＳＴのタイミングで比較してパス／フェイルを判定する。判定部１５の判定結果は、制御部１９に出力される。この判定部１５は、フォーマッタ１２と同様に、内部にプログラマブルディレイライン等のプログラマブル遅延発生装置（図示省略）を備えており、制御部１９の制御の下でストローブ信号ＳＴの判定タイミングを微調整する。

基準信号発生部１６は、パターン発生部１１から出力される基準パターンＰ２を入力としており、タイミング発生部１３から出力されるタイミングエッジ信号ＴＥと、入力される基準パターンＰ２とから調整用コンパレータ２２のタイミング調整を行うための基準信号ＳＳを生成する。スイッチ部１７は、基準信号発生部１６の出力端とドライバピンブロック１４ａ〜１４ｋの基準信号入力端２４の各々との間を接続又は遮断する複数のスイッチを備えており、基準信号ＳＳをドライバピンブロック１４ａ〜１４ｋの各々に供給するか否かを切り替える。尚、スイッチ部１７が備える複数のスイッチの開閉は、制御部１９によって制御される。

スイッチ部１８は、ドライバピンブロック１４ａ〜１４ｋが備えるドライバ２１ａ〜２１ｎと半導体デバイス４０との間を接続又は遮断する複数のスイッチを備えており、ドライバ２１ａ〜２１ｎと半導体デバイス４０とを電気的に切り離すか否かを切り替える。尚、スイッチ部１８が備える複数のスイッチの開閉は制御部１９によって制御される。ドライバ２１ａ〜２１ｎのスキューの調整は、スイッチ部１８が備えるスイッチは開状態にされ、ドライバ２１ａ〜２１ｎの出力端が開放された状態で行われる。

制御部１９は、半導体試験装置１に設けられた各ブロックを制御することにより、半導体試験装置１の動作を統括的に制御する。例えば、半導体デバイス４０の試験を開始する場合には、スイッチ部１８に設けられた複数のスイッチを閉状態にした上で、パターン発生部１１を制御して試験パターンＰ１及び期待値Ｐ３を発生させる。また、ドライバピンブロック１４ａ〜１４ｋに設けられたドライバ２１ａ〜２１ｎのスキューを調整する場合には、切替部２３及びスイッチ部１７，１８に設けられたスイッチの開閉状態を制御するとともに、パターン発生部１１を制御して試験パターンＰ１及び基準パターンＰ２並びに期待値Ｐ３を発生させ、判定部１５の判定結果に基づいてフォーマッタ１２や判定部１５に設けられた不図示のプログラマブル遅延発生装置を制御する。

次に、半導体試験装置１で行われるスキュー調整時の動作について説明する。図２は、ドライバ２１ａ〜２１ｎのスキュー調整時の動作の一例を示すフローチャートである。尚、図２に示す処理は、ユーザが制御部１９に対してスキュー調整の指示を行うことにより開始される。処理が開始されると、まず制御部１９がスイッチ部１８に設けられたスイッチを全て開状態に設定するとともに、スイッチ部１７に設けられたスイッチを全て閉状態に設定する（ステップＳＴ１１）。これにより、ドライバ２１ａ〜１２ｎの出力端が半導体デバイス４０から切り離されて開放状態にされるとともに、基準信号発生部１６の出力端とドライバピンブロック１４ａ〜１４ｋの各々に設けられた基準信号入力端２４とが電気的に接続される。

次に、制御部１９は、ドライバピンブロック１４ａの切替部２３に設けられたスイッチを制御して、ドライバピンブロック１４ａに設けられた調整用コンパレータ２２の入力端と基準信号入力端２４とを接続する（ステップＳＴ１２）。以上の設定が終了すると、制御部１９はパターン発生部１１に対して基準パターンＰ２を発生させる制御信号を出力して、調整用コンパレータ２２のタイミング調整を行う（ステップＳＴ１３）。

具体的には、制御部１９から上記の制御信号が出力されると、この制御信号に基づいて、基準パターンＰ２及びその期待値Ｐ３がパターン発生部１１で生成される。生成された基準パターンＰ２は基準信号発生部１６に出力され、期待値Ｐ３は判定部１５に出力される。基準信号発生部１６に基準パターンＰ２が入力されると、基準パターンＰ２とタイミング発生部１３から出力されるタイミングエッジ信号ＴＥとから基準信号ＳＳが生成される。この基準信号ＳＳは、スイッチ部１７を介してドライバピンブロック１４ａに入力される。

ドライバピンブロック１４ａに入力された基準信号ＳＳは、切替部３２を介して調整用コンパレータ２２の入力端に入力されて所定の基準電圧と比較され、その比較結果を示す信号が調整用コンパレータ２２から出力される。調整用コンパレータ２２から出力された信号は判定部１５に入力され、タイミング発生部１３から出力されるストローブ信号ＳＴのタイミングにおいてパターン発生部１１からの期待値Ｐ３と比較されてパス又はフェイルが判定される。

制御部１９は、判定部１５に設けられた不図示のプログラマブル遅延発生装置の遅延量を変化させながら以上の動作を繰り返し、パスとフェイルとの変化点を求める。そして、制御部１９は、プログラマブル遅延発生装置の遅延量を、その変化点が得られた遅延量に設定することによりストローブ信号ＳＴの判定タイミングを微調整し、これにより調整用コンパレータ２２のタイミングが調整される。

次に、制御部１９は、ドライバピンブロック１４ａの切替部２３に設けられたスイッチを制御して、ドライバピンブロック１４ａに設けられた調整用コンパレータ２２と基準信号入力端２４との間を遮断した上で、ドライバ２１ａ〜２１ｎの何れか（ここでは、ドライバ２１ａとする）の出力端と調整用コンパレータ２２の入力端とを接続する（ステップＳＴ１４）。次いで、制御部１９は、パターン発生部１１に対して試験パターンＰ１を発生させる制御信号を出力して、調整用コンパレータ２２に接続されたドライバ（ドライバ２２ａ）のタイミング調整を行う（ステップＳＴ１５）。

具体的には、制御部１９から上記の制御信号が出力されると、この制御信号に基づいて、試験パターンＰ１及びその期待値Ｐ３がパターン発生部１１で生成される。生成された試験パターンＰ１はフォーマッタ１２に出力され、期待値Ｐ３は判定部１５に出力される。フォーマッタ１２に試験パターンＰ１が入力されると、試験パターンＰ１とタイミング発生部１３から出力されるタイミングエッジ信号ＴＥとからタイミングが規定された信号Ｑ１〜Ｑｎが生成される。これらの信号Ｑ１〜Ｑｎはドライバピンブロック１４ａに設けられたドライバ２１ａ〜２１ｎにそれぞれ入力され、ドライバ２１ａ〜２１ｎでは試験信号Ｓ１〜Ｓｎに相当する信号が生成される。

ドライバ２１ａ〜２１ｎで生成された信号のうち、ドライバ２１ａで生成された信号は、切替部２３を介して調整用コンパレータ２２の入力端に入力されて所定の基準電圧と比較され、その比較結果を示す信号が調整用コンパレータ２２から出力される。調整用コンパレータ２２から出力された信号は判定部１５に入力され、タイミング発生部１３から出力されるストローブ信号ＳＴのタイミングにおいてパターン発生部１１からの期待値Ｐ３と比較されてパス又はフェイルが判定される。

制御部１９は、フォーマッタ１２に設けられた不図示のプログラマブル遅延発生装置のうちの、ドライバピンブロック１４ａのドライバ２１ａに対応して設けられたプログラマブル遅延発生装置の遅延量を変化させながら以上の動作を繰り返し、パスとフェイルとの変化点を求める。そして、制御部１９は、そのプログラマブル遅延発生装置の遅延量を、その変化点が得られた遅延量に設定することによりドライバ２１ａのタイミング調整が行われる。

次に、制御部１９は、ドライバピンブロック１４ａに設けられたドライバ２１ａ〜２１ｎの全てのタイミング調整が終了したか否かを判断する（ステップＳＴ１６）。この判断結果が「ＮＯ」である場合には、制御部１９はドライバピンブロック１４ａの切替部２３に設けられたスイッチを制御し、他のドライバ（例えば、ドライバ２１ｂ）の出力端と調整用コンパレータ２２の入力端とを接続し（ステップＳＴ１４）、そのドライバ２１ｂのタイミング調整を行う（ステップＳＴ１５）。

これに対し、ステップＳＴ１６の判断結果が「ＹＥＳ」である場合には、制御部１９は全てのドライバピンブロック１４ａ〜１４ｋに設けられたドライバのタイミング調整が終了したか否かを判断する（ステップＳＴ１７）。この判断結果が「ＮＯ」である場合には、タイミング調整を終えていないドライバピンブロック（例えば、ドライバピンブロック１４ｂ）に設けられた切替部２３のスイッチを制御して、そのドライバピンブロックの調整用コンパレータ２２の入力端と基準信号入力端２４とを接続し（ステップＳＴ１２）、調整用コンパレータ２２のタイミング調整を行い（ステップＳＴ１３）。そして、その後に、そのドライバピンブロックに設けられたドライバ２１ａ〜２１ｎのタイミング調整を行う（ステップＳＴ１４，ＳＴ１５）。尚、ステップＳＴ１７の判断が「ＹＥＳ」の場合には、一連の処理が終了する。

以上の通り、本実施形態による半導体試験装置１においては、試験信号Ｓ１〜Ｓｎを生成する複数のドライバ２１ａ〜２１ｎと、これらのドライバ２１ａ〜２１ｎに対応して設けられたタイミング調整用の調整用コンパレータ２２と、調整用コンパレータ２３のタイミング調整のための基準信号ＳＳを入力する基準信号入力端２４とを含むドライバピンブロック１４ａ〜１４ｋを備えている。このため、従来の半導体試験装置が必要としていた治具（ショートチップ）を用いることなくドライバ２１ａ〜２１ｎのタイミング調整を行うことができ、この結果として運用上の利便性を高くすることができるととともに、治具を準備する時間を必要とせず効率的にスキュー調整を行うことができる。

尚、以上の実施形態においては、調整用コンパレータ２２のタイミング調整とドライバ２１ａ〜２１ｎのタイミング調整とをドライバピンブロック１４ａ〜１４ｋ毎に行う場合について説明した。しかしながら、まず、ドライバピンブロック１４ａ〜１４ｋに設けられた調整用コンパレータ２２の全てについてタイミング調整を行った後に、ドライバピンブロック１４ａ〜１４ｋに設けられたドライバ２１ａ〜２１ｎの各々について順にタイミング調整を行っても良い。

〔第２実施形態〕
次に、本発明の第２実施形態による半導体試験装置について説明する。本実施形態の半導体試験装置の全体構成は、図１に示した第１実施形態による半導体試験装置と同様の構成であるが、ドライバピンブロック１４ａ〜１４ｋに代えて図３に示すドライバピンブロック３０を備える点が相違する。図３は、本発明の第２実施形態による半導体試験装置が備えるドライバピンブロックの構成を示す図である。

図３に示す通り、ドライバピンブロック３０は、複数のドライバ２１ａ〜２１ｎ、複数の調整用コンパレータ３１ａ〜３１ｎ（第１コンパレータ）、調整用コンパレータ３２（第２コンパレータ）、セレクタ３３（選択部）、及び基準信号入力端３４を備える。つまり、図３に示すドライバピンブロック３０は、図１に示すドライバピンブロック１４ａ，１４ｂから切替部２３を省き、調整用コンパレータ２２に代えて調整用コンパレータ３１ａ〜３１ｎ、調整用コンパレータ３２、及びセレクタ３３を備えた構成である。

調整用コンパレータ３１ａ〜３１ｎは、ドライバ２１ａ〜２１ｎと１対１で対応付けられており、その入力端がドライバ２１ａ〜２１ｎの出力端にそれぞれ接続されている。これら調整用コンパレータ３１ａ〜３１ｎは、ドライバ２１ａ〜２１ｎのタイミング調整を個別に行うために設けられている。調整用コンパレータ３２は、調整用コンパレータ３１ａ〜３１ｎのタイミング調整を行うために設けられる。

ここで、調整用コンパレータ３１ａ〜３１ｎ及び調整用コンパレータ３２は、同一の製造プロセスにより製造されて集積化されているため、ほぼ同一の特性を有するとみなすことができる。このため、調整用コンパレータ３２のタイミング調整の結果（判定部１５に設けられた不図示のプログラマブル遅延発生装置の遅延量）を調整用コンパレータ３１ａ〜３１ｎについても用いれば、調整用コンパレータ３１ａ〜３１ｎのタイミング調整を行うことができる。

セレクタ３３は、制御部１９の制御の下で、調整用コンパレータ３１ａ〜３１ｎの出力及び調整用コンパレータ３２の出力の何れかを選択する。基準信号入力端３４は、図１に示す基準信号入力端２４と同様にスイッチ部１７に接続され、基準信号発生部１６から出力された基準信号ＳＳをドライバピンブロック３０内に入力する。

本実施形態におけるスキュー調整は、図２に示すフローチャートに示す処理と同様の処理により行われる。但し、第１実施形態においては、制御部１９が切替部２３を制御して調整用コンパレータ２２に接続するドライバを切り替えていたが、本実施形態では、これに代えてセレクタ３３での選択の切り替えが行われる点が相違する。また、調整用コンパレータ３２に対するタイミング調整を行った後に、調整用コンパレータ３１ａ〜３１ｎのタイミング調整が調整用コンパレータ３２に対するタイミング調整の結果を用いて行われる点も相違する。

以上説明した通り、本実施形態による半導体試験装置においては、試験信号Ｓ１〜Ｓｎを生成する複数のドライバ２１ａ〜２１ｎと、これらのドライバ２１ａ〜２１ｎの出力端にそれぞれ接続された調整用コンパレータ３１ａ〜３１ｎと、基準信号入力端３４に接続された調整用コンパレータ３２と、調整用コンパレータ３１ａ〜３１ｎ，３２の出力の何れかを選択するセレクタ３３と、基準信号ＳＳを入力する基準信号入力端３４とを含むドライバピンブロック３０を備えている。このため、第１実施形態と同様に、従来の半導体試験装置が必要としていた治具（ショートチップ）を用いることなくドライバ２１ａ〜２１ｎのタイミング調整を行うことができ、この結果として運用上の利便性を高くすることができるととともに、治具を準備する時間を必要とせず効率的にスキュー調整を行うことができる。

以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、半導体試験装置がメモリテスタである場合を例に挙げて説明したが、本発明は半導体論理回路を試験するロジックテスタや、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバ等の半導体デバイスの試験に用いられる半導体試験装置も適用することができる。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。 ドライバ２１ａ〜２１ｎのスキュー調整時の動作の一例を示すフローチャートである。 本発明の第２実施形態による半導体試験装置が備えるドライバピンブロックの構成を示す図である。

符号の説明

１ 半導体試験装置
１４ａ〜１４ｋ ドライバピンブロック
１６ 基準信号発生部
１９ 制御部
２１ａ〜２１ｎ ドライバ
２２ 調整用コンパレータ
２３ 切替部
２４ 基準信号入力端
３０ ドライバピンブロック
３１ａ〜３１ｎ 調整用コンパレータ
３２ 調整用コンパレータ
３３ セレクタ
３４ 基準信号入力端
４０ 半導体デバイス
Ｓ１〜Ｓｎ 試験信号
ＳＳ 基準信号

Claims (2)

1. 半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、
   前記試験信号を生成する複数のドライバと、
   前記ドライバの出力端に接続可能に設けられた前記ドライバのタイミング調整用の１つの調整用コンパレータと、
   前記調整用コンパレータのタイミング調整のための基準信号が入力される基準信号入力端と、
   前記複数のドライバと前記調整用コンパレータとの間を接続又は遮断する複数の第１スイッチと、前記基準信号入力端と前記調整用コンパレータとの間を接続又は遮断する第２スイッチとを有する切替部と
   を含むドライバピンブロックと、
   前記基準信号を生成する基準信号生成部と、
   前記ドライバの出力端を開放した状態で、前記基準信号生成部を制御して前記基準信号入力端から前記ドライバピンブロックに対して前記基準信号を入力させて前記調整用コンパレータのタイミング調整を行うとともに、前記複数のドライバのうちの何れか１つのドライバから出力されて前記調整用コンパレータを介した信号に応じて当該ドライバの調整を行う制御部と
   を備えることを特徴とする半導体試験装置。
2. 前記制御部は、前記調整用コンパレータのタイミング調整を行う場合には、前記第２スイッチを制御して前記基準信号入力端と前記調整用コンパレータとの間を接続し、前記ドライバの調整を行う場合には、前記第２スイッチを制御して前記基準信号入力端と前記調整用コンパレータとの間を遮断するとともに、前記第１スイッチを制御して前記複数のドライバのうちの何れか１つと前記調整用コンパレータとの間を接続することを特徴とする請求項１記載の半導体試験装置。

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