KR100933803B1 - 기준전압발생회로 및 그 제어방법 - Google Patents

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Abstract

본 발명은 공정 변화에 따른 기준 전압의 변동을 보상하기 위한 트리밍(trimming)을 하고, 웨이퍼 상태의 내부 전원 전압을 측정 및 확인하여, 목적 레벨이 출력될 수 있도록 하는 기준전압발생회로 및 그 제어방법에 관한 것이다. 본 발명은 웨이퍼상태에서 내부 전압을 목표전압으로 퓨즈 커팅하여 세팅하고, 그 설성상태를 패키지 테스트 단계에서 테스트 모드를 이용하여 확인한다. 그리고 상기 퓨즈 커팅 또는 연결 상태의 레벨을 기준으로 하여 최종 얻어지는 기준전압의 레벨 변화를 제어하여 불량 분석을 용이하게 한다.
트리밍, 기준전압

Description

기준전압발생회로 및 그 제어방법{CIRCUIT AND METHOD FOR DRIVING REFERENCE VOLTAGE}
본 발명은 반도체 집적소자에 관한 것으로 더욱 상세하게는, 공정 변화에 따른 기준 전압의 변동을 보상하기 위한 트리밍(trimming)을 하고, 웨이퍼 상태의 내부 전원 전압을 측정 및 확인하여, 목적 레벨이 출력될 수 있도록 하는 기준전압발생회로 및 그 제어방법에 관한 것이다.
반도체 집적소자에 있어서, 내부 동작 전압을 안정적으로 유지하는 것은 반도체 집적소자의 동작 안정성 및 신뢰성을 확보하는데 매우 중요하다. 특히, 외부 전원 전압이 변동하더라도 이러한 외부 전원 전압의 변동이 칩 내부에 영향을 미
치지 않도록 하고, 반도체 집적소자가 안정적으로 동작하기 위해서는 일정한 전압 레벨을 가지는 기준 전압을 발생하기 위한 기준전압 발생회로가 반드시 필요하다. 한편, 이러한 기준 전압 발생 회로로부터 출력되는 기준 전압은 외부에서
입력되는 전원전압의 변화뿐만 아니라, 반도체 집적소자의 제조공정 및 온도 변화에 따라 아주 큰 편차(deviation)를 가지게 된다.
반도체 집적소자는 제조 단계에서 발생하는 각종 결함을 제거하기 위해 웨이퍼 및 패키지 상태에서 여러 가지 테스트를 실시하게 된다. 이러한 테스트는 고객이 실제 사용하는 조건에서의 불량을 제거하기 위해 실사용 조건보다 강화된 조건
및 환경에서 실시하게 된다. 상기 강화되는 테스트 조건으로는 온도, 전압, 테스트 패턴, 테스트 타이밍 등을 들 수 있는 데 이 중 내부 전원 전압 강화는 내부 회로의 동작 전압의 가변으로 조정되었다. 그러나 최근에는 기술의 발달에 따라 신뢰성 향상이나 동작 전류 절감 목적으로 외부에서 인가되는 외부 전원(Vext)을 기준 전압 발생회로에서 가변시키고, 이를 내부 전압 구동부에서 변환시켜 내부 회로의 동작 전원(Vint)으로 사용하는 기술이 일반화되었다.
한편, 일반적인 기준전압발생회로는 웨이퍼 테스트 단계에서 퓨즈 커팅 상태 또는 퓨즈 연결 상태 제어에 의한 세팅으로 내부전압을 목표전압으로 조절한다. 그리고 패키지 테스트 단계에서 트리밍 제어를 수행할 때, 상기 퓨즈 커팅 상태 또는 퓨즈 연결 상태 제어에 의한 세팅값을 확인할 필요가 있다.
그러나 종래 기준전압발생회로는, 웨이퍼 테스트 단계에서 퓨즈 커팅 상태 또는 퓨즈 연결 상태 제어에 의한 세팅이 이루어진 후, 패키지 테스트 단계에서 상기 퓨즈 커팅 상태 또는 퓨즈 연결 상태 제어에 의한 세팅값을 확인할 수가 없었다. 이것은 종래 기준전압발생회로에서는 패키지 테스트 단계에서, 퓨즈 커팅상태 또는 퓨즈 연결상태 제어에 의한 세팅값을 확인할 수 없도록 구성되고 있기 때문이다.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로 패키지 테스트 단계에서 웨이퍼 테스트 단계에서의 퓨즈 커팅 상태 또는 퓨즈 연결 상태에 따른 정보를 확인하면서 내부전압 트리밍 제어를 수행할 수 있는 기준전압발생회로 및 그 제어방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 기준전압발생회로는, 퓨즈 커팅에 의해 기준전압 발생을 위한 값을 설정하는 래치;상기 래치의 출력을 디코딩하는 디코더; 상기 디코더의 출력신호에 따른 기준전압을 발생하는 전압발생수단; 패키지 테스트 모드일 때, 퓨즈 커팅된 상기 래치의 설정값이 출력되도록 제어하는 래치 제어기를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 기준전압발생회로는, 퓨즈 커팅에 의해 VCORE 기준전압 발생을 위한 값을 설정하는 제 1 래치; 패키지 테스트 모드일 때, 퓨즈 커팅된 상기 제 1 래치의 설정값이 출력되도록 제어하는 제 1 래치 제어기; 퓨즈 커팅에 의해 VPP 기준전압 발생을 위한 값을 설정하는 제 2 래치; 패키지 테스트 모드일 때, 퓨즈 커팅된 상기 제 2 래치의 설정값이 출력되도록 제어하는 제 2 래치 제어기; 퓨즈 커팅에 의해 VBB 기준전압 발생을 위한 값을 설정하는 제 3 래치; 패키지 테스트 모드일 때, 퓨즈 커팅된 상기 제 3 래치의 설정값이 출력되도록 제어하는 제 3 래치 제어기; 상기 제1,2,3 래치의 출력을 디코딩하고, 해당하는 각각의 기준전압을 발생하는 전압발생수단을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 기준전압발생을 위한 제어방법은, 퓨즈 커팅에 의해 기준전압 발생을 위한 값을 설정하는 제 1 단계;패키지 테스트 모드일 때, 테스트 신호를 디스에이블시키고, 상기 퓨즈 커팅 설정신호의 출력을 제어하는 제 2 단계; 상기 제 2 단계의 퓨즈 커팅 설정신호가 출력버퍼로 출력되도록 제어하는 제 3 단계; 상기 퓨즈 커팅 설정신호를 디코딩하여 기준전압을 발생하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은 패키지 테스트 단계에서 테스트 모드를 이용하여 웨이퍼 테스트 단계에서 세팅된 퓨즈 커팅 또는 퓨즈 연결 상태 정보를 확인한다. 그리고 상기 확인된 퓨즈 상태 정보를 이용하여, 웨이퍼 상태의 내부 전원 전압을 측정 및 확인하고, 기준 전압의 변동을 보상하기 위한 트리밍(trimming)을 제어하는 것이 가능하다. 따라서 본 발명은 패키지 테스트 단계에서의 불량분석을 보다 더 효과적으로 수행하는 것이 가능하다.
이하 첨부한 도면을 참조하여 본 발명에 대한 기준전압발생회로 및 그 제어방법에 대해서 자세하게 살펴보기로 한다.
도 1은 본 발명에 따른 기준전압발생회로의 블록도를 도시하고 있다.
도시하고 있는 바와 같이, 본 발명에 따른 기준전압발생회로는, VCORE 전압 발생을 위한 기준전압발생부, VPP 전압 발생을 위한 기준전압발생부, 그리고 VBB 전압 발생을 위한 기준전압발생부와, 상기 기준전압발생부에서 발생되어 메모리 코어에 제공되는 VCORE 전압, VPP 전압, VBB 전압 등을 출력 제어하고, 출력되는 전압을 확인할 수 있도록 구성되는 확인제어부로 구성된다.
상기 VCORE 전압 발생을 위한 기준전압발생부는, 테스트모드시에 적절한 테스트모드신호(TMCMC<0:3>)를 발생하는 제 1 제어버퍼(102)와, 테스트 모드시에 상기 제 1 제어버퍼(102)에서 발생하는 테스트모드신호에 의한 신호를 발생하거나 또는 퓨즈박스(100)로부터 퓨즈 커팅 신호(FUSE<0:3>)에 의한 신호를 발생하는 제 1 래치(104)와, VCORE 전압 트리밍(trimming)을 위한 제어신호(TVCORETRP)를 비롯한 여러가지 제어신호를 입력하고 상기 제 1 래치(104)를 제어하는 제 1 래치 제어기(110)를 포함한다.
상기 제 1 래치제어기(110)는, 상기 제 1 래치(104)를 제어함과 동시에 상기 확인제어부 측으로 보내주기 위한 퓨즈커팅신호(FUSECUT<0:3>)를 발생하는 제 1 제어스위치(112)의 동작도 제어한다. 상기 제 1 제어스위치(112)는, 상기 제 1 래치(104)의 출력신호를 입력하여, 퓨즈커팅신호를 발생한다. 따라서 상기 퓨즈커 팅신호가 확인제어부에 제공되면, 상기 확인제어부를 통해서 현재 메모리코아에서 발생되는 VCORE 기준전압의 레벨(상태)을 확인하는 것이 가능하게 된다.
그리고 상기 기준전압발생부는, 상기 제 1 래치(110)에서 출력하는 신호를 입력하고, VCORE 트리밍을 위한 코드를 생성하는 제 1 디코더(106), 그리고 상기 제 1 디코더(106)에서 출력되는 신호에 의해 메모리 코아 내 각각의 트랜지스터에 해당하는 출력전압을 기준전압(VREF)으로 출력하는 제 1 전압발생기(108)를 포함한다.
다음, 상기 VPP 전압 발생을 위한 기준전압발생부는, 테스트모드시에 적절한 테스트모드신호(TMCMC<0:3>)를 발생하는 제 2 제어버퍼(114)와, 테스트 모드시에 상기 제 1 제어버퍼(114)에서 발생하는 테스트모드신호에 의한 신호를 발생하거나 또는 퓨즈박스(100)로부터 퓨즈 커팅 신호(FUSE<0:3>)에 의한 신호를 발생하는 제 2 래치(116)와, VPP 전압 트리밍(trimming)을 위한 제어신호(TVPPTRP)를 비롯한 여러가지 제어신호를 입력하고 상기 제 2 래치(116)를 제어하는 제 2 래치 제어기(122)를 포함한다.
상기 제 2 래치제어기(122)는, 상기 제 2 래치(116)를 제어함과 동시에 상기 확인제어부 측으로 보내주기 위한 퓨즈커팅신호(FUSECUT<0:3>)를 발생하는 제 2 제어스위치(124)의 동작도 제어한다. 상기 제 2 제어스위치(124)는, 상기 제 2 래치(116)의 출력신호를 입력하여, 퓨즈커팅신호를 발생한다. 따라서 상기 퓨즈커팅신호가 확인제어부에 제공되면, 상기 확인제어부를 통해서 현재 메모리코아에서 발생되는 VPP 기준전압의 레벨(상태)을 확인하는 것이 가능하게 된다.
그리고 상기 기준전압발생부는, 상기 제 2 래치(116)에서 출력하는 신호를 입력하고, VPP 트리밍을 위한 코드를 생성하는 제 2 디코더(118), 그리고 상기 제 2 디코더(118)에서 출력되는 신호에 의해 메모리 코아 내 각각의 트랜지스터에 해당하는 출력전압을 기준전압(VREF)으로 출력하는 제 2 전압발생기(120)를 포함한다.
또한, 상기 VBB 전압 발생을 위한 기준전압발생부는, 테스트모드시에 적절한 테스트모드신호(TMCMC<0:3>)를 발생하는 제 3 제어버퍼(126)와, 테스트 모드시에 상기 제 3 제어버퍼(126)에서 발생하는 테스트모드신호에 의한 신호를 발생하거나 또는 퓨즈박스(100)로부터 퓨즈 커팅 신호(FUSE<0:3>)에 의한 신호를 발생하는 제 3 래치(128)와, VBB 전압 트리밍(trimming)을 위한 제어신호(TVBBTRP)를 비롯한 여러가지 제어신호를 입력하고 상기 제 3 래치(128)를 제어하는 제 3 래치 제어기(134)를 포함한다.
상기 제 3 래치제어기(134)는, 상기 제 3 래치(128)를 제어함과 동시에 상기 확인제어부 측으로 보내주기 위한 퓨즈커팅신호(FUSECUT<0:3>)를 발생하는 제 3 제어스위치(136)의 동작도 제어한다. 상기 제 3 제어스위치(136)는, 상기 제 3 래치(128)의 출력신호를 입력하여, 퓨즈커팅신호를 발생한다. 따라서 상기 퓨즈커팅신호가 확인제어부에 제공되면, 상기 확인제어부를 통해서 현재 메모리코아에서 발생되는 기준전압의 레벨(상태)을 확인하는 것이 가능하게 된다.
그리고 상기 기준전압발생부는, 상기 제 3 래치(128)에서 출력하는 신호를 입력하고, VBB 트리밍을 위한 코드를 생성하는 제 3 디코더(130), 그리고 상기 제 3 디코더(132)에서 출력되는 신호에 의해 메모리 코아 내 각각의 트랜지스터에 해당하는 출력전압을 기준전압(VREF)으로 출력하는 제 3 전압발생기(132)를 포함한다.
그리고 본 발명의 기준전압발생회로에 도시되는 확인제어부는, 상기 제 1 제어스위치(112), 제 2 제어스위치(124), 제 3 제어스위치(136)에서 발생되는 퓨즈커팅신호(FUSECUT<0:3>)와, 메모리코어의 GIO_Q<0:3> 신호 중에서 하나의 신호를 선택 출력하는 제 1 선택기, 상기 제 1 선택기(138)의 출력신호와 메모리 코어의 DIO_Q<0:3> 신호 중에서 하나의 신호를 선택 출력하는 제 2 선택기(140) 그리고 상기 제 2 선택기(140)의 선택신호를 제어하는 선택제어기(142)를 포함하여 구성된다. 이 구성에 의해서 상기 제 2 선택기(140)에서 선택 출력되는 신호가 출력버퍼를 통해서 출력되면, 임의의 측정장치를 통해서 현재 메모리 코어에서 발생되어지는 기준전압의 레벨을 확인하는 것이 가능하게 된다. 여기서 임의의 측정장비는, 반도체 메모리장치의 테스트 시에 이용되어지는 특정의 장비이다.
그리고 본 발명의 퓨즈박스(100)는, 퓨즈 커팅에 의해 제 1 래치(104)에 VCORE 트리밍을 위한 설정값을 제공하고, 퓨즈 커팅에 의해 제 2 래치(116)에 VPP 트리밍을 위한 설정값을 제공하고, 퓨즈 커팅에 의해 제 3 래치(128)에 VBB 트리밍을 위한 설정값을 제공하기 위하여, 외부 전원 전압 신호(Vext)를 제어하는 n 개의 퓨즈 제어부의 구성으로 이루어진다.
도 2 내지 도 8은 본 발명에 따른 기준전압발생회로에 도시되고 있는 각 부의 상세 구성도이다.
도 2는, 도 1에 도시되고 있는 제 1 제어버퍼(102)의 구성을 나타낸다.
상기 제어버퍼는, 테스트모드신호 TMCMC<0:3>와 TVCTRIMB신호를 낸드게이트(144)와 인버터(146)로 구성된 연산부에 의해 연산하여 테스트모드신호 TMCMCI<0:3>를 발생한다. 상기 TVCTRIMB 신호는, TVTRIM 신호에 의해 결정되는 신호로, 상기 TVTRIM 신호를 인버팅한 신호이다.
상기 제어버퍼의 출력신호는, TVCTRIMB신호가 하이상태를 갖을 때, 테스트모드신호 TMCMC<0:3>의 신호에 의해 결정되고, 반대로 상기 TVCTRIMB 신호가 로우상태를 갖을 때, 상기 테스트모드신호 TMCMC<0:3>의 신호상태와 무관하게 TVCTRIMMB 신호에 의해 출력이 결정된다.
따라서 상기 제어버퍼는, 패키징 단계에서 테스트 모드를 이용하여 테스트를 수행할 때, 퓨즈 커트 상태 또는 퓨즈 연결 상태에 의해 트리밍 레벨이 어느 레벨인지를 판단할 때, 상기 TVCTRIMB신호를 로우상태로 제어하여, 상기 테스트모드신호 TMCMC<0:3>의 신호상태가 출력에 영향을 미치는 것을 억제시킨다.
즉, 본 발명에서 패키징 단계에 의한 테스트 모드시에, 상기 TVCTRIMB 신호가 로우상태로 제어되면서 제어버퍼의 출력신호인 테스트 모드신호 TMCMCI<0:3>는 로우상태가 된다.
상기 제어버퍼에서 발생된 테스트 모드신호 TMCMCI <0:3>는, 제 1 래치(104)에 제공되어진다. 상기 제어버퍼에서 발생된 테스트 모드신호가 제 1 래치에서 이용되어지는 부분에 대해서는 하기에서 다시 상세하게 살펴보기로 한다.
마찬가지로 상기 제 2 제어버퍼(114), 제 3 제어버퍼(126)도 도 2의 구성과 같이 이루어진다. 그리고 상기 제 2 제어버퍼(114)에서 발생된 테스트 모드신호는 제 2 래치(116)에서 이용되어지고, 제 3 제어버퍼(126)에서 발생된 테스트 모드신호는 제 3 래치(128)에 제공되어진다. 이 부분은 상기 과정과 동일하게 이루어지므로 중복 설명은 생략하기로 한다.
도 3은는 도 1에 도시된 제 1 래치 제어기(110)의 상세 구성을 도시하고 있다.
상기 제 1 래치 제어기(110)는, VCORE 전압 트리밍을 위하여 VCORE 전압 트리밍을 위한 인에이블신호인 TVCORETRP 신호에 의해서 동작이 제어된다.
즉, TVCORETRP 신호와, RSTCORE 신호가 래치(164,166)에 의해 래치되어 TVCSUMB 신호를 발생하고, 상기 TVCSUMB 신호를 인버팅(168)하여 TVCOREFUSE 신호를 발생시킨다. 그리고 상기 래치(166)에 입력되는 PUPB1 신호는 초기 래치값을 설정하기 위한 파워업신호이다.
상기 RSTCORE 신호는, VPP 전압 트리밍을 위한 인에이블신호인 TVPPTRP 신호, VBB 전압 트리밍을 위한 인에이블신호인 TVBBTRP 신호를 낸드게이트(170)와 인버터(172)로 구성된 연산부에 의해 연산하여 발생되는 신호로, 상기 TVPPTRP, TVBBTRP 신호가 모두 하이상태로 인에이블되면 인에이블상태(하이상태)가 된다.
상기 TVCSUMB 신호는, 패키징 단계에서 테스트모드 수행시에 제공되는 TVTRIM 신호와 노아게이트(160)에서 노아 연산하여 도 2에 제공되는 TVCTRIMB 신호를 발생시키고, 상기 TVCTRIMB 신호를 인버터(162)에 의해 인버팅하여 TVCSUMBI 신호를 발생한다. 상기 TVCSUMBI 신호는, 제 1 래치(104)에 제공되어진다. 이 부분에 대해서는 도 8에서 다시 살펴보기로 한다. 그리고 상기 래치에서 발생한 상기 TVCOREFUSE 신호는, 후술되는 제 2 제어 스위치(112)에 제공되며, 이 부분에 대해서는 하기 도 6에서 자세하게 후술하기로 한다.
따라서 상기 구성에 따르면, 제 1 래치 제어기(110)는, 패키징 단계에서 테스트 모드시에 TVTRIM 신호가 하이레벨로 인에이블되면(도 9의 TVTRIM 신호의 동작 파형도), 노아 게이트(160)를 통과한 TVCTRIMB 신호는 로우상태가 되고(도 2에 제공되는 신호), 이때 인버터(162)에 의해 반전되어 TVCSUMBI 신호가 하이상태로 전환된다(도 9의 TVCSUMBI 신호의 동작 파형도).
그리고 TVCORETRP 신호가 디폴트값인 로우상태로 있다가 VCORE 트리밍을 위하여 하이상태로 인에이블되면(도 9의 TVCORETRP 신호의 동작 파형도), 상기 노아게이트(164)를 통과한 TVCSUMB 신호는 로우상태로 인에이블된다(도 9의 TVCSUMB 신호의 동작 파형도). 상기 상기 TVCSUMB 신호를 반전한 상태를 갖는 하이레벨의 TVCSUMBI 신호는, 제 1 래치(104)에 제공되어, 제 1 래치(104)의 동작을 제어한다. 또한, 상기 TVCSUMB 신호를 인버팅한 TVCOREFUSE 신호는 도 11의 동작 파형도에서와 같이 하이상태가 되어 제 1 제어스위치(112)에 제공되어, 제 1 제어스위치(112)의 동작을 제어한다.
상기 동작은 VCORE 트리밍 동작 과정에서 발생되며, VPP 트리밍 또는 VBB 트리밍 과정에서는 TVCSUMB 신호는 하이상태로 디스에이블된다.
다음, 도 4는 도 1에 도시된 제 2 래치 제어기(122)의 상세 구성을 도시한다. 구성은 도 3과 동일하다.
상기 제 2 래치 제어기(122)는, 패키징 단계에서 테스트 모드시에 TVTRIM 신호가 하이레벨로 인에이블되면, 노아 게이트(174)를 통과한 TVPTRIMB 신호는 로우상태가 되면서 제 2 제어버퍼(114)에 제공되고, 이때 인버터(176)에 의해 반전되어 TVPSUMBI 신호가 하이상태로 전환된다.
그리고 TVPPTRP 신호가 디폴트값인 로우상태로 있다가 VPP 트리밍을 위하여 하이상태로 인에이블되면, 노아게이트(178)를 통과한 TVPSUMB 신호는 로우상태로 인에이블된다. 이때 상기 TVPSUMB 신호를 인버팅한 TVPPFUSE 신호는 하이상태가 된다.
상기 TVPSUMB 신호를 반전한 상태를 갖는 하이레벨의 TVPSUMBI 신호는, 제 2 래치(116)에 제공되어, 제 2 래치(116)의 동작을 제어한다. 또한, 상기 TVPSUMB 신호를 인버팅한 TVPPFUSE 신호는 하이상태가 되어 제 2 제어스위치(124)에 제공되어, 제 2 제어스위치(124)의 동작을 제어한다.
상기 동작은 VPP 트리밍 동작 과정에서 발생되며, VCORE 트리밍 또는 VBB 트리밍 과정에서는 TVPSUMB 신호는 하이상태로 디스에이블된다.
도 5는 도 1에 도시된 제 3 래치 제어기(134)의 상세 구성을 도시한다.
상기 제 3 래치 제어기(134)는, 패키징 단계에서 테스트 모드시에 TVTRIM 신호가 하이레벨로 인에이블되면, 노아 게이트(188)를 통과한 TVBTRIMB 신호는 로우상태가 되면서 제 3 제어버퍼(126)에 제공되고, 이때 인버터(190)에 의해 반전되어 TVBSUMBI 신호가 하이상태로 전환된다.
그리고 TVBBTRP 신호가 디폴트값인 로우상태로 있다가 VBB 트리밍을 위하여 하이상태로 인에이블되면, 노아게이트(192)를 통과한 TVBSUMB 신호는 로우상태로 인에이블된다. 이때 상기 TVBSUMB 신호를 인버팅한 TVBBFUSE 신호는 하이상태가 된다.
상기 TVBSUMB 신호를 반전한 상태를 갖는 하이레벨의 TVBSUMBI 신호는, 제 3 래치(128)에 제공되어, 제 3 래치(128)의 동작을 제어한다. 또한, 상기 TVBSUMB 신호를 인버팅한 TVBBFUSE 신호는 하이상태가 되어 제 3 제어스위치(136)에 제공되어, 제 3 제어스위치(136)의 동작을 제어한다.
상기 동작은 VBB 트리밍 동작 과정에서 발생되며, VCORE 트리밍 또는 VPP 트리밍 과정에서는 TVBSUMB 신호는 하이상태로 디스에이블된다.
다음, 도 6은 도 1에 도시되고 있는 제 1 제어스위치(112), 제 2 제어스위치(124), 제 3 제어스위치(136)의 상세 구성을 도시하고 있다.
도시하고 있는 바와 같이, 제 1 제어스위치(112)는, 제 1 래치(104)의 발생신호 CUTCORE<0:3>을 입력하고, 트랜스미션 게이트(204)의 온/오프 동작으로 상기 제 1 래치(104)의 출력신호를 출력하거나 또는 차단하도록 구성하고 있다. 이때 트랜스미션 게이트(204)의 동작 제어는, 제 1 래치 제어기(110)의 제어신호 TVCOREFUSE에 의해서 제어된다.
앞서 도 3에서 언급하고 있는 바와 같이, 상기 TVCOREFUSE 신호는, 패키지 테스트 단계에서 테스트 모드시에 VCORE 트리밍 제어 동작시, 하이레벨 상태를 갖는다. 따라서 상기 트랜스미션 게이트(204)는 온 상태로 제어되어, 입력되는 제 1 래치(104)의 발생신호 CUTCORE<0:3>를 출력한다. 이렇게 발생되는 신호가 퓨즈 커팅신호 FUSECUT<0:3>가 된다.
상기 제 2 제어스위치(124)는, 제 2 래치(116)의 발생신호 CUTPP<0:3>을 입력하고, 트랜스미션 게이트(208)의 온/오프 동작으로 상기 제 2 래치(116)의 출력신호를 출력하거나 또는 차단하도록 구성하고 있다. 이때 트랜스미션 게이트(208)의 동작 제어는, 제 2 래치 제어기(122)의 제어신호 TVPPFUSE에 의해서 제어된다.
앞서 도 4에서 언급하고 있는 바와 같이, 상기 TVPPFUSE 신호는, 패키지 테스트 단계에서 테스트 모드시에 VPP 트리밍 제어 동작시, 하이레벨 상태를 갖는다. 따라서 상기 트랜스미션 게이트(208)는 온 상태로 제어되어, 입력되는 제 2 래치(116)의 발생신호 CUTPP<0:3>를 출력한다. 이렇게 발생되는 신호가 퓨즈 커팅 신호 FUSECUT<0:3>가 된다.
상기 제 3 제어스위치(136)는, 제 3 래치(128)의 발생신호 CUTBB<0:3>을 입력하고, 트랜스미션 게이트(212)의 온/오프 동작으로 상기 제 3 래치(128)의 출력신호를 출력하거나 또는 차단하도록 구성하고 있다. 이때 트랜스미션 게이트(212)의 동작 제어는, 제 3 래치 제어기(134)의 제어신호 TVBBFUSE에 의해서 제어된다.
앞서 도 5에서 언급하고 있는 바와 같이, 상기 TVBBFUSE 신호는, 패키지 테스트 단계에서 테스트 모드시에 VBB 트리밍 제어 동작시, 하이레벨 상태를 갖는다. 따라서 상기 트랜스미션 게이트(212)는 온 상태로 제어되어, 입력되는 제 3 래치(128)의 발생신호 CUTBB<0:3>를 출력한다. 이렇게 발생되는 신호가 퓨즈 커팅신호 FUSECUT<0:3>가 된다.
그리고 도 2에 도시되고 있는 선택 제어기(142)는, TVTRIM 신호와 TPARA 신호를 연산하여, 제 2 선택기(140)를 제어하기 위한 신호를 발생한다. 이때, TVTRIM 신호와 TPARA 신호를 조합 연산하기 위한 구성은 여러가지 형태로 구현할 수 있다. 여기서 상기 TVTRIM 신호는, 앞서 언급하고 있는 바와 같이, 패키지 테스트 단계에서 테스트 모드 수행시에 발생되는 신호이고, TPARA 신호는, 노말 동작모드에서 발생되는 신호이다.
따라서 본 발명은 패키지 테스트 단계에서 테스트 모드 수행시에, 상기 TVTRIM 신호가 인이에블되면, 상기 제 1 선택기(138)에서 출력되는 퓨즈커팅신호를 출력한다. 그리고 노말 동작모드에서는 상기 TPARA 신호에 기초해서 GIO 버스 신호 또는 DIO 버스신호를 선택적으로 출력한다.
도 7는 도 1에 도시된 제 1 선택기(138)의 상세 구성도를 나타내고 있다.
도시하고 있는 바와 같이 제 1 선택기(138)는, 제 1 제어스위치(112), 제 2 제어스위치(124), 그리고 제 3 제어스위치(136)에서 발생한 퓨즈커팅신호 FUSECUT<0:3>를 트랜스미션 게이트(220)에 의해서 온/오프 제어하여 출력되도록 제어하거나 또는 차단시키고 있다. 상기 트랜스미션 게이트(220)의 온/오프 제어는, TVTRIM 신호에 의해서 이루어진다.
그리고 상기 제 1 선택기(138)는, 메모리 코어의 GIO 데이터 라인의 출력신호 GIO_Q<0:3>를 선택적으로 출력할 수 있도록 구성하고, 상기 GIO 데이터 라인의 출력 온/오프 제어는 트랜스미션 게이트(222)에 의해서 이루어진다. 그리고 상기 트랜스미션 게이트(222)의 동작 제어는, TVTRIM 신호의 반전신호에 의해서 이루어진다.
따라서 TVTRIM 신호가 하이상태일 때, 트랜스미션 게이트(220)가 온 동작되고, 트랜스미션 게이트(222)가 오프 동작되어, 퓨즈커팅신호가 출력된다. 반대로 TVTRIM 신호가 로우상태일 때, 트랜스미션 게이트(222)가 온 동작되고, 트랜스미션 게이트(220)가 오프 동작되어, GIO 데이터 신호가 출력된다.
제 2 선택기(140) 또한 제 1 선택기와 동일한 형태로 구성되어진다.
도 8은 도 1에 도시되고 있는 제 1 래치(104)의 상세 구성도를 도시하고 있다. 그리고 제 2 래치(116), 제 3 래치(128)도 동일하게 이루어지므로, 제 1 래치의 설명으로 대신하기로 한다.
제 1 래치(104)는, VCORE 트리밍 동작과정에서 퓨즈 커팅에 의한 신호 또는 퓨즈 연결에 의한 신호 또는 테스트신호를 CUTCORE<0:3> 신호로 발생한다. 구성을 살펴보면, 공급전원(VDD)과 접지전원 사이에 PMOS 트랜지스터(228), NMOS 트랜지스터(230), NMOS 트랜지스터(232)가 직렬 연결된다. 상기 PMOS 트랜지스터(228)는, 제 1 래치 제어기(110)에서 발생되는 TVCSUMBI 신호에 의해서 제어되고, NMOS 트랜지스터(230)는 파워 업 신호(PUPB1)에 의해 제어되며, NMOS 트랜지스터(232)는 공급전원(VDD)에 의해 제어된다.
그리고 상기 PMOS 트랜지스터(228)와 NMOS 트랜지스터(230) 사이의 접속점(B)에 형성되는 전압은 인버터(236), 노아게이트(238), 그리고 인버터(240)를 통해서 CUTCORE<0:3> 신호를 형성하는데 이용된다. 그리고 상기 접속점과 공급전원 사이에 퓨즈(226)가 연결되고, 상기 퓨즈(226)의 연결 또는 차단에 의해서 상기 접속점(B)의 형성전압이 변화되어진다.
그리고 상기 인버터(236)의 입력단자와 출력단자 사이에 NMOS 트랜지스터(234)를 통해서 피드백 경로가 형성되어, 상기 접속점(B)의 신호를 래치시킨다. 그리고 상기 노아게이트(238)의 다른 입력으로 테스트모드신호 TMCMCI<0:3> 가 제공된다.
상기 구성에 따르면 제 1 래치(104)는 다음과 같이 동작되어진다.
먼저 테스트모드신호 TMCMCI<0:3>는 도 3에 도시되고 있는 제 1 제어버퍼(102)에서 제공받는다. 이후 테스트모드신호 TMCMCI<1>를 일 예로 설명한다. 상기 테스트모드신호 TMCMCI<1>는 패키지 테스트 단계에서 테스트 모드시에 로우상태로 제공받는다. 따라서 상기 테스트모드신호는 노아게이트(238)의 출력에 영향을 주지 않는다.
파워 업 신호 PUPB1 신호가 제공되면, NMOS 트랜지스터(230)는 턴 온 상태, VDD 공급전원을 제공받는 NMOS 트랜지스터(232)도 턴 온 상태가 되어, PMOS 트랜지스터(228)와 NMOS 트랜지스터(230) 사이의 접속점(B)의 전위는 그라운드 상태가 된다.
이후, 패키지 테스트 단계에서 테스트 모드시에, 제 1 래치 제어기(110)에서 출력되는 TVCSUMBI 신호는, 하이레벨 상태를 갖는다. 이 신호에 의해서 PMOS 트랜지스터(228)는 턴 오프 상태가 되므로, 상기 접속점(B)의 전위는 계속해서 그라운드 상태가 된다. 따라서 상기 TVCSUMBI 신호도 상기 패키지 테스트 단계에서 테스트 모드시에 제 1 래치의 출력에 영향을 미치지 않는다.
한편, 퓨즈(226)가 연결된 상태를 갖으면, 공급전원이 퓨즈를 통해서 접속점(B)에 제공되어, 인버터(236) 입력신호는 하이레벨 상태가 된다. 이 때 제 1 래치(104)의 출력신호 CUTCORE<1>는 로우신호가 된다.
그러나 퓨즈(226)가 차단된 상태를 갖으면, 공급전원이 접속점(B)에 제공되지 못하여, 인버터(236)의 입력신호는 로우레벨 상태가 된다. 이때 제 1 래치(104)의 출력신호 CUTCORE<1>는 하이신호가 된다.
따라서 제 1 래치(104)는, 패키지 테스트 단계의 테스트 모드시에, 퓨즈 커팅에 의한 신호 또는 퓨즈 연결에 의한 신호를 그대로 발생하게 된다.
다음은 도 1 내지 도 8 그리고 본 발명의 동작 타이밍을 나타내고 있는 도 9를 참조하여 본 발명에 따른 기준전압발생회로의 전체적인 동작과정을 살펴보기로 한다.
파워 업 신호 PUPBI 가 인에이블(하이레벨)되면, 제 1 래치(104)의 접속점(B)은 그라운드 전위 상태가 된다.
패키징단계의 테스트 모드시에 TVTRIM 신호가 하이레벨 상태가 된다. 이 신호에 의해서 제 1 래치 제어기(110)의 TVCTRIMB 신호는 로우레벨 상태로 천이되고, 이 신호가 제 1 제어버퍼(102)에 제공된다. 그리고 제 1 래치 제어기(110)에서 TVCTRIMB 신호를 인버팅한 하이레벨의 TVCSUMBI 신호는 제 1 래치(104)에 제공된다.
한편, VCORE 트리밍 동작 제어를 위해서 TVCORETRP 신호가 하이레벨로 인에이블되면, 제 1 래치 제어기(110)는, 제 1 제어스위치(112)에 제공하는 TVCOREFUSE 신호를 하이레벨로 천이한다. 이때 TVCSUMB 신호는 인에이블(로우레벨)된다.
제 1 제어버퍼(102)는, 제 1 래치 제어기(110)에서 제공되는 상기 TVCTRIMB 신호에 의해서 테스트모드신호 TMCMCI<0:3>를 로우레벨로 천이시켜서, 제 1 래치(104)에 제공한다.
제 1 래치(104)는, 상기 제 1 제어버퍼(102)에서 제공되는 로우레벨의 테스트모드신호를 노아게이트(238)로 입력하나, 상기 노아게이트(238)의 출력신호는 상기 테스트모드신호의 영향이 배제된다. 또한, 제 1 래치(104)는 제 1 래치 제어기(110)에서 제공하는 하이레벨의 TVCSUMBI 신호를 입력하지만, PMOS 트랜지스터(228)가 턴 오프 상태로 제어되면서, 제 1 래치의 출력신호는 상기 TVCSUMBI 신호의 영향이 배제된다.
한편, 상기 제 1 래치(104)는 파워 업 신호에 의해서 접속점(B)의 전위를 그라운드 상태로 제어하고 있다. 이러한 상태에서 퓨즈(226)의 연결/차단 여부에 의해서 결정된 신호가 인버터(236)를 통해 노아게이트(238)에 제공되면서, 상기 제 1 래치(104)의 출력신호가 결정된다. 즉, 퓨즈(226)가 연결된 상태에서는 제 1 래치(104)는 로우신호를 출력하고, 퓨즈(226)가 차단된 상태에서는 제 1 래치(104)는 하이신호를 출력한다.
상기와 같은 과정으로 상기 제 1 래치(104)에서 출력되는 CUTCORE<0:3>신호는, 제 1 디코더(106)에 인가됨과 동시에 제 1 제어스위치(112)에 입력된다. 상기 제 1 디코더(106)는 입력신호를 디코딩하여 해당하는 기준전압 발생이 이루어지도록 신호 변환을 수행한다.
그리고 제 1 제어스위치(112)는, 상기 제 1 래치(104)에서 출력되는 신호를 트랜스미션 게이트(204)를 통해서 출력하거나 차단시킨다. 이때 제 1 래치 제어기(110)에서 출력되는 하이레벨의 TVCOREFUSE 신호가 상기 트랜스미션 게이트(204)를 턴 온 상태로 제어하여 상기 제 1 래치(104)의 출력신호 CUTCORE<0:3>가 퓨즈커팅신호 FUSECUT<0:3>으로 발생되어진다.
상기 제 1 제어스위치(112)에서 출력된 퓨즈커팅신호는, 제 1 선택기(138)에 입력된다. 상기 제 1 선택기(138)는, TVTRIM 신호에 의해서 상기 퓨즈커팅신호를 선택 출력한다. 마찬가지로 제 2 선택기(140)도 상기 퓨즈커팅신호를 선택 출력한다.
이렇게 하여 출력되는 퓨즈가 커팅되었을 때 출력되는 신호가 FUSECUT<0>,<3> 신호이고, 퓨즈가 연결된 상태일 때 출력되는 신호가 FUSECUT<1>,<2> 신호이다. 그리고 이 신호가 상기 제 1,2 선택기(138,140)를 통해 출력버퍼로 출력되는 신호가 DQ<I> 신호를 나타낸다.
이상의 과정은 VCORE 트리밍 과정에 따른 동작 과정을 설명하고 있다. 이와 마찬가지로 VPP 트리밍 과정에서는 제 2 제어버퍼, 제 2 래치, 제 2 디코더, 제 2 전압발생기, 제 2 래치 제어기, 제 2 제어스위치가 앞서 언급한 바와 같이 동작되면서 제 1,2 선택기를 통해서 퓨즈 커팅 또는 연결에 따른 신호를 출력하게 된다.
또한 VBB 트리밍 과정에서는 제 3 제어버퍼, 제 3 래치, 제 3 디코더, 제 3 전압발생기, 제 3 래치 제어기, 제 3 제어스위치가 앞서 언급한 바와 같이 동작되면서 제 1,2 선택기를 통해서 퓨즈 커팅 또는 연결에 따른 신호를 출력하게 된다. 따라서 본 발명의 실시예에 따르면 웨이퍼 테스트 단계에서 퓨즈 커팅(또는 연결)이 이루어진 후, 패키지 테스트 단계에서도 퓨즈 커팅(또는 연결) 상태에 기초한 레벨 검출이 가능하게 된다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 웨이퍼 테스트 단계에서 내부전압을 목표전압으로 퓨즈 커팅하여 세팅한 후, 패키지 테스트 단계에서 테스트 모드를 이용하여 퓨즈 커팅 또는 퓨즈 연결 상태 정보를 인지하고, 퓨즈 커팅(또는 연결) 레벨에서 원하는 레벨로 변화시키기 위하여 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명의 실시예에 따른 기준전압발생회로의 블록도,
도 2는 도 1에 도시된 제어버퍼의 상세 구성도,
도 3은 도 1에 도시된 제 1 래치 제어기의 상세 구성도,
도 4는 도 1에 도시된 제 2 래치 제어기의 상세 구성도,
도 5는 도 1에 도시된 제 3 래치 제어기의 상세 구성도,
도 6은 도 1에 도시된 제어스위치의 상세 구성도,
도 7은 도 1에 도시된 제 1 선택기의 상세 구성도,
도 8은 도 1에 도시된 제 1 래치의 상세 구성도,
도 9는 본 발명의 실시예에 따른 기준전압발생회로의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 퓨즈 박스 102,114,126 : 제어버퍼
104,116,128 : 래치 106,118,130 : 디코더
108,120,132 : 전압발생기 110,122,134 : 래치 제어기
112,124,136 : 제어스위치 138,140 : 선택기
142 : 선택 제어기

Claims (23)

  1. 퓨즈 커팅에 의해 기준전압 발생을 위한 값을 설정하는 래치;
    상기 래치의 출력을 디코딩하는 디코더;
    상기 디코더의 출력신호에 따른 기준전압을 발생하는 전압발생수단;
    패키지 테스트 모드일 때, 퓨즈 커팅된 상기 래치의 설정값이 출력되도록 제어하는 래치 제어기를 포함하는 것을 특징으로 하는 기준전압발생회로.
  2. 제 1 항에 있어서,
    상기 래치 제어기의 제어하에, 상기 래치의 설정값을 출력버퍼 측으로 전달하는 제어스위치를 더 포함하는 것을 특징으로 하는 기준전압발생회로.
  3. 제 2 항에 있어서,
    상기 제어스위치는, 상기 래치의 설정값을 입력하고, 상기 래치 제어기의 제어값에 따라서 온/오프 스위칭되는 것을 특징으로 하는 기준전압발생회로.
  4. 제 1 항에 있어서,
    테스트모드신호를 상기 래치로 출력하는 제어버퍼를 더 포함하고,
    상기 제어버퍼는, 패키지 테스트 모드에서 상기 제어버퍼로 출력하는 테스트모드신호를 디스에이블시키는 것을 특징으로 하는 기준전압발생회로.
  5. 제 4 항에 있어서,
    상기 제어버퍼는, 상기 래치 제어기의 제어를 받는 것을 특징으로 하는 기준전압발생회로.
  6. 제 5 항에 있어서,
    상기 제어버퍼는, 패키지 테스트 모드에서 상기 래치 제어기로부터 발생되는 제어신호와 테스트 모드신호를 연산 조합하는 연산기로 구성되는 것을 특징으로 하는 기준전압발생회로.
  7. 제 4 항에 있어서,
    상기 래치는, 퓨즈 커팅에 의한 기준전압 발생을 위한 설정값과, 상기 제어버퍼에서 제공하는 테스트모드신호를 연산 조합하는 연산기를 포함하고, 상기 래치 제어기에서 제공하는 제어신호에 의해서 상기 연산기의 출력값을 변화시키는 것을 특징으로 하는 기준전압발생회로.
  8. 제 7 항에 있어서,
    상기 래치 제어기는, 패키지 테스트 모드일 때, 상기 래치 제어신호를 출력하는 제 1 연산부와;
    특정 기준전압의 트리밍 제어를 위한 신호를 출력하는 제 2 연산부를 포함하는 것을 특징으로 하는 기준전압발생회로.
  9. 제 8 항에 있어서,
    상기 제 1 연산부는, 상기 래치 제어신호의 인버팅신호를 상기 제 1 제어버퍼의 제어신호로 출력하는 것을 특징으로 하는 기준전압발생회로.
  10. 제 9 항에 있어서,
    상기 제 2 연산부에서 출력되는 트리밍제어신호는, 상기 래치의 출력을 출력버퍼 측으로 전달하는 제어스위치의 온/오프 동작을 제어하는 것을 특징으로 하는 기준전압발생회로.
  11. 제 10 항에 있어서,
    상기 제 1 연산부는, 상기 제 2 연산부의 출력신호를 하나의 입력신호로 갖는 것을 특징으로 하는 기준전압발생회로.
  12. 제 11 항에 있어서,
    상기 래치 제어기는, 다른 기준전압의 트리밍 제어신호를 연산하는 제 3 연산부를 더 포함하고, 상기 제 3 연산부의 출력은 상기 제 2 연산부의 입력으로 제공되는 것을 특징으로 하는 기준전압발생회로.
  13. 제 12 항에 있어서,
    상기 래치 제어기는, VCORE 기준전압 트리밍을 제어하는 것을 특징으로 하는 기준전압발생회로.
  14. 제 13 항에 있어서,
    상기 래치 제어기는, VPP 기준전압 트리밍을 제어하는 것을 특징으로 하는 기준전압발생회로.
  15. 제 14 항에 있어서,
    상기 래치 제어기는, VBB 기준전압 트리밍을 제어하는 것을 특징으로 하는 기준전압발생회로.
  16. 제 1 항에 있어서,
    상기 래치는, 웨이퍼 테스트 모드에서 퓨즈 커팅이 이루어지는 것을 특징으로 하는 기준전압발생회로.
  17. 퓨즈 커팅에 의해 VCORE 기준전압 발생을 위한 값을 설정하는 제 1 래치;
    패키지 테스트 모드일 때, 퓨즈 커팅된 상기 제 1 래치의 설정값이 출력되도록 제어하는 제 1 래치 제어기;
    퓨즈 커팅에 의해 VPP 기준전압 발생을 위한 값을 설정하는 제 2 래치;
    패키지 테스트 모드일 때, 퓨즈 커팅된 상기 제 2 래치의 설정값이 출력되도록 제어하는 제 2 래치 제어기;
    퓨즈 커팅에 의해 VBB 기준전압 발생을 위한 값을 설정하는 제 3 래치;
    패키지 테스트 모드일 때, 퓨즈 커팅된 상기 제 3 래치의 설정값이 출력되도 록 제어하는 제 3 래치 제어기;
    상기 제1,2,3 래치의 출력을 디코딩하고, 해당하는 각각의 기준전압을 발생하는 전압발생수단을 포함하는 것을 특징으로 하는 기준전압발생회로.
  18. 제 17 항에 있어서,
    상기 제 1,2,3 래치 제어기의 제어하에, 상기 제 1,2,3래치의 설정값을 출력버퍼 측으로 전달하는 제 1,2,3 제어스위치를 더 포함하는 것을 특징으로 하는 기준전압발생회로.
  19. 제 18 항에 있어서,
    상기 제 1,2,3 제어스위치의 출력 중에 어느 하나를 선택적으로 출력버퍼 측으로 출력하는 선택기를 더 포함하는 것을 특징으로 하는 기준전압발생회로.
  20. 제 19 항에 있어서,
    패키지 테스트 모드에서 상기 선택기의 출력을 제어하는 선택제어기를 더 포함하는 것을 특징으로 하는 기준전압발생회로.
  21. 퓨즈 커팅에 의해 기준전압 발생을 위한 값을 설정하는 제 1 단계;
    패키지 테스트 모드일 때, 테스트 신호를 디스에이블시키고, 상기 퓨즈 커팅 설정신호의 출력을 제어하는 제 2 단계;
    상기 제 2 단계의 퓨즈 커팅 설정신호가 출력버퍼로 출력되도록 제어하는 제 3 단계;
    상기 퓨즈 커팅 설정신호를 디코딩하여 기준전압을 발생하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 기준전압발생방법.
  22. 제 21 항에 있어서,
    상기 제 1 단계의 퓨즈 커팅 설정신호는, VCORE 전압, VPP 전압, VBB 전압에 따라서 각각 발생되는 것을 특징으로 하는 기준전압발생방법.
  23. 제 22 항에 있어서,
    상기 제 3 단계의 출력 제어는, 상기 VCORE 전압, VPP 전압, VBB 전압에 해당하는 퓨즈커팅 설정신호 중에 어느 하나가 선택적으로 이루어지는 것을 특징으로 하는 기준전압발생방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100206867B1 (ko) 1995-11-07 1999-07-01 구본준 기준전압 발생회로
KR20050062063A (ko) * 2003-12-19 2005-06-23 주식회사 하이닉스반도체 내부 전원 공급 장치

Patent Citations (2)

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