KR20050062063A - 내부 전원 공급 장치 - Google Patents

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KR20050062063A
KR20050062063A KR1020030093731A KR20030093731A KR20050062063A KR 20050062063 A KR20050062063 A KR 20050062063A KR 1020030093731 A KR1020030093731 A KR 1020030093731A KR 20030093731 A KR20030093731 A KR 20030093731A KR 20050062063 A KR20050062063 A KR 20050062063A
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Abstract

퓨즈의 연결 상태에 따라 논리 신호를 생성하는 적어도 하나 이상의 퓨즈 블록; 상기 퓨즈 블록으로부터 출력되는 논리 신호를 디코딩하여 트림 신호를 생성하기 위한 디코더; 상기 트림 신호에 따라 내부 전압을 생성하여 반도체 메모리 소자의 워드라인이 인에이블 되고 비트라인 쌍에서 차지 쉐어링이 일어난 다음 상기 비트라인 쌍에 실린 데이터가 센스되도록 할 목적으로 생성하는 센스 액티브 딜레이 신호를 생성하기 위한 회로에 제공하기 위한 전압 발생기를 포함하는 내부 전원 공급 장치가 개시된다.

Description

내부 전원 공급 장치{Internal power supply}
본 발명은 반도체 메모리 소자에 사용되는 내부 전원 공급 장치에 관한 것으로, 특히 비트라인 센싱용 내부 전원 공급장치에 관한 것이다.
일반적으로 반도체 메모리 소자에 있어서, 외부 및 내부 코맨드에 의해 액티브 명령이 내려지면, 로우 어드레스에 의해 워드라인이 인에이블되고, 비트라인 쌍의 차지 쉐어링이 충분히 이루어진 후, 즉 일정 딜레이 후에 메모리 셀에 저장된 데이터가 센싱된다. 이러한 동작을 도 1을 참조하여 설명하기로 한다.
도 1 은 반도체 메모리 소자의 로우 패쓰를 설명하기 위한 블록도이다.
액티브 명령인 액티브 펄스(atvp) 와 프리차지 펄스(pcgp)에 따라 다양한 뱅크 코맨드(bk_cmd)가 생성된다. 액티브 명령이 내려지면 로우 어드레 인에블 신호(xae)가 생성되고, 로우 어드레스 인에이블 신호(xae)에 따라 로우 프리디코더(Xpre_dec)가 동작하여 서브 워드라인(예를 들어 Lax0-12)이 인에이블된다.
또한, 액티브 명령이 내려지면 액티브 펄스를 지연시키기 위한 액티브 딜레이 신호(act_dly)가 생성된다. 이 액티브 딜에이 신호에 따라 로우 인에이블 신호(xed)가 생성되고, 이 로우 인에이블 신호(xed)에 따라 센스 액티브 딜레이 신호(sa_act_dly)가 생성된다.
센스 액티브 딜레이 신호(sa_act_dly)에 따라 센스 콘트롤러(Sa_ctrl)가 동작되어 제 1 및 제 2 제어 신호(sap 및 san)가 생성된다. 제 1 및 제 2 제어 신호(sap 및 san)에 따라 비트라인 센스 증폭기(BLSA)의 풀업용 전원(RTO)과 풀 다운 전원(SB)이 전원 드라이버(RT_SB_drv)에서 생성된다.
도 2 는 센스 액트브 딜레이 신호(sa_act_dly)를 생성하기 위한 회로도이다.
로우 인에이블 신호(Xed)는 2개의 인버터, 지연부(delay) 및 두개의 인버터를 차례로 경유하게 되어 그로인하여 센스 액티브 딜레이 신호(sa_act_dly)가 생성된다. 이 회로에서는 내부 전원(VINT, VSS)을 구동전압으로 사용한다.
도 3 은 도1의 비트라인 센스 증폭기의 상세 회로도이다.
워드라인(WL1 또는 WL2)이 인에이블된다. 비트 라인 등화 신호(BLEQ)에 따라 트랜지스터(PTR1, PTR2, EQTR)가 턴온되어 센스 앰프(00)쪽의 비트라인 쌍(BL, /BL)의 전위는 VBLP가 된다. 비트라인 분리 신호(Bish)에 의해 트랜지스터(Q14, Q15)가 턴온되어 비트라인 쌍(BL, /BL)에 차지 쉐어링이 일어난다. RTO 및 SB에 풀업 전원 및 풀다 운 전원이 인가되어 비트라인 쌍(BL, /BL)의 전위가 센싱된다.
도 4a 는 도 1의 전원 드라이브의 회로도이다.
간단히 동작을 설명하면, 비트라인 등화신호(bleq)에 따라 NMOS 트랜지스터(Q3, Q4, Q5)가 턴온되어 RTO 및 SB가 VBLP 전위를 갖게 된다. 도 1의 센스 콘트롤러(Sa_ctrl)로부터의 제 1 제어신호(sap)는 예를들어 sap1과 sap2로 구별될수 있는데 예를 들어 sap2가 하이 레벨이면 NMOS 트랜지스터(Q1)이 턴온되어 RTO에 VCORE 전압이 실리는 반면, sap2가 하이 레벨이면 NMOS 트랜지스터(Q2)가 턴온되어 RTO에 VDD 전압이 실리게 된다. VDD 전압은 VPP 전압에 의해 제어되는 NMOS 트랜지스터(Q7)에 의해 제어된다. 도 1의 센스 콘트롤러(Sa_ctrl)로부터의 제 2 제어신호(san)가 하이 레벨이면 NMOS 트랜지스터(Q6)가 턴온되어 VSSA 전위가 SB에 실리게 된다.
이러한 드라이버있어서, VCORE 전압은 레벨만 잡아주고 센싱 전류를 주로 VDD(외부 전압)를 VPP로 클랭핑한 파워를 일정 구간(sap1이 하이 레벨인 구간)만 사용하도록 되어 있다. 이렇게 되면 센스 전류양에 따라서 VCORE 전압이 높아 질수도 있고 낮아질 수도 있게 되는데 대부분 타겟 전압보다 약간 높게 드라이브하게 된다. 따라서 워드 라인이 뜨고 나서 처음 센싱할 때의 시간과 VCORE가 상승한 상태에서의 다른 뱅크의 워드라인이 뜨고 나서 센싱할 때의 시간이 차이가 나게 된다 즉, 통상적으로 딜레이가 줄어들어 약간 빨리 센싱 동작이 이루어 진다. 그로인해 비트라인 쌍에서 차지 쉐어링이 일어나지 않았음에도 불구하고 센싱 동작이 시작되어 잘못된 데이터가 센싱될 수 있다.
이와 반대로 sap1의 인에이블 구간이 너무 작아서 RTO가 사용하는 양을 충분히 드라이하지 못하게 되는 경우는 VCORE가 드롭된 상태로 있게 된다. 이런 경우에는 딜레이가 늘어나게 되어 TRCD(RAS to CAS delay time)나 TAA(Address access time)를 만족하지 못하는 경우가 발생하게 된다.
도 4b 는 도 1의 전원 드라이브의 또 다른 회로도이다.
비트라인 등화신호(bleq)에 따라 NMOS 트랜지스터(Q10, Q11, Q12)가 턴온되어 RTO 및 SB가 VBLP 전위를 갖게 된다. 센스 앰프 오버 드라이브 신호(saoyb)가 하이인 구간에서는 sap에 따라 도 3a와 같이 RTO에 VCORE 전압을 실어주게 되고, san에 따라 SB에 VSSA 전압을 실어 주게 된다. 센스 앰프 오버 드라이브 신호(sayob)가 로우 상태이면 VCORE 전압과 VDD가 쇼트되어 센싱시 RTO를 차지업하게 된다. 이 경우에도 도 4a에서 설명한 바와 같은 동일한 문제가 발생하게 된다.
따라서 본 발명은 코아 전압과 외부 전원 전위에 무관하게 일정한 전원 전압을 센싱 딜레이를 위한 구동 전압으로 사용하여 상술한 단점을 해소 할 수 있는 내부 전원 공급 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 내부 전원 공급 장치는 퓨즈의 연결 상태에 따라 논리 신호를 생성하는 적어도 하나 이상의 퓨즈 블록;
상기 퓨즈 블록으로부터 출력되는 논리 신호를 디코딩하여 트림 신호를 생성하기 위한 디코더;
상기 트림 신호에 따라 내부 전압을 생성하여 반도체 메모리 소자의 워드라인이 인에이블 되고 비트라인 쌍에서 차지 쉐어링이 일어난 다음 상기 비트라인 쌍에 실린 데이터가 센스되도록 할 목적으로 생성하는 센스 액티브 딜레이 신호를 생성하기 위한 회로에 제공하기 위한 전압 발생기를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 5 는 본 발명에 따른 내부 전원 공급 장치를 채용한 반도체 메모리 소자의 로우 패쓰를 설명하기 위한 블록도이다.
액티브 명령인 액티브 펄스(atvp) 와 프리차지 펄스(pcgp)에 따라 다양한 뱅크 코맨드(bk_cmd)가 생성된다. 액티브 명령이 내려지면 로우 어드레 인에블 신호(xae)가 생성되고, 로우 어드레스 인에이블 신호(xae)에 따라 로우 프리디코더(Xpre_dec)가 동작하여 서브 워드라인(예를 들어 Lax0-12)이 인에이블된다.
또한, 액티브 명령이 내려지면 액티브 펄스를 지연시키기 위한 액티브 딜레이 신호(act_dly)가 생성된다. 이 액티브 딜에이 신호에 따라 로우 인에이블 신호(xed)가 생성되고, 이 로우 인에이블 신호(xed)에 따라 센스 액티브 딜레이 신호(sa_act_dly)가 생성된다.
센스 액티브 딜레이 신호(sa_act_dly)에 따라 센스 콘트롤러(Sa_ctrl)가 동작되어 제 1 및 제 2 제어 신호(sap 및 san)가 생성된다. 제 1 및 제 2 제어 신호(sap 및 san)에 따라 비트라인 센스 증폭기(BLSA)의 풀업용 전원(RTO)과 풀 다운 전원(SB)이 전원 드라이버(RT)_SB_drv)에서 생성된다.
센스 액티브 딜레이 신호(sa_act_dly)를 생성하는데 사용되는 내부 전원 공급 장치(100)는 퓨즈 모니터링 및 트리밍 장치(100a)로부터 출력되는 신호에 따라 센스 액티브 딜레이 신호(sa_act_dly) 전용 내부 전원 생성기(100b)와 외부 전원(VDD)으로 구성된다.
도 6 은 도 5의 퓨즈 모니터링 및 트리밍 장의 블록도이다.
퓨즈 블록(FUSE(i), FUSE(j), FUSE(k))에서 퓨즈의 연결 상태에 따라 논리 신호가 생성된다. 퓨즈 블록(FUSE(i))에서는 퓨즈 신호(F(i), Fb(i)) 생성된다. 퓨즈 블록(FUSE(j))에서는 퓨즈 신호(F(j), Fb(j)) 생성된다. 퓨즈 블록(FUSE(K))에서는 퓨즈 신호(F(k), Fb(k)) 생성된다.
퓨즈 블록(FUSE(i), FUSE(j), FUSE(k))의 출력 신호는 디코더(200)에서 디코드된다. 디코더(200)에서는 트림 신호(Trim<0> 내지 Trim<7>)를 출력한다.
도 7a 및 도 7b 는 도 6의 퓨즈 블록의 상세 회로도이다.
도 7a 는 퓨즈가 연결된 상태를, 도 7b 는 퓨즈가 끊어진 상태를 도시한다.
퓨즈(Fuse<i/j/k>)를 연결된 상태에서 예를 들어 테스트 모드 어드레스(Tm_cm0)가 로우 상태이면 즉, 노말 상태이면 트랜지스터(P1)가 턴온되어 노드(k1)는 하이 상태가 된다. 노드(k1)의 전위는 인버터(I1 내지 I3)에 의해 반전되므로 로우 상태의 퓨즈 신호(Fb<i>)가 생성된다. 인버터(I3)의 출력은 인버터(I4)에서 반전되므로 하이 상태의 퓨즈 신호(F<i>)가 생성된다.
퓨즈(Fuse<i/j/k>가 끊어진 상태이거나 테스트 모드로 진입하여 테스트 모드 어드레스(Tm_cm0)가 하이 상태이면 노드(K1)는 퓨즈 셋 신호(fset)에 의해 초기 값으로 설정된다. 즉, 퓨즈 셋 신호(fset)가 하이 상태이면 NMOS 트랜지스터(N2)가 턴온되어 노드(k1)는 로우 상태가 된다. 인버터(I1)의 출력은 하이 상태이므로 NMOS 트랜지스터(N1)가 턴온되어 노드(k1)의 전위는 래치된다. 따라서 퓨즈 신호(Fb<i>)는 하이 상태, 퓨즈 신호(Fb<i>)는 로우 상태가 된다. 이렇게 생성된 퓨즈 신호를 디코딩하면 디코딩 수만큼 모니터링 및 트리밍을 할 수 있다.
도 8a 및 도 8b 는 도 6의 퓨즈 블록의 또 다른 상세회로도이다.
도 8a 및 도 8b 는 안티 퓨즈를 사용하여 퓨즈 블록을 구성한 것이다.
도 8a 는 안티 퓨즈가 절연된 상태(절연 유지 상태)를, 도 8b 는 안티 퓨즈가 도통된 상태(절연 파괴 상태)를 각기 나타낸다. 안티 퓨즈는 일종의 절연막으로서 절연 파괴 전압을 인가하면 절연 상태가 파괴되어 도체로 작용하고 그렇지 않은 경우에는 절연체로 작용하게 된다.
안티 퓨즈(A)가 절연 상태를 유지 하고 있으면 전원(VBBF)이 노드(bb)에 전달되지 못한다. 이 상태에서 테스트 모드 어드레스 신호(/Tm_cm0)가 하이 상태이고 안티 인에이블 신호(Anti_en)가 하이 상태이면 NAND 게이트(G)의 출력이 로우 상태가 되어 PMOS 트랜지스터(P2)가 턴온된다. 그러므로 노드(bb)의 전위가 하이 상태가 되어 도 8a 에 도시된 바와 같이 인버터(I5)에서는 로우 상태의 퓨즈신호(Fb<i>)가 출력되고, 인버터(I6)에서는 하이 상태의 퓨즈 신호(F<i>)가 출력된다.
안티 퓨즈(A)가 프로그램(즉, 도통 상태) 되어 있으면 노드(bb)의 전위가 VBBF(로우 전위)로 된다. 안티 퓨즈의 프로그램시에는 안티 퓨즈 인에이블 신호(Anti_en)가 로우 상태가 되므로 NMOS 트랜지스터(N3)가 턴온된다. 또한 안티 퓨즈의 프로그램 후에는 프로그램 신호(pg)가 하이 상태를 유지하므로 노드(bb)는 로우 상태를 유지하게 된다. 그러므로 노드(bb)의 전위가 하이 상태가 되어 도 8b 에 도시된 바와 같이 인버터(I5)에서는 하이 상태의 퓨즈신호(Fb<i>)가 출력되고, 인버터(I6)에서는 로우 상태의 퓨즈 신호(F<i>)가 출력된다.
한편, 파워 업 신호(pwrup)가 인에이블 되면 PMOS 트랜지스터(P3)가 턴온되어 노드(bb)가 하이 상태로 리셋된다.
도 8a 및 도 8b에서 만약, 3개의 테스트 어드레스 신호를 사용하면 각각의 퓨즈 블록에서 8개의 퓨즈 신호를 얻을 수 있다. 이렇게 생성된 퓨즈 신호를 디코딩하면 디코딩 수만큼 모니터링 및 트리밍을 할 수 있다.
도 9 는 본 발명에 따른 내부 전원 공급 장치의 회로도이다.
본 발명에 따른 내부 전원 공급 장치는 제 1 내지 제 3 기준 전압 생성기(500, 600, 700) 및 내부 전원 생성기(800)를 포함한다.
제 1 기준 전압 생성기(500)는 제 1 기준 전압(VR0)을 생성하고, 제 2 기준 전압 생성기(600)는 제 2 기준 전압(VREF2)을 생성하며 제 3 기준 전압 생성기(700)는 제 3 기준 전압(VREFP)을 생성한다. 내부 전원 생성기(800)는 제 3 기준 전압(VREFP)에 따라 내부 전압(VINT)를 생성하게 된다.
제 2 기준 전압 생성기(600)는 차동 증폭기(600a), 드라이브 회로로 동작하는 PMOS 트랜지스터(Q20) 및 전압 디바이더(600b)를 포함한다.
차동 증폭기(600a)는 전압 디바이더(600b)에 의해 설정되는 전압(VR0_REF)과 제 1 기준 전압 생성기(500)에서 생성된 제 1 기준 전압(VR0)의 차를 증폭하게 된다. 차동 증폭기(600a)의 출력(a)에 따라 PMOS 트랜지스터(Q20)이 턴온되어 외부 전압(VDD)이 전압 디바이더(600b)에 공급된다.
전압 디바이더(600b)는 PMOS 트랜지스터(Q20)의 소스와 VSS 간에 접속된 직렬 접속된 다수의 저항(R1 내지 R8)을 포함한다. 각 저항 접속 노드와 입력 노드(K10)간에는 NMOS 트랜지스터(Q21 내지 Q28)가 각기 접속된다. 각각의 NMOS 트랜지스터는 도 6의 트림 신호에 의해 제어된다.
예를 들어, 트림 신호(Trim<0> 및 Trim<7>)가 하이 상태이면 트랜지스터(Q21 및 Q28)가 턴온되므로 전압(VR0_REF)는 저항(R1 및 R9)에 의해 디바이드된 전압으로 설정된다. 이러한 동작에 의해 제 3 기준 전압(VREFP2)이 생성된다.
내부 전원 생성기(800)는 차동 증폭기(800a) 및 드라이브 회로로 동작하는 PMOS 트랜지스터(Q30)를 포함한다.
차동 증폭기(800a)의 출력(b)에 따라 PMOS 트랜지스터(Q30)이 턴온되어 외부 전압(VDD)이 차동 증폭기(800a)의 한 입력단자(c)에 공급된다. 차동 증폭기(800a)는 입력 단자(c)의 전압과 전압 과 제 2 기준 전압 생성기(500)에서 생성된 제 3 기준 전압(VREFP)의 차를 증폭하게 된다. 이러한 동작에 의해 내부 전압(VINT)이 생성된다.
본 발명에 따른 내부 전압 생성기를 반도체 메모리 소자에 적용한 후 출력되는 데이터의 TRCD 또는 TRRD를 모니터링하여 이 값들이 목표치에서 벗어나게 될 경우 퓨즈를 적당히 트리밍하여 내부 전압을 재설정할 수 있다.
상술한 바와 같이 본 발명에 의하면 코아 전압과 무관한 내부 전압을 생성할 수 있어 센싱 노이즈를 현격히 감소시킬 수 있다. 또한, 내부 전압 또는 출력 데이터의 TRCD 또는 TRRD를 모니터링 한 후 모니터링 결과에 따라 내부 전압을 자유롭게 재설정 할 수 있다. 더욱이 빈 포션(bin portion)을 높일 수 있다.
도 1 은 반도체 메모리 소자의 로우 패쓰를 설명하기 위한 블록도이다.
도 2 는 도 1 의 센스 앰프 액티브 딜레이 신호의 생성을 설명하기 위한 회로도이다.
도 3 은 도 1의 비트라인 센스 증폭기의 회로도이다.
도 4a 는 도 1 의 비트라인 센스 증폭기용 전원 드라이브 회로도이다.
도 4b 는 도 1의 비트라인 센스 증폭기용의 또 다른 전원 드라이브 회로도이다.
도 5 는 본 발명에 따른 내부 전원 공급 장치를 채용한 반도체 메모리 소자의 로우 패쓰를 설명하기 위한 블록도이다.
도 6 은 도 5의 퓨즈 모니터링 및 트리밍 장치의 블록도이다.
도 7a 및 도 7b 는 도 6의 퓨즈 블록의 상세 회로도이다.
도 8a 및 도 8b 는 도 6의 퓨즈 블록의 또 다른 상세 회로도이다.
도 9 는 본 발명에 따른 내부 전원 공급 장치의 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
500 내지 700: 제 1 내지 제 3 기준 전압 생성기
800: 내부 전원 생성기

Claims (8)

  1. 퓨즈의 연결 상태에 따라 논리 신호를 생성하는 적어도 하나 이상의 퓨즈 블록;
    상기 퓨즈 블록으로부터 출력되는 논리 신호를 디코딩하여 트림 신호를 생성하기 위한 디코더;
    상기 트림 신호에 따라 내부 전압을 생성하기 위한 전압 발생기를 포함하는 내부 전원 공급 장치.
  2. 제 1 항에 있어서,
    상기 퓨즈 블록은 반도체 메모리를 테스트하기 위해 사용되는 테스트 모드 어드레스에 따라 턴온되는 제 1 트랜지스터;
    상기 제 1 트랜지스터와 제 1 노드 간에 접속된 퓨즈;
    상기 제 1 노드의 전위를 반전시키기 위한 인버터;
    상기 제 1 노드와 VSS간에 접속되며 상기 인버터의 출력에 따라 턴온되어 상기 제 1 노드의 전위를 래치시키기 위한 제 2 트랜지스터; 및
    상기 제 1 노드의 전위를 초기 값으로 설정하기 위해 상기 제 1 노드와 상기 VSS간에 접속되며 퓨즈 세트 신호에 따라 턴온되는 제 3 트랜지스터를 포함하는 내부 전원 공급 장치.
  3. 제 1 항에 있어서,
    상기 전압 발생기는 제 1 기준 전압을 생성하기 위한 제 1 기준 전압 생성기;
    상기 제 1 기준 전압과 상기 트림 신호에 따라 설정되는 전압을 차동 증폭하여 제 2 기준 전압을 생성하기 위한 제 2 기준 전압 생성기;
    상기 제 2 기준 전압에 따라 제 3 기준 전압을 생성하기 위한 제 3 기준 전압 생성기;
    상기 제 3 기준 전압에 따라 상기 내부 전압을 생성하기 위한 내부 전원 생성기를 포함하는 내부 전원 공급 장치.
  4. 제 1 항에 있어서,
    상기 퓨즈 블록은 테스트 모드 어드레스와 안티 퓨즈 인에이블 신호를 조합하기 위한 NAND 게이트;
    외부 전원과 제 1 노드 간에 접속되며 상기 NAND 게이트의 출력에 따라 턴온되는 제 1 트랜지스터;
    상기 제 1 노드와 제 2 노드간에 접속되며 상기 NAND 게이트의 출력에 따라 턴온되는 제 2 트랜지스터;
    상기 제 2 노드와 로우 전위를 갖는 전원간에 접속되는 프로그램 가능한 안티 퓨즈;
    상기 제 1 노드의 전위를 드라이브시키기 위한 인버터; 및
    상기 제 2 노드와 VSS 간에 접속되며 상기 안티 퓨즈가 프로그램 되었을 때 하이 상태를 갖는 프로그램 신호에 따라 턴온되는 제 3 트랜지스터를 포함하는 내부 전원 공급 장치.
  5. 퓨즈의 연결 상태에 따라 논리 신호를 생성하는 적어도 하나 이상의 퓨즈 블록;
    상기 퓨즈 블록으로부터 출력되는 논리 신호를 디코딩하여 트림 신호를 생성하기 위한 디코더;
    상기 트림 신호에 따라 내부 전압을 생성하여 반도체 메모리 소자의 워드라인이 인에이블 되고 비트라인 쌍에서 차지 쉐어링이 일어난 다음 상기 비트라인 쌍에 실린 데이터가 센스되도록 할 목적으로 생성하는 센스 액티브 딜레이 신호를 생성하기 위한 회로에 제공하기 위한 전압 발생기를 포함하는 내부 전원 공급 장치.
  6. 제 5 항에 있어서,
    상기 퓨즈 블록은 반도체 메모리를 테스트하기 위해 사용되는 테스트 모드 어드레스에 따라 턴온되는 제 1 트랜지스터;
    상기 제 1 트랜지스터와 제 1 노드 간에 접속된 퓨즈;
    상기 제 1 노드의 전위를 반전시키기 위한 인버터;
    상기 제 1 노드와 VSS간에 접속되며 상기 인버터의 출력에 따라 턴온되어 상기 제 1 노드의 전위를 래치시키기 위한 제 2 트랜지스터; 및
    상기 제 1 노드의 전위를 초기 값으로 설정하기 위해 상기 제 1 노드와 상기 VSS간에 접속되며 퓨즈 세트 신호에 따라 턴온되는 제 3 트랜지스터를 포함하는 내부 전원 공급 장치.
  7. 제 5 항에 있어서,
    상기 전압 발생기는 제 1 기준 전압을 생성하기 위한 제 1 기준 전압 생성기;
    상기 제 1 기준 전압과 상기 트림 신호에 따라 설정되는 전압을 차동 증폭하여 제 2 기준 전압을 생성하기 위한 제 2 기준 전압 생성기;
    상기 제 2 기준 전압에 따라 제 3 기준 전압을 생성하기 위한 제 3 기준 전압 생성기;
    상기 제 3 기준 전압에 따라 상기 내부 전압을 생성하기 위한 내부 전원 생성기를 포함하는 내부 전원 공급 장치.
  8. 제 5 항에 있어서,
    상기 퓨즈 블록은 테스트 모드 어드레스와 안티 퓨즈 인에이블 신호를 조합하기 위한 NAND 게이트;
    외부 전원과 제 1 노드 간에 접속되며 상기 NAND 게이트의 출력에 따라 턴온되는 제 1 트랜지스터;
    상기 제 1 노드와 제 2 노드간에 접속되며 상기 NAND 게이트의 출력에 따라 턴온되는 제 2 트랜지스터;
    상기 제 2 노드와 로우 전위를 갖는 전원간에 접속되는 프로그램 가능한 안티 퓨즈;
    상기 제 1 노드의 전위를 드라이브시키기 위한 인버터; 및
    상기 제 2 노드와 VSS 간에 접속되며 상기 안티 퓨즈가 프로그램 되었을 때 하이 상태를 갖는 프로그램 신호에 따라 턴온되는 제 3 트랜지스터를 포함하는 내부 전원 공급 장치.
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* Cited by examiner, † Cited by third party
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KR100839489B1 (ko) * 2006-11-22 2008-06-19 삼성전자주식회사 고전압 트림 테스트 방법 및 이를 이용하는 플래쉬 메모리장치
KR100852179B1 (ko) * 2006-12-27 2008-08-13 삼성전자주식회사 퓨즈 회로를 가지는 비휘발성 반도체 메모리 장치 및 그제어방법
KR100933803B1 (ko) * 2008-06-05 2009-12-24 주식회사 하이닉스반도체 기준전압발생회로 및 그 제어방법

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