JP2741494B2 - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
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- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000012360 testing method Methods 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 22
- 230000015654 memory Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 238000003491 array Methods 0.000 claims description 8
- 238000013461 design Methods 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000003079 width control Methods 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子に
係り、特に、製造工程の変化に従って半導体素子ごとの
設計マージン及びアクセスタイムに対する調節を個別的
に容易に行って、半導体メモリ素子の信頼性及び性能を
向上し得る半導体メモリ素子に関するものである。
係り、特に、製造工程の変化に従って半導体素子ごとの
設計マージン及びアクセスタイムに対する調節を個別的
に容易に行って、半導体メモリ素子の信頼性及び性能を
向上し得る半導体メモリ素子に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ素子においては工
程の変化が恒常存在し、該工程の変化は目標値に対する
所定の誤差範囲内で発生する。このような工程の変化は
メモリ素子の性能を決定する重要な要素であるため、メ
モリ素子の設計時、最悪の状態においてもメモリ素子が
動作するように設計マージンを考慮しなければならな
い。
程の変化が恒常存在し、該工程の変化は目標値に対する
所定の誤差範囲内で発生する。このような工程の変化は
メモリ素子の性能を決定する重要な要素であるため、メ
モリ素子の設計時、最悪の状態においてもメモリ素子が
動作するように設計マージンを考慮しなければならな
い。
【０００３】それで、半導体メモリ素子の設計時には工
程変化及び設計マージンを考慮してシミュレーションを
行い、そのシミューレションの結果に従い容易に検証及
び調整を行うように最上位のメタルレイヤーオプション
（metal layer option）をレイアウト（layout）してい
る。即ち、試製品段階においては、内部検索を行って設
計マージンを評価し、ＦＩＢ（Focus Ion Beam）装備を
用いて金属層を修整した後再評価し、最終的に金属層を
形成ようになる。
程変化及び設計マージンを考慮してシミュレーションを
行い、そのシミューレションの結果に従い容易に検証及
び調整を行うように最上位のメタルレイヤーオプション
（metal layer option）をレイアウト（layout）してい
る。即ち、試製品段階においては、内部検索を行って設
計マージンを評価し、ＦＩＢ（Focus Ion Beam）装備を
用いて金属層を修整した後再評価し、最終的に金属層を
形成ようになる。
【０００４】従来、半導体メモリ素子においては、図５
に示すように、ワードラインに係るアドレスのディコー
ディングによりセンスアンプイネーブル信号ＳＮを出力
するセンスアンプイネーブル部１と、該センスアンプイ
ネーブル部１から出力されたセンスアンプイネーブル信
号ＳＮを所定時間の間遅延し該遅延されたセンスアンプ
イネーブル信号ＳＮ’を出力する遅延部２と、該遅延部
２から出力された遅延センスアンプイネーブル信号Ｓ
Ｎ’によりイネーブルされ一対のビットラインＢＬ、／
ＢＬに現れた微細な電位差を増幅するビットラインセン
スアンプ３と、前記一対のビットライン（ＢＬ、／Ｂ
Ｌ）とワードラインＷＬとに連結されたメモリセル４
と、から構成されていた。
に示すように、ワードラインに係るアドレスのディコー
ディングによりセンスアンプイネーブル信号ＳＮを出力
するセンスアンプイネーブル部１と、該センスアンプイ
ネーブル部１から出力されたセンスアンプイネーブル信
号ＳＮを所定時間の間遅延し該遅延されたセンスアンプ
イネーブル信号ＳＮ’を出力する遅延部２と、該遅延部
２から出力された遅延センスアンプイネーブル信号Ｓ
Ｎ’によりイネーブルされ一対のビットラインＢＬ、／
ＢＬに現れた微細な電位差を増幅するビットラインセン
スアンプ３と、前記一対のビットライン（ＢＬ、／Ｂ
Ｌ）とワードラインＷＬとに連結されたメモリセル４
と、から構成されていた。
【０００５】且つ、前記遅延部２においては、順次連結
された複数個の遅延要素ＴＤ０ーＴＤｎと、それら各遅
延要素ＴＤ０ーＴＤｎの両側端に夫々連結されたバイパ
ス用金属スイッチＳ０ーＳｎと、を備えていた。
された複数個の遅延要素ＴＤ０ーＴＤｎと、それら各遅
延要素ＴＤ０ーＴＤｎの両側端に夫々連結されたバイパ
ス用金属スイッチＳ０ーＳｎと、を備えていた。
【０００６】叉、前記メモリセル４においては、ゲート
端子がワードラインＷＬに連結されソース端子がビット
ラインＢＬに連結されたＮＭＯＳトランジスタ４０１
と、該ＮＭＯＳトランジスタ４０１のドレイン端子に一
方側端が連結され他方側端に電源電圧が印加してデータ
の貯蔵されるキャパシタ４０２と、を備え、このような
メモリセルと同様に複数個のメモリセルが構成されてア
レイに配置されていた。
端子がワードラインＷＬに連結されソース端子がビット
ラインＢＬに連結されたＮＭＯＳトランジスタ４０１
と、該ＮＭＯＳトランジスタ４０１のドレイン端子に一
方側端が連結され他方側端に電源電圧が印加してデータ
の貯蔵されるキャパシタ４０２と、を備え、このような
メモリセルと同様に複数個のメモリセルが構成されてア
レイに配置されていた。
【０００７】このように構成された従来の半導体メモリ
素子の作用に対し図６を参照して説明する。
素子の作用に対し図６を参照して説明する。
【０００８】半導体メモリ素子の外部から入力されたロ
ーアドレスストローブ（row address strobe）信号（図
示せず）がアクチブすると、該ローアドレスストローブ
信号（図示せず）はデコーディングされて複数個のワー
ドライン中の一つのワードラインに入力しハイレベルに
遷移される。
ーアドレスストローブ（row address strobe）信号（図
示せず）がアクチブすると、該ローアドレスストローブ
信号（図示せず）はデコーディングされて複数個のワー
ドライン中の一つのワードラインに入力しハイレベルに
遷移される。
【０００９】次いで、ＮＭＯＳトランジスタ４０１はタ
ーンオンされ、キャパシタ４０２に貯蔵されたデータが
ビットラインＢＬに載せられる。そして、例えば、前記
キャパシタ４０２に貯蔵されたデータが’０’である場
合は、前記キャパシタ４０２とビットラインＢＬ間の電
荷分散（charge sharing）によりプリチャージ（precha
rge)された前記ビットラインＢＬの電位はΔＶだけ減少
される。
ーンオンされ、キャパシタ４０２に貯蔵されたデータが
ビットラインＢＬに載せられる。そして、例えば、前記
キャパシタ４０２に貯蔵されたデータが’０’である場
合は、前記キャパシタ４０２とビットラインＢＬ間の電
荷分散（charge sharing）によりプリチャージ（precha
rge)された前記ビットラインＢＬの電位はΔＶだけ減少
される。
【００１０】次いで、センスアンプイネーブル部１は、
ハイレベルのセンスアンプイネーブル信号ＳＮを遅延部
２の遅延要素ＴＤ０に出力し、前記センスアンプイネー
ブル信号ＳＮは各遅延要素ＴＤ０ーＴＤｎにより遅延さ
れるか、叉は、各金属スイッチＳ０ーＳｎによりバイパ
スされ、遅延されたセンスアンプイネーブル信号ＳＮ’
はビットラインセンスアンプ３に印加し、該ビットライ
ンセンスアンプ３は、前記センスアンプイネーブル信号
ＳＮ’によりイネーブルされて前記ΔＶを増幅させ、ビ
ットラインＢＬとビットライン／ＢＬ間の電位差は、図
６に示すように、大きくなる。
ハイレベルのセンスアンプイネーブル信号ＳＮを遅延部
２の遅延要素ＴＤ０に出力し、前記センスアンプイネー
ブル信号ＳＮは各遅延要素ＴＤ０ーＴＤｎにより遅延さ
れるか、叉は、各金属スイッチＳ０ーＳｎによりバイパ
スされ、遅延されたセンスアンプイネーブル信号ＳＮ’
はビットラインセンスアンプ３に印加し、該ビットライ
ンセンスアンプ３は、前記センスアンプイネーブル信号
ＳＮ’によりイネーブルされて前記ΔＶを増幅させ、ビ
ットラインＢＬとビットライン／ＢＬ間の電位差は、図
６に示すように、大きくなる。
【００１１】このとき、前記キャパシタ４０２とビット
ラインＢＬ間の電荷分散は、ビットラインＢＬに連結さ
れたメモリセルの位置に従い異なって現われ、ビットラ
インセンスアンプ３と最も遠く離れたメモリセルが選択
される場合は、前記ΔＶの大きさは最悪の状態となる。
ラインＢＬ間の電荷分散は、ビットラインＢＬに連結さ
れたメモリセルの位置に従い異なって現われ、ビットラ
インセンスアンプ３と最も遠く離れたメモリセルが選択
される場合は、前記ΔＶの大きさは最悪の状態となる。
【００１２】且つ、前記ビットラインセンスアンプ３
は、位置外れ（geometrical mismatch）及び工程上の変
化による誤差を補うためのオフセット（offset）が恒常
存在するが、このようなオフセットにも拘わらず、正し
いデータを感知するためには一対のビットラインＢＬ、
／ＢＬ間のΔＶは充分に大きくなければならない。しか
し、キャパシタ４０２及びビットラインキャパシタ（図
示せず）の以外には電荷を供給する手段がないので、Δ
Ｖは時間の経過に従い継続増加されず一定値に収斂され
る。
は、位置外れ（geometrical mismatch）及び工程上の変
化による誤差を補うためのオフセット（offset）が恒常
存在するが、このようなオフセットにも拘わらず、正し
いデータを感知するためには一対のビットラインＢＬ、
／ＢＬ間のΔＶは充分に大きくなければならない。しか
し、キャパシタ４０２及びビットラインキャパシタ（図
示せず）の以外には電荷を供給する手段がないので、Δ
Ｖは時間の経過に従い継続増加されず一定値に収斂され
る。
【００１３】従って、正しいデータが感知されるために
は、遅延されたセンスアンプイネーブル信号ＳＮ’が前
記ビットラインセンスアンプ３に充分に遅く入力される
べきであるが、この時、ビットラインを選択する信号Ｙ
ｓｅｌ（図示せず）とセンスアンプイネーブル信号ＳＮ
間の時間上のマージンが減少して、ローアドレスストロ
ーブ信号ＲＡＳのアクセス時間が増加する憂いがある。
特に、前記遅延されたセンスアンプイネーブル信号Ｓ
Ｎ’の入力時点がシミュレーションのみで決定される
と、最悪の状態においても前記入力時点は充分に遅延さ
れるべきであり、工程変化及びダイ変動（die variatio
n）を考慮した安定な動作のため追加的の時間的マージ
ンが必要となる。
は、遅延されたセンスアンプイネーブル信号ＳＮ’が前
記ビットラインセンスアンプ３に充分に遅く入力される
べきであるが、この時、ビットラインを選択する信号Ｙ
ｓｅｌ（図示せず）とセンスアンプイネーブル信号ＳＮ
間の時間上のマージンが減少して、ローアドレスストロ
ーブ信号ＲＡＳのアクセス時間が増加する憂いがある。
特に、前記遅延されたセンスアンプイネーブル信号Ｓ
Ｎ’の入力時点がシミュレーションのみで決定される
と、最悪の状態においても前記入力時点は充分に遅延さ
れるべきであり、工程変化及びダイ変動（die variatio
n）を考慮した安定な動作のため追加的の時間的マージ
ンが必要となる。
【００１４】それで、半導体メモリ素子の試製品の動作
を評価した後、各遅延要素（ＴＤ０ーＴＤｎ）の両方側
端に設置した金属スイッチＳ０ーＳｎ中の任意の金属ス
イッチがオン叉はオフされて、前記遅延されたセンスア
ンプイネーブル信号ＳＮ’の入力時点が調整され、該調
整された入力時点が各ディバイス（device）に適用され
ていた。
を評価した後、各遅延要素（ＴＤ０ーＴＤｎ）の両方側
端に設置した金属スイッチＳ０ーＳｎ中の任意の金属ス
イッチがオン叉はオフされて、前記遅延されたセンスア
ンプイネーブル信号ＳＮ’の入力時点が調整され、該調
整された入力時点が各ディバイス（device）に適用され
ていた。
【００１５】
【発明が解決しようとする課題】然るに、このような従
来半導体メモリ素子においては、一律的に規定された時
間的マージンが全ての半導体メモリ素子に適用されてい
るため、その中任意の半導体メモリ素子に対しては前記
時間的マージンが必要以上に大きくなってアクセス時間
が遅延されるようになる不都合な点があった。
来半導体メモリ素子においては、一律的に規定された時
間的マージンが全ての半導体メモリ素子に適用されてい
るため、その中任意の半導体メモリ素子に対しては前記
時間的マージンが必要以上に大きくなってアクセス時間
が遅延されるようになる不都合な点があった。
【００１６】且つ、ＦＩＢ装備を用い試製品の評価を行
うとき、その評価作業が難しくなり、多くの試製品を評
価することができないという不都合な点があった。
うとき、その評価作業が難しくなり、多くの試製品を評
価することができないという不都合な点があった。
【００１７】叉、前記評価により得られたデータを新製
品に適用するためには、金属層を修整するようになって
危険であり、半導体メモリ素子の開発期間が永くかかる
という不都合な点があった。更に、半導体素子の量産段
階で工程が改善されても前記評価の結果を迅速に製造工
程に適用することが難しくなるという不都合な点があっ
た。
品に適用するためには、金属層を修整するようになって
危険であり、半導体メモリ素子の開発期間が永くかかる
という不都合な点があった。更に、半導体素子の量産段
階で工程が改善されても前記評価の結果を迅速に製造工
程に適用することが難しくなるという不都合な点があっ
た。
【００１８】それで、本発明の目的は、外部信号により
プログラミングされるヒューズＲＯＭを用いてベンダー
テストを行い、該ベンダーテストから得られた半導体メ
モリ素子の情報を半導体メモリ素子毎に適用し設計上の
マージン及びアクセス時間を多様に応用して製品の信頼
性及び性能を向上させた半導体メモリ素子を提供しよう
とするものである。
プログラミングされるヒューズＲＯＭを用いてベンダー
テストを行い、該ベンダーテストから得られた半導体メ
モリ素子の情報を半導体メモリ素子毎に適用し設計上の
マージン及びアクセス時間を多様に応用して製品の信頼
性及び性能を向上させた半導体メモリ素子を提供しよう
とするものである。
【００１９】
【課題を解決するための手段】そして、このような目的
を達成するための本発明は、外部から印加するローアド
レスストローブ信号、カラムアドレスストローブ信号、
ライトイネーブル信号、及び特定なアドレス信号により
ベンダーテストモードを検出するベンダーテストモード
検出部と、該ベンダーテストモード検出部から出力され
た検出信号により外部から印加するアドレス信号に該当
するベンダーテストモードを選択するベンダーテストモ
ード選択部と、該ベンダーテストモード選択部から出力
された選択信号に従い、外部から印加したベンダー信号
の出力を制御するマルチプレクサと、該マルチプレクサ
から出力された信号によりプログラミングされ該プログ
ラミングされたデータを出力する前記ベンダーテストモ
ードに該当する複数個のヒューズＲＯＭアレイと、該複
数個のヒューズＲＯＭアレイ中ビットラインセンスアン
プの動作時点に関するデータの貯蔵されたヒューズアレ
イから出力した信号をディコーディングするディコーダ
ーと、該ディコーダーの出力信号によりセンスアンプイ
ネーブル部から出力されたセンスアンプイネーブル信号
を所定時間の間遅延させる遅延部と、該遅延部から出力
された遅延センスアンプイネーブル信号により動作する
ビットラインセンスアンプと、既貯蔵されたデータを前
記ビットラインセンスアンプに出力するメモリセルアレ
イと、から構成される。
を達成するための本発明は、外部から印加するローアド
レスストローブ信号、カラムアドレスストローブ信号、
ライトイネーブル信号、及び特定なアドレス信号により
ベンダーテストモードを検出するベンダーテストモード
検出部と、該ベンダーテストモード検出部から出力され
た検出信号により外部から印加するアドレス信号に該当
するベンダーテストモードを選択するベンダーテストモ
ード選択部と、該ベンダーテストモード選択部から出力
された選択信号に従い、外部から印加したベンダー信号
の出力を制御するマルチプレクサと、該マルチプレクサ
から出力された信号によりプログラミングされ該プログ
ラミングされたデータを出力する前記ベンダーテストモ
ードに該当する複数個のヒューズＲＯＭアレイと、該複
数個のヒューズＲＯＭアレイ中ビットラインセンスアン
プの動作時点に関するデータの貯蔵されたヒューズアレ
イから出力した信号をディコーディングするディコーダ
ーと、該ディコーダーの出力信号によりセンスアンプイ
ネーブル部から出力されたセンスアンプイネーブル信号
を所定時間の間遅延させる遅延部と、該遅延部から出力
された遅延センスアンプイネーブル信号により動作する
ビットラインセンスアンプと、既貯蔵されたデータを前
記ビットラインセンスアンプに出力するメモリセルアレ
イと、から構成される。
【００２０】
【発明の実施の形態】以下、本発明に係る半導体メモリ
素子の実施の形態に対し図面を用いて説明する。
素子の実施の形態に対し図面を用いて説明する。
【００２１】本発明に係る半導体メモリ素子の第１実施
形態においては、図１に示すように、外部装置と連結さ
れたパッドを通って印加するパッド信号Ｐ０、Ｐ１によ
り夫々プログラミングされるヒューズＲＯＭ１０、１３
と、それらヒューズＲＯＭ１０、１３の出力信号をディ
コーディングするディコーダー１６と、センスアンプイ
ネーブル信号ＳＮを出力するセンスアンプイネーブル部
１と、前記ディコーダー１６の出力信号により前記セン
スアンプイネーブル信号ＳＮを所定時間の間遅延する遅
延部１７と、該遅延部１７から出力されたセンスアンプ
イネーブル信号ＳＮ’によりイネーブルされ、一対のビ
ットラインＢＬ、／ＢＬに現われる微細な電位差を増幅
するビットラインセンスアンプ３と、前記一対のビット
ラインＢＬ、／ＢＬとワードラインとに連結されたメモ
リセル４と、から構成される。
形態においては、図１に示すように、外部装置と連結さ
れたパッドを通って印加するパッド信号Ｐ０、Ｐ１によ
り夫々プログラミングされるヒューズＲＯＭ１０、１３
と、それらヒューズＲＯＭ１０、１３の出力信号をディ
コーディングするディコーダー１６と、センスアンプイ
ネーブル信号ＳＮを出力するセンスアンプイネーブル部
１と、前記ディコーダー１６の出力信号により前記セン
スアンプイネーブル信号ＳＮを所定時間の間遅延する遅
延部１７と、該遅延部１７から出力されたセンスアンプ
イネーブル信号ＳＮ’によりイネーブルされ、一対のビ
ットラインＢＬ、／ＢＬに現われる微細な電位差を増幅
するビットラインセンスアンプ３と、前記一対のビット
ラインＢＬ、／ＢＬとワードラインとに連結されたメモ
リセル４と、から構成される。
【００２２】前記ヒューズＲＯＭ１０においては、一方
側端に電源電圧が印加し他方側端に前記パッド信号Ｐ０
の印加するヒューズＦ０と、該ヒューズＦ０の他方側に
現われる信号叉は前記パッド信号Ｐ０を反転するインバ
ーター１１と、ゲート端子に該インバーター１１の出力
信号が入力されドレイン端子は前記ヒューズＦ０の他方
側端に連結されソース端子は接地されたＮＭＯＳトラン
ジスタ１２と、からなっている。
側端に電源電圧が印加し他方側端に前記パッド信号Ｐ０
の印加するヒューズＦ０と、該ヒューズＦ０の他方側に
現われる信号叉は前記パッド信号Ｐ０を反転するインバ
ーター１１と、ゲート端子に該インバーター１１の出力
信号が入力されドレイン端子は前記ヒューズＦ０の他方
側端に連結されソース端子は接地されたＮＭＯＳトラン
ジスタ１２と、からなっている。
【００２３】且つ、前記ヒューズＲＯＭ１３において
は、ヒューズＦ１、インバーター１４、及びＮＭＯＳト
ランジスタ１５を有し、前記ヒューズＲＯＭ１０と同様
に構成される。
は、ヒューズＦ１、インバーター１４、及びＮＭＯＳト
ランジスタ１５を有し、前記ヒューズＲＯＭ１０と同様
に構成される。
【００２４】叉、前記遅延部１７においては、前記ディ
コーダー１６の出力信号によりオン叉はオフされる金属
スイッチＳ０、Ｓ１、Ｓ２のスイッチング動作に従い、
前記センスアンプイネーブル信号ＳＮを所定時間ｔ０、
ｔ１、ｔ２だけ夫々遅延する遅延要素ＴＤ０、ＴＤ１、
ＴＤ２からなる。
コーダー１６の出力信号によりオン叉はオフされる金属
スイッチＳ０、Ｓ１、Ｓ２のスイッチング動作に従い、
前記センスアンプイネーブル信号ＳＮを所定時間ｔ０、
ｔ１、ｔ２だけ夫々遅延する遅延要素ＴＤ０、ＴＤ１、
ＴＤ２からなる。
【００２５】ここで、従来の半導体メモリ素子と同様な
部分に対しては図５の符号と同一な符号を用いた。
部分に対しては図５の符号と同一な符号を用いた。
【００２６】このように構成された本発明の第１実施例
の作用に対し図２を参照して説明する。
の作用に対し図２を参照して説明する。
【００２７】先ず、ヒューズＦ０、Ｆ１が全て連結され
た状態（intact）においては、電源電圧によるハイレベ
ルの信号がインバーター１１、１４で夫々反転されロー
レベルの信号がノードＮ０及びノードＮ１に現われ、Ｎ
ＭＯＳトランジスタ１２、１５は全てオフされる。次い
で、前記ノードＮ０及びノードＮ１の信号はディコーダ
ーによりディコーディングされ、該ディコーディングさ
れた信号により遅延部１７内の金属スイッチＳ０はオ
フ、金属スイッチＳ１及びＳ２はオンされる。従って、
センスアンプイネーブル部１から出力されたセンスアン
プイネーブル信号ＳＮは遅延要素ＴＤ０により所定時間
ｔ０の間遅延された後、金属スイッチＳ１及び金属スイ
ッチＳ２によりバイパス（by-pass）される。
た状態（intact）においては、電源電圧によるハイレベ
ルの信号がインバーター１１、１４で夫々反転されロー
レベルの信号がノードＮ０及びノードＮ１に現われ、Ｎ
ＭＯＳトランジスタ１２、１５は全てオフされる。次い
で、前記ノードＮ０及びノードＮ１の信号はディコーダ
ーによりディコーディングされ、該ディコーディングさ
れた信号により遅延部１７内の金属スイッチＳ０はオ
フ、金属スイッチＳ１及びＳ２はオンされる。従って、
センスアンプイネーブル部１から出力されたセンスアン
プイネーブル信号ＳＮは遅延要素ＴＤ０により所定時間
ｔ０の間遅延された後、金属スイッチＳ１及び金属スイ
ッチＳ２によりバイパス（by-pass）される。
【００２８】且つ、ヒューズＦ０が切れ（blowing）、
ヒューズＦ１が連結された状態においては、ローレベル
の信号が前記インバーター１１により反転されてハイレ
ベルの信号が前記ノードＮ０に現われ、ＮＭＯＳトラン
ジスタ１２はオンされ、ローレベルの信号が前記ノード
Ｎ１に現われる。次いで、前記ディコーダー１６から出
力された信号に従い金属スイッチＳ０及び金属スイッチ
Ｓ１はオフ、金属スイッチＳ２はオンされる。従って、
前記出力されたセンスアンプイネーブル信号ＳＮは遅延
信号ＴＤ０により所定時間ｔ０の間、遅延要素ＴＤ１に
より所定時間ｔ１の間夫々順次遅延された後、金属スイ
ッチＳ２によりバイパスされる。
ヒューズＦ１が連結された状態においては、ローレベル
の信号が前記インバーター１１により反転されてハイレ
ベルの信号が前記ノードＮ０に現われ、ＮＭＯＳトラン
ジスタ１２はオンされ、ローレベルの信号が前記ノード
Ｎ１に現われる。次いで、前記ディコーダー１６から出
力された信号に従い金属スイッチＳ０及び金属スイッチ
Ｓ１はオフ、金属スイッチＳ２はオンされる。従って、
前記出力されたセンスアンプイネーブル信号ＳＮは遅延
信号ＴＤ０により所定時間ｔ０の間、遅延要素ＴＤ１に
より所定時間ｔ１の間夫々順次遅延された後、金属スイ
ッチＳ２によりバイパスされる。
【００２９】叉、ヒューズＦ０が連結され、ヒューズＦ
１が切れた状態においては、ローレベルの信号が前記イ
ンバーター１４により反転され、ハイレベルの信号が前
記ノードＮ１に現われ、ＮＭＯＳトランジスタ１５はオ
ンされ、ローレベルの信号が前記ノードＮ０に現われ
る。次いで、前記ディコーダー１６から出力された信号
に従い金属信号Ｓ０、Ｓ１、Ｓ２は全てオフされる。従
って、前記出力されたセンスアンプイネーブル信号ＳＮ
は遅延要素ＴＤ０により所定時間ｔ０の間、遅延要素Ｔ
Ｄ１により所定時間ｔ１の間、遅延要素ＴＤ２により所
定時間ｔ２の間夫々順次遅延される。
１が切れた状態においては、ローレベルの信号が前記イ
ンバーター１４により反転され、ハイレベルの信号が前
記ノードＮ１に現われ、ＮＭＯＳトランジスタ１５はオ
ンされ、ローレベルの信号が前記ノードＮ０に現われ
る。次いで、前記ディコーダー１６から出力された信号
に従い金属信号Ｓ０、Ｓ１、Ｓ２は全てオフされる。従
って、前記出力されたセンスアンプイネーブル信号ＳＮ
は遅延要素ＴＤ０により所定時間ｔ０の間、遅延要素Ｔ
Ｄ１により所定時間ｔ１の間、遅延要素ＴＤ２により所
定時間ｔ２の間夫々順次遅延される。
【００３０】更に、前記ヒューズＦ０、Ｆ１が全て切れ
た状態においては、上述したような作用により、前記ノ
ードＮ０、Ｎ１には夫々ハイレベルの信号が現われる。
次いで、前記ディコーダー１６から出力された信号によ
り金属スイッチＳ０、Ｓ１、Ｓ２は全てオンされる。従
って、前記出力されたセンスアンプイネーブル信号ＳＮ
は前記金属スイッチＳ０、Ｓ１、Ｓ２により夫々順次バ
イパスされ遅延時間が無くなる。
た状態においては、上述したような作用により、前記ノ
ードＮ０、Ｎ１には夫々ハイレベルの信号が現われる。
次いで、前記ディコーダー１６から出力された信号によ
り金属スイッチＳ０、Ｓ１、Ｓ２は全てオンされる。従
って、前記出力されたセンスアンプイネーブル信号ＳＮ
は前記金属スイッチＳ０、Ｓ１、Ｓ２により夫々順次バ
イパスされ遅延時間が無くなる。
【００３１】次いで、前記遅延部１７から出力された遅
延センスアンプイネーブル信号ＳＮ’がビットラインセ
ンスアンプ３に入力し、図５で説明した作用によりメモ
リセル４がアクセスされる。
延センスアンプイネーブル信号ＳＮ’がビットラインセ
ンスアンプ３に入力し、図５で説明した作用によりメモ
リセル４がアクセスされる。
【００３２】以上説明したように、ヒューズＦ０、Ｆ１
の状態に従いヒューズＲＯＭ１０及びヒューズＲＯＭ１
３がロー叉はハイレベルの信号を出力するようにプログ
ラミングされるが、前記ヒューズＦ０、Ｆ１は一度切れ
ると再び繋ぐことが難しいため、事前のテスト情報なし
に、前記ヒューズＲＯＭ１０及びヒューズＲＯＭ１３を
プログラミングする場合には、損失が発生する憂いがあ
る。
の状態に従いヒューズＲＯＭ１０及びヒューズＲＯＭ１
３がロー叉はハイレベルの信号を出力するようにプログ
ラミングされるが、前記ヒューズＦ０、Ｆ１は一度切れ
ると再び繋ぐことが難しいため、事前のテスト情報なし
に、前記ヒューズＲＯＭ１０及びヒューズＲＯＭ１３を
プログラミングする場合には、損失が発生する憂いがあ
る。
【００３３】そこで、前記ヒューズＲＯＭ１０、１３は
外部から印加するパッド信号Ｐ０及びパッド信号Ｐ１に
従い強制的にプログラミングされるようにする。即ち、
前記ヒューズＦ０の連結された状態でローレベルのパッ
ド信号が入力すると、該入力されたパッド信号Ｐ０はイ
ンバーター１１により反転されてノードＮ０にはハイレ
ベルの信号が現われ、ＮＭＯＳトランジスタ１２はター
ンオンされ、前記ノードＮ０にはハイレベルの信号が維
持される。且つ、ハイレベルのパッド信号が入力する
と、該入力されたパッド信号Ｐ０はインバーター１１に
より反転されてノードＮ０にはローレベルの信号が現わ
れ、ＮＭＯＳトランジスタ１２がオフされ、前記ノード
Ｎ０にはローレベルの信号が維持される。そして、この
ような動作により前記ヒューズＲＯＭ１３もプログラミ
ングすることができる。
外部から印加するパッド信号Ｐ０及びパッド信号Ｐ１に
従い強制的にプログラミングされるようにする。即ち、
前記ヒューズＦ０の連結された状態でローレベルのパッ
ド信号が入力すると、該入力されたパッド信号Ｐ０はイ
ンバーター１１により反転されてノードＮ０にはハイレ
ベルの信号が現われ、ＮＭＯＳトランジスタ１２はター
ンオンされ、前記ノードＮ０にはハイレベルの信号が維
持される。且つ、ハイレベルのパッド信号が入力する
と、該入力されたパッド信号Ｐ０はインバーター１１に
より反転されてノードＮ０にはローレベルの信号が現わ
れ、ＮＭＯＳトランジスタ１２がオフされ、前記ノード
Ｎ０にはローレベルの信号が維持される。そして、この
ような動作により前記ヒューズＲＯＭ１３もプログラミ
ングすることができる。
【００３４】このように、製造者は前記パッド信号Ｐ０
及びパッド信号Ｐ１の入力により前記ヒューズＲＯＭ１
０及びヒューズＲＯＭ１３をプログラミングし、前記半
導体メモリ装置をテストした後、前記半導体メモリ素子
に対する正確な情報を得て、その得られた情報に基づき
前記ヒューズＲＯＭ１０及びヒューズＲＯＭ１３をプロ
グラミングすることができる。
及びパッド信号Ｐ１の入力により前記ヒューズＲＯＭ１
０及びヒューズＲＯＭ１３をプログラミングし、前記半
導体メモリ装置をテストした後、前記半導体メモリ素子
に対する正確な情報を得て、その得られた情報に基づき
前記ヒューズＲＯＭ１０及びヒューズＲＯＭ１３をプロ
グラミングすることができる。
【００３５】本発明に係る半導体メモリ素子の第２実施
形態においては、本発明の第１実施形態とベンダーテス
トモード（vender test mode）とを結合したものであっ
て、図３に示すように、外部から印加するローアドレス
ストローブ信号ＲＡＳ、カラムアドレス信号ＣＡＳ、ラ
イトイネーブル信号（write enable）ＷＥ、及び特定な
アドレス信号Ａ０によりベンダーテストモードを検出す
るベンダーテストモード検出部２０と、該ベンダーテス
トモード検出部２０から出力された検出信号により外部
から印加するアドレス信号Ａ０−ＡＫに該当するベンダ
ーテストモードを選択するベンダーテストモード選択部
３０と、該ベンダーテストモード選択部３０から出力さ
れた選択信号により外部から印加するパッド信号Ｐ０ー
Ｐｎの出力を制御するマルチプレクサ４０と、該マルチ
プレクサ４０から出力された信号によりプログラミング
されそれらプログラミングされたデータを出力する前記
ベンダーテストモードに夫々該当する複数個のヒューズ
ＲＯＭアレイ５００ー５０ｍと、それらヒューズＲＯＭ
アレイ５００−５０ｍ中でビットラインセンスアンプの
イネーブル時間に関する制御信号をディコーディングす
るディコーダー６０と、該ディコーダー６０の出力信号
によりセンスアンプイネーブル部１から出力されたセン
スアンプイネーブル信号ＳＮを所定時間の間遅延する遅
延部７０と、該遅延部７０から出力された遅延センスア
ンプイネーブル信号ＳＮ’により動作するビットライン
センスアンプ２と、既貯蔵されたデータを前記ビットラ
インセンスアンプ２に出力するメモリセルアレイ４と、
から構成される。
形態においては、本発明の第１実施形態とベンダーテス
トモード（vender test mode）とを結合したものであっ
て、図３に示すように、外部から印加するローアドレス
ストローブ信号ＲＡＳ、カラムアドレス信号ＣＡＳ、ラ
イトイネーブル信号（write enable）ＷＥ、及び特定な
アドレス信号Ａ０によりベンダーテストモードを検出す
るベンダーテストモード検出部２０と、該ベンダーテス
トモード検出部２０から出力された検出信号により外部
から印加するアドレス信号Ａ０−ＡＫに該当するベンダ
ーテストモードを選択するベンダーテストモード選択部
３０と、該ベンダーテストモード選択部３０から出力さ
れた選択信号により外部から印加するパッド信号Ｐ０ー
Ｐｎの出力を制御するマルチプレクサ４０と、該マルチ
プレクサ４０から出力された信号によりプログラミング
されそれらプログラミングされたデータを出力する前記
ベンダーテストモードに夫々該当する複数個のヒューズ
ＲＯＭアレイ５００ー５０ｍと、それらヒューズＲＯＭ
アレイ５００−５０ｍ中でビットラインセンスアンプの
イネーブル時間に関する制御信号をディコーディングす
るディコーダー６０と、該ディコーダー６０の出力信号
によりセンスアンプイネーブル部１から出力されたセン
スアンプイネーブル信号ＳＮを所定時間の間遅延する遅
延部７０と、該遅延部７０から出力された遅延センスア
ンプイネーブル信号ＳＮ’により動作するビットライン
センスアンプ２と、既貯蔵されたデータを前記ビットラ
インセンスアンプ２に出力するメモリセルアレイ４と、
から構成される。
【００３６】前記ヒューズアレイ５００ー５０ｍは、図
１に示したヒューズＲＯＭ１０のようにｎ個のヒューズ
にて構成され、前記遅延部７０は、図１の遅延部１７と
同様な方式に連結された複数個の遅延要素と金属スイッ
チとからなっている。
１に示したヒューズＲＯＭ１０のようにｎ個のヒューズ
にて構成され、前記遅延部７０は、図１の遅延部１７と
同様な方式に連結された複数個の遅延要素と金属スイッ
チとからなっている。
【００３７】ここで、前記ヒューズＲＯＭアレイ５００
ー５０ｍには、多様な設計マージン及びスピード臨界経
路（speed critical path）の制御に必要なデータが貯
蔵される。例えば、ヒューズＲＯＭアレイ５００にはワ
ードラインパルス幅を制御するためのデータが貯蔵さ
れ、ヒューズＲＯＭアレイ５０１にはアドレストランジ
ション検出パルス信号の幅を制御するためのデータが貯
蔵される。叉、ヒューズＲＯＭアレイ５０ｍにはビット
ラインセンスアンプの動作時点を制御するためのデータ
が貯蔵される。
ー５０ｍには、多様な設計マージン及びスピード臨界経
路（speed critical path）の制御に必要なデータが貯
蔵される。例えば、ヒューズＲＯＭアレイ５００にはワ
ードラインパルス幅を制御するためのデータが貯蔵さ
れ、ヒューズＲＯＭアレイ５０１にはアドレストランジ
ション検出パルス信号の幅を制御するためのデータが貯
蔵される。叉、ヒューズＲＯＭアレイ５０ｍにはビット
ラインセンスアンプの動作時点を制御するためのデータ
が貯蔵される。
【００３８】このように構成された半導体メモリ素子の
作用に対し図面を参照して説明する。
作用に対し図面を参照して説明する。
【００３９】ベンダーテストモード検出部２０において
は、図４に示すように、ＪＥＤＥＣ（Joint Electron D
evice Engineering Council）標準（standard）に基づ
くＷＣＢＲ（WE, Cas before Ras）モードであって、ベ
ンダーテストモードを検出する。即ち、図４（Ａ）に示
したローアドレスストローブ信号ＲＡＳがアクチブする
前に、図４（Ｂ）に示したカラムアドレスストローブ信
号ＣＡＳがアクチブする。次いで、図４（Ｃ）に示した
ライトイネーブル信号ＷＥがイネーブルされ、図４
（Ｄ）に示した特定アドレス信号Ａ０は電源電圧Ｖｃｃ
よりも高いハイレベルの電圧ＳＶｃｃを有し、前記ベン
ダーテストモードがベンダーテストモード２０から検出
される。
は、図４に示すように、ＪＥＤＥＣ（Joint Electron D
evice Engineering Council）標準（standard）に基づ
くＷＣＢＲ（WE, Cas before Ras）モードであって、ベ
ンダーテストモードを検出する。即ち、図４（Ａ）に示
したローアドレスストローブ信号ＲＡＳがアクチブする
前に、図４（Ｂ）に示したカラムアドレスストローブ信
号ＣＡＳがアクチブする。次いで、図４（Ｃ）に示した
ライトイネーブル信号ＷＥがイネーブルされ、図４
（Ｄ）に示した特定アドレス信号Ａ０は電源電圧Ｖｃｃ
よりも高いハイレベルの電圧ＳＶｃｃを有し、前記ベン
ダーテストモードがベンダーテストモード２０から検出
される。
【００４０】次いで、ベンダーテストモード選択部３０
は、多様なベンダーテストモード中、外部から入力する
アドレス信号Ａ０−ＡＫに該当するベンダーテストモー
ドを選択する。例えば、前記アドレス信号Ａ０−ＡＫに
“０００１”が入力される場合にはワードラインパルス
信号の幅制御に関するテストモードが選択され、“００
１０”が入力される場合にはアドレストランジション検
出パルス信号の幅制御に関するテストモードが選択さ
れ、“００１１”が入力される場合にはビットラインセ
ンスアンプのマージン制御に関するテストモードが選択
される。
は、多様なベンダーテストモード中、外部から入力する
アドレス信号Ａ０−ＡＫに該当するベンダーテストモー
ドを選択する。例えば、前記アドレス信号Ａ０−ＡＫに
“０００１”が入力される場合にはワードラインパルス
信号の幅制御に関するテストモードが選択され、“００
１０”が入力される場合にはアドレストランジション検
出パルス信号の幅制御に関するテストモードが選択さ
れ、“００１１”が入力される場合にはビットラインセ
ンスアンプのマージン制御に関するテストモードが選択
される。
【００４１】次いで、マルチプレクサ４０は、前記ベン
ダーテストモード選択部３０から選択されたモードに該
当するヒューズＲＯＭアレイに、パッド信号Ｐ０ーＰｎ
が入力するように制限する。即ち、前記パッドＰ０ーＰ
ｎにより該当のヒューズＲＯＭアレイがプログラミング
され、ヒューズＲＯＭアレイ５０ｍがプログラミングさ
れた場合には、ビットラインセンスアンプのイネーブル
時間を制御するためのデータがディコーダー６０に入力
された後、図１で説明した方式によりビットラインセン
スアンプ２が動作される。
ダーテストモード選択部３０から選択されたモードに該
当するヒューズＲＯＭアレイに、パッド信号Ｐ０ーＰｎ
が入力するように制限する。即ち、前記パッドＰ０ーＰ
ｎにより該当のヒューズＲＯＭアレイがプログラミング
され、ヒューズＲＯＭアレイ５０ｍがプログラミングさ
れた場合には、ビットラインセンスアンプのイネーブル
時間を制御するためのデータがディコーダー６０に入力
された後、図１で説明した方式によりビットラインセン
スアンプ２が動作される。
【００４２】このように前記ヒューズＲＯＭアレイ５０
０ー５０ｍが反復してプログラミングされて所望のベン
ダーテストが行われ、半導体メモリ素子に関する正確な
情報が得られ、該得られた情報に基づき前記複数個のヒ
ューズＲＯＭアレイ５００ー５０ｍに含まれたヒューズ
の状態が変化され、前記複数個のヒューズＲＯＭアレイ
５００ー５０ｍは最終的にプログラミングされる。
０ー５０ｍが反復してプログラミングされて所望のベン
ダーテストが行われ、半導体メモリ素子に関する正確な
情報が得られ、該得られた情報に基づき前記複数個のヒ
ューズＲＯＭアレイ５００ー５０ｍに含まれたヒューズ
の状態が変化され、前記複数個のヒューズＲＯＭアレイ
５００ー５０ｍは最終的にプログラミングされる。
【００４３】即ち、本発明に係るベンダーテストのため
ヒューズＲＯＭを反復的にプログラミングし、半導体メ
モリ素子に係る正確な情報を得るようになるので、半導
体メモリ素子毎の設計マージン及びアクセスタイムを容
易に改善することができる。
ヒューズＲＯＭを反復的にプログラミングし、半導体メ
モリ素子に係る正確な情報を得るようになるので、半導
体メモリ素子毎の設計マージン及びアクセスタイムを容
易に改善することができる。
【００４４】例えば、５０nsecのローアドレスストロー
ブ信号ＲＡＳアクセス時間を有する半導体メモリ素子が
製造された時、ベンダーテストモードがビットラインセ
ンスアンプのマージン制御に関するモードに選択され、
ビットラインセンスアンプの作動時点が前に繰り上がる
ように該当ヒューズＲＯＭがプログラミングされた後、
ローアドレスストローブ信号ＲＡＳのアクセス時間が測
定される。このとき、前記ローアドレスストローブ信号
ＲＡＳのアクセス時間が４５nsec程度まで改善される
と、前記半導体メモリ素子は５０nsec製品として販売さ
れ利益となる。且つ、前記ローアドレスストローブ信号
ＲＡＳのアクセス時間が改善されなくなって、半導体メ
モリ素子が前記５０nsecの製品群に含まれず６０nsecの
製品群に含まれるようになる場合、ビットラインセンス
アンプの作動時点を遅くし、５３nsecの前記ローアドレ
スストローブ信号ＲＡＳのアクセス時間を有する製品に
すると、大きいマージンを有するようになって信頼性の
ある製品となる。
ブ信号ＲＡＳアクセス時間を有する半導体メモリ素子が
製造された時、ベンダーテストモードがビットラインセ
ンスアンプのマージン制御に関するモードに選択され、
ビットラインセンスアンプの作動時点が前に繰り上がる
ように該当ヒューズＲＯＭがプログラミングされた後、
ローアドレスストローブ信号ＲＡＳのアクセス時間が測
定される。このとき、前記ローアドレスストローブ信号
ＲＡＳのアクセス時間が４５nsec程度まで改善される
と、前記半導体メモリ素子は５０nsec製品として販売さ
れ利益となる。且つ、前記ローアドレスストローブ信号
ＲＡＳのアクセス時間が改善されなくなって、半導体メ
モリ素子が前記５０nsecの製品群に含まれず６０nsecの
製品群に含まれるようになる場合、ビットラインセンス
アンプの作動時点を遅くし、５３nsecの前記ローアドレ
スストローブ信号ＲＡＳのアクセス時間を有する製品に
すると、大きいマージンを有するようになって信頼性の
ある製品となる。
【００４５】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ素子においては、半導体メモリ素子の特性変化
がベンダーテストモードにより評価され、その評価に従
い該当のヒューズＲＯＭが最終的にプログラミングされ
るため、スピードの改善された信頼性のある製品を得る
ことができるという効果がある。
体メモリ素子においては、半導体メモリ素子の特性変化
がベンダーテストモードにより評価され、その評価に従
い該当のヒューズＲＯＭが最終的にプログラミングされ
るため、スピードの改善された信頼性のある製品を得る
ことができるという効果がある。
【図１】本発明に係る半導体メモリ素子の第１実施形態
のブロック図である。
のブロック図である。
【図２】本発明に係るヒューズＲＯＭの状態に従う遅延
部の動作を示した表である。
部の動作を示した表である。
【図３】本発明に係る半導体メモリ素子の第２実施形態
のブロック図である。
のブロック図である。
【図４】本発明に係る半導体メモリ素子の各部信号波形
図で、（Ａ）はローアドレスストローブ信号波形図、
（Ｂ）はカラムアドレスストローブ信号波形図、（Ｃ）
はライトイネーブル信号波形図、（Ｄ）はアドレス信号
中で特定アドレス信号波形図である。
図で、（Ａ）はローアドレスストローブ信号波形図、
（Ｂ）はカラムアドレスストローブ信号波形図、（Ｃ）
はライトイネーブル信号波形図、（Ｄ）はアドレス信号
中で特定アドレス信号波形図である。
【図５】従来半導体メモリ素子のブロック図である。
【図６】従来ワードライン信号及びセンスアンプイネー
ブル信号によるビットライン信号状態変化表示図であ
る。
ブル信号によるビットライン信号状態変化表示図であ
る。
１：センスアンプイネーブル部 ２、１７、７０：遅延部 ３：ビットラインセンスアンプ ４：メモリセル １０、１３：ヒューズＲＯＭ １６、６０：ディコーダー ２０：ベンダーテストモード検出部 ３０：ベンダーテストモード選択部 ４０：マルチプレクサ ５００ー５０ｎ：ヒューズＲＯＭアレイ
Claims (5)
- 【請求項１】半導体メモリ素子であって、 外部から印加するローアドレスストローブ信号、カラム
アドレスストローブ信号、ライトイネーブル信号、及び
特定なアドレス信号によりベンダーテストモードを検出
するベンダーテストモード検出部と、 該ベンダーテストモード検出部から出力された検出信号
により、外部から印加するアドレス信号に該当するベン
ダーテストモードを選択するベンダーテストモード選択
部と、 該ベンダーテストモード選択部から出力された選択信号
により外部から印加するパッド信号の出力を制御するマ
ルチプレクサと、 該マルチプレクサから出力された信号によりプログラミ
ングされ、該プログラミングされたデータを出力する、
前記ベンダーテストモードに夫々該当する複数個のヒュ
ーズＲＯＭアレイと、 該複数個のヒューズＲＯＭアレイ中、ビットラインセン
スアンプの動作時点に関するデータの貯蔵されたヒュー
ズＲＯＭアレイから出力する信号をディコーディングす
るディコーダーと、 該ディコーダーの出力信号によりセンスアンプイネーブ
ル部から出力されたセンスアンプイネーブル信号を所定
時間の間遅延させる遅延部と、 該遅延部から出力されたセンスアンプイネーブル信号に
より動作するビットラインセンスアンプと、 既貯蔵されたデータを前記ビットラインセンスアンプに
出力するメモリセルアレイと、から構成される半導体メ
モリ素子。 - 【請求項２】前記複数個のヒューズＲＯＭアレイには、
ビットラインセンスアンプの動作時点に関するデータの
以外に、ワードラインパルス信号の幅の制御に関するデ
ータ及びアドレストランジション検出パルス信号の幅の
制御に関するデータのような多様な設計マージン及びス
ピード臨界経路の制御に必要なデータが貯蔵されること
を特徴とする請求項１記載の半導体メモリ素子。 - 【請求項３】前記ヒューズＲＯＭアレイは、内部に含ま
れたヒューズの状態によりプログラミングされ、外部の
装置に連結されるたッドを通って印加する信号により強
制的にプログラミングされることを特徴とする請求項２
記載の半導体メモリ素子。 - 【請求項４】前記ヒューズＲＯＭは、一方側端に電源電
圧が印加し他方側端にパッド信号が印加するヒューズ
と、 該ヒューズの他方側端に現われる信号叉は前記パッド信
号を反転するインバーターと、 該インバーターの出力信号がゲート端子に印加し、ドレ
イン端子は前記ヒューズの他方側端に連結され、ソース
端子は接地されたＮＭＯＳトランジスタと、からなる請
求項３記載の半導体メモリ素子。 - 【請求項５】前記遅延部は、前記ディコーダーから出力
された信号によりオン叉はオフされる複数個のバイパス
用金属スイッチを備えた請求項１記載の半導体メモリ素
子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94P33224 | 1994-12-08 | ||
| KR1019940033224A KR0138208B1 (ko) | 1994-12-08 | 1994-12-08 | 반도체 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235899A JPH08235899A (ja) | 1996-09-13 |
| JP2741494B2 true JP2741494B2 (ja) | 1998-04-15 |
Family
ID=19400661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7315231A Expired - Lifetime JP2741494B2 (ja) | 1994-12-08 | 1995-12-04 | 半導体メモリ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5596538A (ja) |
| JP (1) | JP2741494B2 (ja) |
| KR (1) | KR0138208B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848002A (en) * | 1994-12-27 | 1998-12-08 | Nkk Corporation | Information storage apparatus and method for operating the same |
| US5841707A (en) * | 1995-11-29 | 1998-11-24 | Texas Instruments Incorporated | Apparatus and method for a programmable interval timing generator in a semiconductor memory |
| JPH10162585A (ja) * | 1996-12-03 | 1998-06-19 | Sony Corp | トリミング機能付きセンスアンプを備えた半導体メモリ素子 |
| US5889679A (en) * | 1997-07-15 | 1999-03-30 | Integrated Device Technology, Inc. | Fuse array control for smart function enable |
| US5933378A (en) * | 1998-02-26 | 1999-08-03 | Micron Technology, Inc. | Integrated circuit having forced substrate test mode with improved substrate isolation |
| KR100480901B1 (ko) * | 1998-03-03 | 2005-07-18 | 주식회사 하이닉스반도체 | 반도체메모리의리프레쉬제어회로 |
| US6438043B2 (en) * | 1998-09-02 | 2002-08-20 | Micron Technology, Inc. | Adjustable I/O timing from externally applied voltage |
| JP2000099557A (ja) * | 1998-09-25 | 2000-04-07 | Hitachi Ltd | 半導体集積回路装置、及びその製造方法、及び記憶媒体 |
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1994
- 1994-12-08 KR KR1019940033224A patent/KR0138208B1/ko not_active IP Right Cessation
-
1995
- 1995-12-04 JP JP7315231A patent/JP2741494B2/ja not_active Expired - Lifetime
- 1995-12-04 US US08/566,668 patent/US5596538A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026802A (ko) | 1996-07-22 |
| US5596538A (en) | 1997-01-21 |
| JPH08235899A (ja) | 1996-09-13 |
| KR0138208B1 (ko) | 1998-04-28 |
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| S631 | Written request for registration of reclamation of domicile |
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| S633 | Written request for registration of reclamation of name |
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| R360 | Written notification for declining of transfer of rights |
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| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
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|
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|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R360 | Written notification for declining of transfer of rights |
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|
| R371 | Transfer withdrawn |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
|
| RG99 | Written request for provisional registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313G99 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R360 | Written notification for declining of transfer of rights |
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| R360 | Written notification for declining of transfer of rights |
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| R371 | Transfer withdrawn |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
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| RG99 | Written request for provisional registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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