KR100480901B1 - 반도체메모리의리프레쉬제어회로 - Google Patents
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Abstract
본 발명은 반도체 메모리의 리프레쉬 제어회로에 관한 것으로, 퓨즈롬과 논리게이트, 제 1 및 제 2 멀티플렉서, 승압전압 발생회로, 내부 전원전압 발생회로를 포함하여 이루어진다. 퓨즈롬에는 메모리 셀 어레이의 비트라인 결함 정보가 저장되고, 메모리 셀 어레이에 비트라인 결함이 발생한 경우에 논리값 1의 신호를 출력한다.
논리 게이트에는 퓨즈롬에서 출력되는 신호와 셀프 리프레쉬 인에이블 신호가 입력된다. 만약 퓨즈롬의 출력신호와 셀프 리프레쉬 인에이블 신호의 논리값이 모두 1일 때 논리게이트는 역시 논리값 1의 선택신호를 출력한다. 제 1 멀티플렉서에는 노멀 레퍼런스 승압전압과 리프레쉬 레퍼런스 승압전압이 입력되고, 선택신호가 입력된다. 이 제 1 멀티플렉서는 선택신호의 논리값이 0일 때 노멀 레퍼런스 승압전압을 기준 승압전압으로서 출력하고, 선택신호의 논리값이 1일 때 리프레쉬 레퍼런스 승압전압을 기준 승압전압으로서 출력한다. 승압전압 발생회로는 제 1 멀티플렉서에서 출력되는 기준 승압전압을 기준으로 하여 소정 레벨의 승압전압을 발생시켜서 메모리 셀 어레이로 출력한다. 제 2 멀티플렉서에는 노멀 레퍼런스 전원전압과 리프레쉬 레퍼런스 전원전압이 입력되고, 선택신호가 입력된다. 이 제 2 멀티플렉서는 선택신호의 논리값이 0일 때 노멀 레퍼런스 전원전압을 기준 전원전압으로서 출력하고, 선택신호의 논리값이 1일 때 리프레쉬 레퍼런스 전원전압을 기준 전원전압으로서 출력한다. 전원전압 발생회로는 제 2 멀티플렉서에서 출력되는 기준 전원전압을 기준으로 하여 소정 레벨의 전원전압을 발생시켜서 메모리 셀 어레이로 출력한다. 이와 같은 본 발명은 저전압 하에서 충분한 리프레쉬 전압을 제공하기 위하여 리프레쉬 클럭의 주파수를 조정하는 대신 동작 모드에 따라 고전압 또는 저전압의 승압전압과 내부 전원전압을 선택적으로 공급함으로써 리프레쉬 클럭의 주파수를 높이지 않고도 충분한 레벨의 리프레쉬 전압을 공급할 수 있도록 하며, 또한 이때 불필요한 전력소비도 발생하지 않도록 한다.
Description
본 발명은 반도체 메모리의 리프레쉬 제어회로에 관한 것으로, 메모리 셀에 저장되어 있는 데이타 전압이 누설 전류 때문에 손실되는 것을 막기 위하여 메모리 셀에 주기적으로 전압을 공급함으로써 데이타 전압이 유지될 수 있도록 하는 리프레쉬 제어회로에 관한 것이다.
디램(DRAM)의 메모리 셀은 스위치 역할을 하는 셀 트랜지스터와 전하를 저장하는 캐패시터로 구성된다. 이 캐패시터에 전하가 있는가 없는가에 따라 전압의 고·저가 결정되며, 이 전압의 고·저에 따라 "1" 또는 "0"의 이진 논리값이 대응된다. 데이타의 보관은 캐패시터에 전하가 축적되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 모스 트랜지스터의 PN 접합부 등에 누설 전류가 있어서 저장되어 있는 초기의 전하량이 소멸되게 되므로 데이타가 소실된다.
따라서 데이타를 잃어버리기 전에 메모리 셀의 데이타를 읽어서 그 읽어낸 정보에 맞추어 다시금 초기의 전하량으로 재충전해주어야 한다. 또한 이 동작을 주기적으로 반복해야만 데이타가 기억된다. 이러한 셀 전하의 재충전 과정을 리프레쉬 동작이라 부르며 데이타의 보관이 리프레쉬 동작의 반복이라는 다이나믹한 과정을 통해 이루어진다.
도 1은 이와 같은 종래의 반도체 메모리의 리프레쉬 제어회로 가운데 하나의 예를 나타낸 블록도이다. 도 1에서 리프레쉬 클럭 발생부(11)에서 최종 리프레쉬 클럭을 출력한다. 이 리프레쉬 클럭 발생부(11)에는 온도 검출부(12)의 검출신호와 외부 전원전압 검출부(13)의 검출신호가 입력된다. 즉 온도와 외부 전원전압(VCC)의 변화에 따라 리프레쉬 클럭의 주파수를 가감하여 리프레쉬 동작이 적절한 주기로 이루어지도록 하는 것이다.
그러나 이와 같이 리프레쉬 주기를 변화시키는 기술은 외부 전원전압이 점차적으로 낮아지는 현재의 추세에 비추어볼때 셀 캐패시터에 충전되는 전하량도 적어지므로 리프레쉬 클럭의 주파수를 더욱 높여야 한다. 이와 같은 조건을 만족하기 위해서는 매우 까다로운 설계가 요구된다.
따라서 본 발명은 일반적인 리프레쉬 동작에 필요한 전원전압 및 승압전압과 셀프 리프레쉬 모드에서의 전원전압 및 승압전압을 조건에 따라 별도로 발생시켜서 메모리 셀 어레이에 공급함으로써 리프레쉬 클럭의 주파수를 변화시키지 않고도 동작모드에 따라 적절한 레벨의 리프레쉬 전압을 공급하는 반도체 메모리의 리프레쉬 제어회로를 재공하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 퓨즈롬과 논리게이트, 제 1 및 제 2 멀티플렉서, 승압전압 발생회로, 내부 전원전압 발생회로를 포함하여 이루어진다. 퓨즈롬에는 메모리 셀 어레이의 비트라인 결함 정보가 저장되고, 메모리 셀 어레이에 비트라인 결함이 발생한 경우에 논리값 1의 신호를 출력한다. 논리 게이트에는 퓨즈롬에서 출력되는 신호와 셀프 리프레쉬 인에이블 신호가 입력된다. 만약 퓨즈롬의 출력신호와 셀프 리프레쉬 인에이블 신호의 논리값이 모두 1일 때 논리게이트는 역시 논리값 1의 선택신호를 출력한다. 제 1 멀티플렉서에는 노멀 레퍼런스 승압전압과 리프레쉬 레퍼런스 승압전압이 입력되고, 선택신호가 입력된다. 이 제 1 멀티플렉서는 선택신호의 논리값이 0일 때 노멀 레퍼런스 승압전압을 기준 승압전압으로서 출력하고, 선택신호의 논리값이 1일 때 리프레쉬 레퍼런스 승압전압을 기준 승압전압으로서 출력한다. 승압전압 발생회로는 제 1 멀티플렉서에서 출력되는 기준 승압전압을 기준으로 하여 소정 레벨의 승압전압을 발생시켜서 메모리 셀 어레이로 출력한다. 제 2 멀티플렉서에는 노멀 레퍼런스 전원전압과 리프레쉬 레퍼런스 전원전압이 입력되고, 선택신호가 입력된다. 이 제 2 멀티플렉서는 선택신호의 논리값이 0일때 노멀 레퍼런스 전원전압을 기준 전원전압으로서 출력하고, 선택신호의 논리값이 1일 때 리프레쉬 레퍼런스 전원전압을 기준 전원전압으로서 출력한다. 전원전압 발생회로는 제 2 멀티플렉서에서 출력되는 기준 전원전압을 기준으로 하여 소정 레벨의 전원전압을 발생시켜서 메모리 셀 어레이로 출력한다.
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 리프레쉬 제어회로를 나타낸 블록도이다.
퓨즈롬(21)에는 첫 번째 메모리 뱅크0의 비트라인 결함 정보가 저장된다. 만약 첫번째 메모리 뱅크0에 비트라인 결함이 발생하지 않은 경우에는 논리값 0의 신호를 출력하고, 결함이 발생한 경우에는 논리값 1의 신호를 출력한다.
퓨즈롬(21)에서 출력되는 신호는 셀프 리프레쉬 인에이블 신호(SRE)와 함께 앤드 게이트(AND0)에 입력된다. 따라서 셀프 리프레쉬 인에이블 신호(SRE)와 퓨즈롬(21)의 출력신호의 논리값이 모두 1일 때 그 출력신호 역시 논리값 1이 된다. 이 앤드 게이트(AND0)의 출력신호는 다음에 설명할 멀티플렉서(23)(24)의 출력선택신호(MUX_CON0)로 사용된다.
멀티플렉서(23)애는 노멀 레퍼런스 승압전압(VPP_RN)과 리프레쉬 레퍼런스 승압전압(VPP_RR)이 입력된다. 이 멀티플렉서(23)의 출력은 상술한 앤드 게이트(AND0)의 출력선택신호(MUX_CON0)에 의해 결정된다. 출력선택신호(MUX_CON0)의 논리값이 0일때는 노멀 레퍼런스 승압전압(VPP_RN)이 기준 승압전압(VPP_REF0)으로서 출력된다.
반대로 출력선택신호(MUX_CON0)의 논리값이 1일 때는 리프레쉬 레퍼런스 승압전압(VPP_RR)이 기준 승압전압(VPP_REF0)으로서 출력된다.
멀티플렉서(23)에서 출력되는 기준 승압전압(VPP_REF0)은 승압전압 발생회로(27)에 입력된다. 이 승압전압 발생회로(27)에서는 기준 승압전압(VPP_REF0)보다 일정레벨 이상의 승압전압(VPP0)을 발생시켜서 메모리 뱅크0으로 출력한다. 따라서 승압전압 발생회로(27)에서 출력되는 승압전압(VPP0)은 멀티플렉서(23)에서 출력되는 기준 승압전압(VPP_REF0)에 따라 달라진다. 즉, 멀티플렉서(23)에서 노멀 레퍼런스 승압전압(VPP_RN)이 출력될 때보다는 리프레쉬 레퍼런스 승압전압(VPP_RR)이 출력되는 경우에 더 높은 전압의 승압전압(VPP0)이 발생한다.
또 다른 멀티플렉서(24)에는 노멀 레퍼런스 전원전압(VDD_RN)과 리프레쉬 레퍼런스 전원전압(VDD_RR)이 입력된다. 이 멀티플렉서(24)의 출력은 상술한 앤드 게이트(AND0)의 출력선택신호(MUX_CON0)에 의해 결정된다. 출력선택신호(MUX_CON0)의 논리값이 0일 때는 노멀 레퍼런스 전원전압(VDD_RN)이 기준 전원전압(VDD_REF0)으로서 출력된다. 반대로 출력선택신호(MUX_CON0)의 논리값이 1일 때는 리프레쉬 레퍼런스 전원전압(VDD_RR)이 기준 전원전압(VDD_REF0)으로서 출력된다.
멀티플렉서(24)에서 출력되는 기준 전원전압(VDD_REF0)은 내부 전원전압 발생회로(28)에 입력된다. 이 내부 전원전압 발생회로(28)에서는 기준 전원전압(VDD_REF0)보다 일정레벨 이상의 내부 전원전압(VDD0)을 발생시켜서 메모리 뱅크0으로 출력한다. 따라서 내부 전원전압 발생회로(28)에서 출력되는 내부 전원전압(VDD0)은 멀티플렉서(24)에서 출력되는 기준 전원전압(VDD_REF0)에 따라 달라진다. 즉, 멀티플렉서(24)에서 노멀 레퍼런스 전원전압(VDD_RN)이 출력될 때보다 리프레쉬 레퍼런스 전원전압(VDD_RR0)이 출력되는 경우에 더 높은 전압의 내부 전원전압(VDD0)이 발생한다.
이상 설명한 본 발명의 리프레쉬 제어회로는 하나의 메모리 뱅크만을 대상으로 하는 리프레쉬 제어회로를 나타낸 것이다. 그러나 실제의 반도체 메모리에서는 하나의 메모리 뱅크만을 구비하는 경우보다는 다수개의 매모리 뱅크를 구비하는 것이 일반적이다. 따라서 본 발명의 리프레쉬 제어회로도 다수개의 메모리 뱅크를 구비한 반도체 메모리에 적용하는 것이 가능하며, 오히려 그런 경우에 더 큰 효과를 기대할 수 있다. 만약 두 개의 메모리 뱅크를 구비한 반도체 메모리에 본 발명의 리프레쉬 제어회로를 적용한다면 위에 설명한 구조의 회로를 하나 더 구비하여 또 다른 메모리 뱅크를 제어한다.
도 2에는 이와 같은 구성이 잘 나타나 있는데, 또 다른 메모리 뱅크의 리프레쉬 동작을 제어하기 위하여 추가된 부분을 설명하면 다음과 같다.
퓨즈롬(22)에는 두 번째 메모리 뱅크1의 비트라인 결함 정보가 저장된다. 만약 두번째 메모리 뱅크1에 비트라인 결함이 발생하지 않은 경우에는 논리값 0의 신호를 출력하고, 결함이 발생한 경우에는 논리값 1의 신호를 출력한다.
퓨즈롬(22)에서 출력되는 신호는 셀프 리프레쉬 인에이블 신호(SRE)와 함께 앤드 게이트(AND1)에 입력된다. 따라서 셀프 리프레쉬 인에이블 신호(SRE)와 퓨즈롬(22)의 출력신호의 논리값이 모두 1일 때 그 출력신호 역시 논리값 1이 된다. 이 앤드 게이트(AND1)의 출력신호는 다음에 설명할 멀티플렉서(25)(26)의 출력선택신호(MUX_CON1)로 사용된다.
멀티플렉서(26)에는 노멀 레퍼런스 승압전압(VPP_RN)과 리프레쉬 레퍼런스 승압전압(VPP_RR)이 입력된다. 이 멀티플렉서(26)의 출력은 상술한 앤드 게이트(AND1)의 출력선택신호(MUX_CON1)에 의해 결정된다. 출력선택신호(MUX_CON1)의 논리값이 0일때는 노멀 레퍼런스 승압전압(VPP_RN)이 기준 승압전압(VPP_REF1)으로서 출력된다. 반대로 출력선택신호(MUX_CON1)의 논리값이 1일 때는 리프레쉬 레퍼런스 승압전압(VPP_RR)이 기준 승압전압(VPP_REF1)으로서 출력된다.
멀티플렉서(26)에서 출력되는 기준 승압전압(VPP_REF1)은 승압전압 발생회로(30)에 입력된다. 이 승압전압 발생회로(30)에서는 기준 승압전압(VPP_REF1)보다 일정레벨 이상의 승압전압(VPP1)을 발생시켜서 메모리 뱅크1로 출력한다. 따라서 승압전압 발생회로(30)에서 출력되는 승압전압(VPP1)은 멀티플렉서(26)에서 출력되는 기준 승압전압(VPP_REF1)에 따라 달라진다. 즉, 멀티플렉서(26)에서 노멀 레퍼런스 승압전압(VPP_RN)이 출력될 때보다는 리프레쉬 레퍼런스 승압전압(VPP_RR)이 출력되는 경우에 더 높은 전압의 승압전압(VPP1)이 발생한다.
또 다른 멀티플렉서(25)에는 노멀 레퍼런스 전원전압(VDD_RN)과 리프레쉬 레퍼런스 전원전압(VDD_RR)이 입력된다. 이 멀티플렉서(25)의 출력은 상술한 앤드 게이트(AND1)의 출력선택신호(MUX_CON1)에 의해 결정된다. 출력선택신호(MUX_CON1)의 논리값이 0일 때는 노멀 레퍼런스 전원전압(VDD_RN)이 기준 전원전압(VDD_REF1)으로서 출력된다. 반대로 출력선택신호(MUX_CON1)의 논리값이 1일 때는 리프레쉬 레퍼런스 전원전압(VDD_RR)이 기준 전원전압(VDD_REF1)으로서 출력된다.
멀티플렉서(25)에서 출력되는 기준 전원전압(VDD_REF1)은 내부 전원전압 발생회로(29)에 입력된다. 이 내부 전원전압 발생회로(29)에서는 기준 전원전압(VDD_REF1)보다 일정레벨 이상의 내부 전원전압(VDD1)을 발생시켜서 메모리 뱅크1로 출력한다. 따라서 내부 전원전압 발생회로(29)에서 출력되는 내부 전원전압(VDD1)은 멀티플렉서(25)에서 출력되는 기준 전원전압(VDD_REF1)에 따라 달라진다. 즉, 멀티플렉서(25)에서 노멀 레퍼런스 전원전압(VDD_RN)이 출력될 때보다 리프레쉬 레퍼런스 전원전압(VDD_RR)이 출력되는 경우에 더 높은 전압의 내부 전원전압(VDD1)이 발생한다.
스위치(SW1)는 두 개의 승압전압 발생회로(27)(30)의 출력단 사이를 스위칭한다.
이 스위치(SW1)는 셀프 리프레쉬 인에이블 신호(SRE)가 하이레벨일 때는 턴 오프되어 두 개의 메모리 뱅크에 서로 다른 크기의 승압전압이 공급될 수 있도록 한다.
반대로 셀프 리프레쉬 인에이블 신호(SRE)가 로우레벨일 때는 턴 온되어 되어 두 개의 승압전압 발생회로(27)(30)에 공급되는 승압전압이 공통된 레벨을 갖도록 한다. 즉 셀프 리프레쉬 모드 이외에는 정상적인 레벨의 승압전압이 공급되도록 한다.
또 다른 스위치(SW2)는 두 개의 내부 전원전압 발생회로(28)(29) 사이를 스위칭한다. 이 스위치(SW2)는 셀프 리프레쉬 인에이블 신호(SRE)가 하이레벨일 때는 턴 오프되어 두 개의 메모리 뱅크에 서로 다른 크기의 내부 전원전압이 공급될 수 있도륵 한다. 반대로 셀프 리프레쉬 인에이블 신호(SRE)가 로우레벨일 때는 턴 온되어 되어 두 개의 내부 전원전압 발생회로(28)(29)에 공급되는 내부 전원전압이 공통된 레벨을 갖도록 한다. 즉 셀프 리프레쉬 모드 이외에는 정상적인 레벨의 내부 전원전압이 공급되도록 한다.
따라서 본 발명은 저전압 하에서 충분한 리프레쉬 전압을 제공하기 위하여 리프레쉬 클럭의 주파수를 조정하는 대신 동작 모드에 따라 고전압 또는 저전압의 승압전압과 내부 전원전압을 선택적으로 공급함으로써 리프레쉬 클럭의 주파수를 높이지 않고도 충분한 레벨의 리프레쉬 전압을 공급할 수 있도록 하며, 또한 이때 불필요한 전력소비도 발생하지 않도록 한다.
도 1은 종래의 리프레쉬 제어회로를 나타낸 블록도.
도 2는 본 발명에 따른 리프레쉬 제어회로를 나타낸 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 리프레쉬 클럭 발생부 12 : 온도 검출부
13 : 외부 전원전압 검출부 21, 22 : 퓨즈롬
AND0, AND1 : 앤드 게이트 23～26 : 멀티플렉서
27, 30 : 승압전압 발생회로 28, 29 : 내부 전원전압 발생회로
SW1, SW2 : 스위치
Claims (3)
- 제 1 메모리 뱅크와 제 2 메모리 뱅크를 포함하는 반도체 메모리의 리프레쉬 제어회로에 있어서,상기 제 1 메모리 뱅크의 비트라인 결함 정보가 저장되고, 상기 제 1 메모리 뱅크에 비트라인 결함이 발생한 경우에 논리값 1의 신호를 출력하는 제 1 퓨즈롬과;상기 제 1 퓨즈롬에서 출력되는 신호와 셀프 리프레쉬 인에이블 신호가 입력되고,상기 제 1 퓨즈롬의 출력신호와 상기 셀프 리프레쉬 인에이블 신호의 논리값이 모두 1일 때 역시 논리값 1의 제 1 선택신호를 출력하는 제 1 논리게이트와;노멀 레퍼런스 승압전압과 리프레쉬 레퍼런스 승압전압이 입력되고, 상기 제 1 선택신호가 선택신호로서 입력되며, 상기 제 1 선택신호의 논리값이 0일 때 상기 노멀 레퍼런스 승압전압을 제 1 기준 승압전압으로서 출력하고, 상기 제 1 선택신호의 논리값이 1일 때 상기 리프레쉬 레퍼런스 승압전압을 상기 제 1 기준 승압전압으로서 출력하는 제 1 멀티플렉서와;상기 제 1 멀티플렉서에서 출력되는 상기 제 1 기준 승압전압을 기준으로 하여 소정 레벨의 제 1 승압전압을 발생시켜서 상기 제 1 메모리 뱅크로 출력하는 제 1 승압전압 발생회로와;노멀 레퍼런스 전원전압과 리프레쉬 레퍼런스 전원전압이 입력되고, 상기 제 1 선택신호가 선택신호로서 입력되며, 상기 제 1 선택신호의 논리값이 0일 때 상기 노멀 레퍼런스 전원전압을 제 1 기준 전원전압으로서 출력하고, 상기 제 1 선택신호의 논리값이 1일 때 상기 리프레쉬 레퍼런스 전원전압을 상기 제 1 기준 전원전압으로서 출력하는 제 2 멀티플렉서와;상기 제 2 멀티플렉서에서 출력되는 상기 제 1 기준 전원전압을 기준으로 하여 소정 레벨의 제 1 전원전압을 발생시켜서 상기 제 1 메모리 뱅크로 출력하는 제 1 전원전압 발생회로와;상기 제 2 메모리 뱅크의 비트라인 결함 정보가 저장되고, 상기 제 2 메모리 뱅크에 비트라인 결함이 발생한 경우에 논리값 1의 신호를 출력하는 제 2 퓨즈롬과;상기 제 2 퓨즈롬에서 출력되는 신호와 상기 셀프 리프레쉬 인에이블 신호가 입력되고, 상기 제 2 퓨즈롬의 출력신호와 상기 셀프 리프레쉬 인에이블 신호의 논리값이 모두 1일 때 역시 논리값 1의 제 2 선택신호를 출력하는 제 2 논리게이트와;상기 노멀 레퍼런스 전원전압과 상기 리프레쉬 레퍼런스 전원전압이 입력되고, 상기 제 2 선택신호가 선택신호로서 입력되며, 상기 제 2 선택신호의 논리값이 0일 때 상기 노멀 레퍼런스 전원전압을 제 2 기준 전원전압으로서 출력하고, 상기 제 2 선택신호의 논리값이 1일 때 상기 리프레쉬 레퍼런스 전원전압을 상기 제 2 기준 전원전압으로서 출력하는 제 3 멀티플렉서와:상기 제 2 멀티플렉서에서 출력되는 상기 제 2 기준 전원전압을 기준으로 하여 소정 레벨의 제 2 전원전압을 발생시켜서 상기 제 2 메모리 뱅크로 출력하는 제 2 전원전압 발생회로와;상기 노멀 레퍼런스 승압전압과 상기 리프레쉬 레퍼런스 승압전압이 입력되고, 상기 제 2 선택신호가 선택신호로서 입력되며, 상기 제 2 선택신호의 논리값이 0일 때 상기 노멀 레퍼런스 승압전압을 제 2 기준 승압전압으로서 출력하고, 상기 제 2 선택신호의 논리값이 1일 때 상기 리프레쉬 레퍼런스 승압전압을 상기 제 2 기준 승압전압으로서 출력하는 제 4 멀티플렉서와;상기 제 4 멀티플렉서에서 출력되는 상기 제 2 기준 승압전압을 기준으로 하여 소정 레벨의 제 2 승압전압을 발생시켜서 상기 제 2 메모리 뱅크로 출력하는 제 2 승압전압 발생회로와;상기 제 1 승압전압 발생회로의 출력단과 상기 제 2 승압전압 발생회로의 출력단 사이를 스위칭하도록 연결되어, 상기 셀프 리프레쉬 인에이블 신호가 하이레벨일때 턴 오프되는 제 1 스위치와;상기 제 1 전원전압 발생회로의 출력단과 상기 제 2 전원전압 발생회로의 출력단 사이를 스위칭하도록 연결되어, 상기 셀프 리프레쉬 인에이블 신호가 하이레벨일때 턴 오프되는 제 2 스위치를 포함하는 반도체 메모리의 리프레쉬 제어회로.
- 청구항 1에 있어서, 상기 제 1 승압전압과 상기 제 2 승압전압은 상기 제 1 전원전압 또는 상기 제 2 전원전압보다 메모리 셀 트랜지스터의 임계전압 이상 높은 반도체 메모리의 리프레쉬 제어회로.
- 청구항 1에 있어서, 상기 제 1 논리 게이트와 상기 제 2 논리 게이트가 앤드 게이트인 반도체 메모리의 리프레쉬 제어회로.
Priority Applications (1)
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|---|---|---|---|
| KR1019980006868A KR100480901B1 (ko) | 1998-03-03 | 1998-03-03 | 반도체메모리의리프레쉬제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980006868A KR100480901B1 (ko) | 1998-03-03 | 1998-03-03 | 반도체메모리의리프레쉬제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990073763A KR19990073763A (ko) | 1999-10-05 |
| KR100480901B1 true KR100480901B1 (ko) | 2005-07-18 |
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ID=37303583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980006868A KR100480901B1 (ko) | 1998-03-03 | 1998-03-03 | 반도체메모리의리프레쉬제어회로 |
Country Status (1)
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|---|---|
| KR (1) | KR100480901B1 (ko) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
| JPH0765571A (ja) * | 1993-08-27 | 1995-03-10 | Nec Corp | 半導体記憶装置 |
| KR960026802A (ko) * | 1994-12-08 | 1996-07-22 | 문정환 | 반도체 메모리 소자 |
| KR19980022291A (ko) * | 1996-09-20 | 1998-07-06 | 김광호 | 반도체 메모리 장치의 내부 전압 변환기 및 그 구동 방법 |
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-
1998
- 1998-03-03 KR KR1019980006868A patent/KR100480901B1/ko not_active IP Right Cessation
Patent Citations (6)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990073763A (ko) | 1999-10-05 |
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