KR20070091451A - 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법 - Google Patents

반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법 Download PDF

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Abstract

본 발명은 소정 펄스 신호를 입력 받아 적어도 하나의 제 1 제어신호에 맞도록 상기 소정 펄스 신호의 펄스 폭을 조정하는 펄스 폭 조정수단, 및 상기 펄스 폭 조정수단에서 출력된 펄스 신호를 적어도 하나의 제 2 제어신호에 상응하는 타이밍에 천이시켜 센스앰프 스트로브 신호를 생성하는 신호 생성수단을 포함한다.
센스앰프, 지연시간, 테스트 모드

Description

반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법{Apparatus and Method for Generating Sense Amp Strobe Signal of Semiconductor Memory}
도 1은 일반적인 반도체 메모리의 데이터 버스 센스앰프 관련구성을 나타낸 블록도,
도 2는 종래의 기술에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치의 구성을 나타낸 회로도,
도 3은 도 2의 딜레이의 내부 구성을 나타낸 회로도,
도 4는 본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치의 구성을 나타낸 회로도,
도 5는 도 4의 제 1 지연부의 내부 구성을 나타낸 회로도,
도 6은 도 4의 제 1 지연시간 설정부의 내부 구성을 나타낸 회로도,
도 7은 본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치의 각부 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 펄스 폭 조정부 110: 제 1 지연부
111: 지연소자 어레이 112: 지연소자 활성화부
120: 제 1 지연시간 설정부 121: 래치
200: 신호 생성부 210: 제 2 지연부
220: 제 2 지연시간 설정부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법에 관한 것이다.
일반적으로 반도체 메모리는 도 1에 도시된 바와 같이, 리드(Read) 동작시 메모리 셀의 데이터가 BLSA(Bit Line Sense Amp)를 통해 감지 및 증폭되어 데이터 버스(DBT/DBB)에 실리고, 상기 데이터 버스(DBT/DBB)에 실린 데이터가 DBSA(Data Bus Sense Amp)를 통해 감지 및 증폭되어 글로벌 데이터 버스(GIO)에 실리고 소정의 처리절차를 거쳐 패드(Pad)를 통해 반도체 메모리 외부로 출력된다.
상기 DBSA는 센스앰프 스트로브 신호(이하, DBSAEN)에 따라 데이터 감지 및 증폭동작을 수행한다.
상기 DBSAEN의 인에이블 타이밍은 DBSA의 동작시점을 지정하고, 그 펄스 폭은 상기 DBSA의 구동시간을 지정한다. 따라서 DBSAEN은 반도체 메모리의 리드 동작 특성을 좌우하는 중요한 요소이다.
종래의 기술에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치는 도 2에 도시된 바와 같이, 리드 명령에 따라 생성된 리드 펄스(이하, RDP)를 입력받는 인버터(IV1), 상기 인버터(IV1)의 출력을 지연시키는 딜레이(10), 상기 인버터 (IV1)의 출력과 상기 딜레이(10)의 출력을 입력받는 낸드 게이트(ND1), 상기 낸드 게이트(ND1)의 출력을 지연시켜 상기 DBSAEN을 출력하는 딜레이(20)를 포함한다.
상기 딜레이(10, 20)의 구성은 동일하며, 도 3에 도시된 바와 같이, 인버터 어레이의 연결 노드들 중에서 몇 개의 노드와 출력단을 스위치(11 ~ 13)를 통해 연결하여 서로 다른 지연시간을 갖는 지연패스(Delay Path)를 구성하고 그 중 하나의 스위치를 온 시켜 그에 해당하는 지연시간이 설정되도록 하였다. 이때 스위치(11 ~ 13)는 금속재질로 형성된다.
이와 같이 구성된 종래의 기술은 입력된 RDP를 상기 딜레이(10, 20)를 통해 상기 지연시켜 상기 DBSAEN을 생성하고, 상기 딜레이(10, 20) 각각에 설정된 지연시간에 의해 상기 DBSAEN의 펄스 폭과 인에이블 타이밍이 조절된다.
그러나 종래의 기술에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치는 다음과 같은 문제점이 있다.
첫째, DBSAEN의 펄스 폭과 인에이블 타이밍을 조절해야 할 경우, 금속 스위치에 대한 리비전(Revision) 작업을 수행해야 하는데, 이 작업을 수행하기 위해서는 많은 시간과 많은 비용이 소요된다.
둘째, 지연시간 조정 범위가 매우 한정되어 대략적인 조정만이 가능할 뿐 세밀한 DBSAEN 펄스 폭 및 인에이블 타이밍 조절이 불가능하다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 간편하게 센스앰프 스트로브 신호의 타이밍을 조정할 수 있도록 한 반도체 메모리의 센 스앰프 스트로브 신호 생성장치 및 방법을 제공함에 그 목적이 있다.
본 발명은 세밀한 센스앰프 스트로브 신호 타이밍 조정이 가능하도록 한 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법을 제공함에 또 다른 목적이 있다.
본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치는 소정 펄스 신호를 입력 받아 적어도 하나의 제 1 제어신호에 맞도록 상기 소정 펄스 신호의 펄스 폭을 조정하는 펄스 폭 조정수단; 및 상기 펄스 폭 조정수단에서 출력된 펄스 신호를 적어도 하나의 제 2 제어신호에 상응하는 타이밍에 천이시켜 센스앰프 스트로브 신호를 생성하는 신호 생성수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치는 소정 펄스 신호를 입력 받아 제 1 지연시간 설정신호에 맞도록 상기 소정 펄스 신호의 펄스 폭을 조정하는 펄스 폭 조정수단; 및 상기 펄스 폭 조정수단에서 출력된 펄스 신호를 제 2 지연시간 설정신호에 상응하는 타이밍에 천이시켜 센스앰프 스트로브 신호를 생성하는 신호 생성수단을 포함함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성방법은 제 1 및 제 2 지연부를 갖는 반도체 메모리의 센스앰프 스트로브 신호 생성방법에 있어서, 적어도 하나의 제 1 제어신호에 따라 상기 제 1 지연부의 지연소자를 선택적으로 활성화시켜 그에 상응하는 시간만큼 상기 소정 펄스 신호를 지연시키는 단계; 상기 소정 펄스 신호와 지연된 소정 펄스 신호를 이용하여 상기 센스앰프 스트로브 신호의 펄스 폭을 조정하는 단계; 및 적어도 하나의 제 2 제어신호에 따라 상기 제 2 지연부의 지연소자를 선택적으로 활성화시키고 그에 상응하는 시간만큼 상기 펄스 폭이 조정된 센스앰프 스트로브 신호의 인에이블 타이밍을 지연시키는 단계를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성방법은 각각 복수개의 지연소자를 포함하는 제 1 지연부 및 제 2 지연부, 퓨즈 연결상태에 따라 상기 제 1 지연부 및 제 2 지연부 각각의 지연소자를 선택적으로 활성화시키기 위한 제 1 지연시간 설정신호와 제 2 지연시간 설정신호를 출력하는 제 1 지연시간 설정부 및 제 2 지연시간 설정부를 갖는 반도체 메모리의 센스앰프 스트로브 신호 생성방법에 있어서, 제 1 테스트 모드 신호에 상응하도록 상기 제 1 지연소자 어레이의 지연소자를 선택적으로 활성화시켜 그에 상응하는 시간만큼 소정 펄스 신호를 지연시키는 단계; 상기 소정 펄스 신호와 지연된 소정 펄스 신호를 이용하여 상기 센스앰프 스트로브 신호의 펄스 폭을 조정하는 단계; 제 2 테스트 모드 신호에 상응하도록 상기 제 2 지연소자 어레이의 지연소자를 선택적으로 활성화시켜 그에 상응하는 시간만큼 상기 펄스 폭이 조정된 센스앰프 스트로브 신호의 인에이블 타이밍을 지연시키는 단계; 및 상기 제 1 테스트 모드 신호와 제 2 테스트 모드 신호 각각의 조합 중에서 하나와 동일한 값을 상기 제 1 지연시간 설정부와 제 2 지연시간 설정부에 저장하는 단계를 포함함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법의 실시예를 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치의 구성을 나타낸 회로도, 도 5는 도 4의 제 1 지연부의 내부 구성을 나타낸 회로도, 도 6은 도 4의 제 1 지연시간 설정부의 내부 구성을 나타낸 회로도, 도 7은 본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치의 각부 파형도이다.
본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치의 실시예는 도 4에 도시된 바와 같이, 소정 펄스 신호 즉, 리드(Read) 명령에 따라 생성된 리드 펄스(이하, RDP)를 입력 받아 적어도 하나의 제 1 제어신호에 맞도록 상기 소정 펄스 신호의 펄스 폭을 조정하는 펄스 폭 조정부(100), 상기 펄스 폭 조정부(100)에서 출력된 펄스 신호를 적어도 하나의 제 2 제어신호에 상응하는 타이밍에 천이시켜 센스앰프 스트로브 신호(이하, DBSAEN)를 생성하는 신호 생성부(200)를 포함한다.
상기 제 1 제어신호는 제 1 테스트 모드 신호(이하, TM1<0:3>)와 제 1 지연시간 설정 신호(이하, F1<0:3>) 중에서 적어도 하나를 포함한다.
상기 제 2 제어신호는 제 2 테스트 모드 신호(이하, TM2<0:3>)와 제 2 지연시간 설정 신호(이하, F2<0:3>) 중에서 적어도 하나를 포함한다.
상기 펄스 폭 조정부(100)는 상기 RDP와 소정 시간 지연된 RDP 중에서 어느 하나라도 하이이면 하이를 출력하는 방식으로 DBSAEN의 펄스 폭을 조정하도록 구성된다. 즉, 상기 RDP를 입력받는 인버터(IV11), 복수의 지연소자 중에서 상기 TM1<0:3> 또는 F1<0:3>에 따라 활성화된 지연소자에 따른 지연시간 만큼 상기 인버터(IV11)의 출력을 지연시키는 제 1 지연부(110), 내부의 퓨즈(FUSE0 ~ FUSE3) 상 태에 따라 상기 F1<0:3>을 출력하는 제 1 지연시간 설정부(120), 상기 인버터(IV11)의 출력과 상기 제 1 지연부(110)의 출력을 입력받는 낸드 게이트(ND11)를 포함한다.
상기 신호 생성부(200)는 복수의 지연소자 중에서 상기 TM2<0:3> 또는 F2<0:3>에 따라 활성화된 지연소자에 따른 지연시간 만큼 상기 펄스 폭 조정부(100)의 낸드 게이트(ND11)의 출력을 지연시켜 상기 DBSAEN을 생성하는 제 2 지연부(210), 내부의 퓨즈(이하, FUSE0 ~ FUSE3) 상태에 따라 상기 F2<0:3>을 출력하는 제 2 지연시간 설정부(220)를 포함한다.
상기 제 1 지연부(110)와 제 2 지연부(210)는 입력되는 제어신호만 다를 뿐 그 내부 구성은 동일하다. 따라서 제 1 지연부(110)의 내부 구성을 설명하면 도 5에 도시된 바와 같이, 입력단에 연결된 제 1 인버터(IV20), 출력단에 연결된 제 2 인버터(IV21), 상기 제 1 인버터(IV20)의 출력과 제 2 인버터(IV21)의 입력을 연결하는 신호라인에 연결된 복수개의 커패시터(C11, C12, C21, C22, C31, C32, C41, C42)를 포함하는 지연소자 어레이(111), 상기 TM1<0:3> 또는 F1<0:3>에 따라 상기 지연소자 어레이(111)의 복수개의 커패시터(C11, C12, C21, C22, C31, C32, C41, C42)를 선택적으로 활성화시키는 지연소자 활성화부(112)를 포함한다.
상기 지연소자 어레이(111)는 상기 제 1 인버터(IV20)의 출력과 제 2 인버터(IV21)의 입력을 연결하는 신호라인 양측에 병렬 연결된 제 1 커패시터 그룹(C11, C21, C31, C41) 및 제 2 커패시터 그룹(C12, C22, C32, C42)을 포함한다. 상기 제 1 커패시터 그룹(C11, C21, C31, C41)은 PMOS 트랜지스터의 소오스와 드레인을 연 결하여 커패시터를 구성한 것이고, 제 2 커패시터 그룹(C12, C22, C32, C42)은 NMOS 트랜지스터의 소오스와 드레인을 연결하여 커패시터를 구성한 것이다.
상기 제 1 커패시터 그룹(C11, C21, C31, C41)과 제 2 커패시터 그룹(C12, C22, C32, C42)은 서로 마주보는 커패시터가 직렬 연결되어 한 쌍을 이룬다. 즉, C11과 C12, C21과 C22, C31과 C32, C41과 C42가 각각 한 쌍을 이루고, 그 커패시터 쌍들은 동일하게 활성화 또는 비활성화된다. 이때 커패시터 쌍(C41, C42)은 다른 커패시터에 비해 가장 큰 충전용량을 갖도록 형성된다.
상기 지연소자 활성화부(112)는 상기 TM1<0:3>과 F1<0:3>의 동일 순번 신호쌍(TM1<0>와 F1<0>, TM1<1>과 F1<1>, TM1<2>과 F1<2>) 중에서 하나라도 인에이블되면 그에 해당하는 커패시터 쌍을 동시에 활성화시키는 한편, 상기 TM1<3>과 F1<3>이 모두 디스에이블 되었을 때 그에 해당하는 커패시터 쌍을 동시에 활성화시키도록 구성되고 상기 TM1<3>과 F1<3> 중에서 하나라도 인에이블되면 그에 해당하는 커패시터 쌍을 동시에 비활성화시키도록 구성된다.
즉, TM1<0>와 F1<0>을 입력받는 제 1 노아 게이트(NR21), 상기 제 1 노아 게이트(NR21)의 출력을 입력받는 제 3 인버터(IV22), 상기 제 3 인버터(IV22)의 출력을 입력받는 제 4 인버터(IV23), TM1<1>과 F1<1>을 입력받는 제 2 노아 게이트(NR22), 상기 제 2 노아 게이트(NR22)의 출력을 입력받는 제 5 인버터(IV24), 상기 제 5 인버터(IV24)의 출력을 입력받는 제 6 인버터(IV25), TM1<2>과 F1<2>을 입력받는 제 3 노아 게이트(NR23), 상기 제 3 노아 게이트(NR23)의 출력을 입력받는 제 7 인버터(IV26), 상기 제 7 인버터(IV26)의 출력을 입력받는 제 8 인버터(IV27), TM1<3>과 F1<3>을 입력받는 제 4 노아 게이트(NR24), 상기 제 4 노아 게이트(NR24)의 출력을 입력받는 제 9 인버터(IV28), 상기 제 9 인버터(IV28)의 출력을 입력받는 제 10 인버터(IV29)를 포함한다. 또한 상기 제 3 인버터(IV22)와 제 4 인버터(IV23)의 출력이 상기 커패시터 쌍(C12, C11)의 게이트에 연결된다. 상기 제 5 인버터(IV24)와 제 6 인버터(IV25)의 출력이 상기 커패시터 쌍(C22, C21)의 게이트에 연결된다. 상기 제 7 인버터(IV26)와 제 8 인버터(IV27)의 출력이 상기 커패시터 쌍(C32, C31)의 게이트에 연결된다. 상기 제 9 인버터(IV28)와 제 10 인버터(IV29)의 출력이 상기 커패시터 쌍(C41, C42)의 게이트에 연결된다.
상기 제 1 지연시간 설정부(120)는 도 6에 도시된 바와 같이, F1<0> ~ F1<3>을 각각 생성하는 회로들이 구비되어 있으며, 상기 회로들의 구성은 모두 동일하다. 따라서 그 중 하나인 F1<0>을 생성하는 회로의 구성을 설명하면, 일단이 전원단(VDD)에 연결된 FUSE0, 드레인이 상기 FUSE0의 타단에 연결되고 소오스가 접지되며 게이트에 리셋신호(RST)를 입력받는 제 1 트랜지스터(M31), 상기 FUSE0와 상기 제 1 트랜지스터(M31)의 연결노드 레벨을 입력받아 F1<0>를 출력하는 래치(121)를 포함한다. 상기 래치(121)는 상기 FUSE0와 상기 제 1 트랜지스터(M31)의 연결노드에 연결된 인버터(IV31), 드레인이 상기 인버터(IV31)의 입력단에 연결되고 소오스가 접지되며 게이트에 상기 인버터(IV31)의 출력을 입력받는 제 2 트랜지스터(M32)를 포함한다. 상기 FUSE0가 컷팅되지 않으면, 전원(VDD) 레벨에 따른 하이 신호가 상기 래치(121)를 통해 반전되어 F1<0>은 로우로 유지된다. 한편, 상기 FUSE0가 컷팅되어 있으면 반도체 메모리 초기 동작시 입력되는 리셋(RST) 펄스에 의해 제 1 트랜지스터(M31)가 턴온 되므로 접지단 레벨(VSS)에 따른 로우 신호가 상기 래치(121)를 통해 반전되어 F1<0>은 하이로 유지된다. 이와 같은 방식으로 FUSE1, FUSE2 및 FUSE3의 컷팅 상태에 따라 F1<1>, F1<2> 및 F1<3>의 레벨도 정해진다.
이때 FUSE0 ~ FUSE3 중에서 하나도 컷팅하지 않은 경우와 모두 컷팅한 경우까지 16가지 조합에 따라 생성된 F1<0:3>에 의해 지연소자 어레이(111)의 커패시터들을 선택적으로 동작시켜 16가지의 지연시간을 갖도록 할 수 있으며, 퓨즈의 수를 변경하여 구현 가능한 지연시간의 수를 증가 또는 감소시킬 수 있다. 즉, FUSE0 ~ FUSE3 중에서 하나도 컷팅하지 않은 경우, 두개의 커패시터(C41, C42)가 활성화되고 나머지는 비활성화된다. 상기 C41, C42만 활성화된 경우의 지연시간을 디폴트(Default)로 정하고, 다른 커패시터를 선택적으로 활성화시킴으로써 지연시간을 소정 시간 단위(예를 들어 pico second)로 증가시킬 수 있다. 또한 C41, C42를 비활성화시키고 다른 커패시터를 선택적으로 활성화시킴으로써 지연시간을 상기 소정 시간 단위로 감소시킬 수 있다.
상기 제 2 지연시간 설정부(220)는 상기 제 1 지연시간 설정부(120)와 입력되는 제어신호만 다를 뿐 그 내부 구성은 동일하다.
한편, 상술한 본 발명 실시예의 구성에서 도 5의 지연소자 어레이(111)는 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 커패시터 쌍을 동시에 활성화시키는 방식을 이용한 예를 기술하였다. 그러나 이는 반도체의 N영역과 P영역 중에서 어느 한 영역만을 사용함에 따른 레이아웃(Layout) 사이즈 증가를 줄이기 위한 것이다. 그러나 N영역과 P영역 중에서 어느 한 영역만을 사용하여 지연소자 어레이 (111)를 구현하여도 동일한 동작이 가능하다. 즉, 제 1 커패시터 그룹(C11, C21, C31, C41) 또는 제 2 커패시터 그룹(C12, C22, C32, C42) 중에서 하나만 이용하는 것도 가능하다. 그리고 이 경우 지연시간 활성화부(112)의 구성이 변경된다. 예를 들어, 상기 지연소자 어레이(111)의 제 2 커패시터 그룹(C12, C22, C32, C42)만을 사용한다면 상기 제 1 커패시터 그룹(C11, C21, C31, C41)에 관련된 IV23, IV25, IV27, 및 IV29 및 이들 각각의 출력라인을 제거한 회로를 구성하면 된다.
또한 본 발명 실시예는 테스트 모드 신호 TM1<0:3> 및 TM2<0:3>를 적용한 예를 기술한 것이다. 그러나 상기 TM1<0:3> 및 TM2<0:3>은 테스트를 통해 F1<0:3>과 F2<0:3>를 보다 정확하고 간편하게 설정할 수 있도록 한 예를 든 것이다. 그러나 상기 테스트 모드 신호를 적용하지 않고, F1<0:3>과 F2<0:3>만을 사용하여도 DBSAEN의 펄스 폭과 인에이블 타이밍을 원하는 수준으로 조정하는 것은 가능하다. 이 경우 도 5의 지연소자 활성화부(112)는 상기 F1<0:3>과 F2<0:3> 각각의 비트 수 만큼의 인버터로 구성하면 된다. 이는 상술한 지연소자 어레이(111)의 커패시터 쌍을 동시에 활성화 또는 비활성시키기 위해서는 상기 F1<0:3>과 F2<0:3>와 그에 반대되는 레벨의 신호가 필요하기 때문이다.
이와 같이 구성된 본 발명의 실시예의 동작을 설명하면 다음과 같다.
도 7에 도시된 바와 같이, 상기 리드 명령에 따라 생성된 RDP가 펄스 폭 조정부(100)의 인버터(IV11)를 통해 A와 같이 반전되고, 상기 인버터(IV11)의 출력이 제 1 지연부(110)를 통해 TM1<0:3> 또는 F1<0:3>에 해당하는 시간만큼 지연되어 B와 같이 출력된다. 그리고 상기 A와 B가 낸드 게이트(ND11)에 입력되어 펄스 폭이 조정된 파형 C가 출력된다.
상기 펄스 폭 조정부(100)의 출력 C가 신호 생성부(200)의 제 2 지연부(210)를 통해 TM2<0:3>와 F2<0:3>에 해당하는 시간만큼 지연된 타이밍에 DBSAEN이 인에이블된다.
상기 DBSAEN의 펄스 폭은 제 1 지연부(110)의 지연시간에 의해 결정되고 상기 DBSAEN의 인에이블 타이밍은 제 2 지연부(210)의 지연시간에 의해 결정되는데, 제 1 지연부(110)와 제 2 지연부(210)의 동작은 동일하다.
상기 제 1 지연부(110)는 상기 F1<0:3>에 의해 지연시간의 증가 또는 감소가 가능하다. 따라서 원하는 지연시간에 맞도록 상기 제 1 지연시간 설정부(120)의 FUSE0 ~ FUSE3을 컷팅함에 따른 F1<0:3>이 상기 제 1 지연부(110)에 입력되도록 하면 된다.
상기 제 2 지연부(210) 또한 F2<0:3>에 의해 지연시간의 증가 또는 감소가 가능하다. 따라서 원하는 지연시간에 맞도록 상기 제 2 지연시간 설정부(220)의 FUSE0 ~ FUSE3을 컷팅함에 따른 F2<0:3>이 상기 제 2 지연부(210)에 입력되도록 하면 된다.
상기 TM1<0:3>과 TM<0:3>은 상기 F1<0:3>과 F2<0:3>을 확정하기 전에 최적의 지연시간을 찾기 위한 테스트 모드를 진행하기 위해 부가된 것이다. 즉, TM1<0:3>은 F1<0:3>과 동일하게 상기 제 1 지연부(110)의 커패시터들을 선택적으로 활성화시킬 수 있으며, TM2<0:3>은 F2<0:3>과 동일하게 상기 제 2 지연부(210)의 커패시터들을 선택적으로 활성화시킬 수 있다.
따라서 반도체 메모리의 동작상태를 테스트 모드로 설정한 후, 상기 TM1<0:3>과 TM2<0:3>을 독립적으로 변경해가며, 그에 따른 DBSAEN으로 데이터 출력의 정상 동작여부를 테스트하여 최적의 DBSAEN의 펄스 폭과 인에이블 타이밍을 찾는다.
이와 같은 테스트 과정을 통해 최적의 DBSAEN의 펄스 폭과 인에이블 타이밍이 결정되면, 해당 TM1<0:3>과 TM2<0:3> 값과 동일한 F1<0:3>과 F2<0:3>이 출력되도록 제 1 지연시간 설정부(120)와 제 2 지연시간 설정부(220)의 FUSE0 ~ FUSE3을 각각 컷팅하면 된다.
본 발명은 상술한 바와 같이, 16가지 지연시간 조합을 통해 종래의 기술에 비해 광범위하고 세밀한 센스앰프 스트로브 신호의 펄스 폭 및 인에이블 타이밍 조정이 가능하다.
상술한 본 발명은 16가지 조합에 따른 지연시간 경우의 수를 이용한 센스앰프 스트로브 신호 생성장치의 실시예를 기술하였지만, 커패시터의 수를 늘리고 그와 연계된 회로구성의 변경을 통해 지연시간 조합의 경우의 수를 늘림으로써 더욱 광범위하고 세밀한 펄스 폭 및 인에이블 타이밍 조정이 가능한 센스앰프 스트로브 신호 생성장치를 제공하는 것도 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법은 다음과 같은 효과가 있다.
첫째, 리비전(Revision) 작업 없이 간단한 퓨즈 컷팅을 통해 센스앰프 스트로브 신호의 펄스 폭과 인에이블 타이밍을 조절할 수 있으므로 시간 및 비용을 절감할 수 있다.
둘째, 센스앰프 스트로브 신호의 펄스 폭 및 인에이블 타이밍을 매우 세밀하게 조정할 수 있으므로 반도체 메모리의 성능 및 신뢰성을 향상시킬 수 있다.

Claims (53)

  1. 소정 펄스 신호를 입력 받아 적어도 하나의 제 1 제어신호에 맞도록 상기 소정 펄스 신호의 펄스 폭을 조정하는 펄스 폭 조정수단; 및
    상기 펄스 폭 조정수단에서 출력된 펄스 신호를 적어도 하나의 제 2 제어신호에 상응하는 타이밍에 천이시켜 센스앰프 스트로브 신호를 생성하는 신호 생성수단을 포함하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  2. 제 1 항에 있어서,
    상기 소정 펄스는 리드(Read) 명령에 따라 생성된 리드 펄스인 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  3. 제 1 항에 있어서,
    상기 제 1 제어신호는 제 1 테스트 모드 신호와 제 1 지연시간 설정 신호 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  4. 제 1 항에 있어서,
    상기 펄스 폭 조정수단은
    상기 소정 펄스 신호의 인에이블 구간과 상기 제 1 제어신호에 따라 소정 시 간 지연된 상기 소정 펄스 신호의 인에이블 구간동안 상기 인에이블 구간의 신호 레벨과 동일한 레벨이 유지되는 신호를 출력하도록 구성된 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  5. 제 1 항에 있어서,
    상기 펄스 폭 조정수단은
    상기 소정 펄스를 입력받는 인버터,
    복수의 지연소자 중에서 상기 적어도 하나의 제 1 제어신호에 따라 활성화된 지연소자에 따른 지연시간 만큼 상기 인버터의 출력을 지연시키는 지연부,
    내부 퓨즈의 연결 상태에 따라 상기 적어도 하나의 제 1 제어신호 중 하나를 출력하는 제 1 지연시간 설정부, 및
    상기 인버터의 출력과 상기 제 1 지연부의 출력을 입력받는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  6. 제 5 항에 있어서,
    상기 지연부는
    입출력 신호라인에 연결된 복수개의 지연소자를 포함하는 지연소자 어레이, 및
    상기 적어도 하나의 제 1 제어신호에 따라 상기 복수개의 지연소자를 선택적으로 활성화시키는 지연소자 활성화부를 포함하는 것을 특징으로 하는 반도체 메모 리의 센스앰프 스트로브 신호 생성장치.
  7. 제 6 항에 있어서,
    상기 복수개의 지연소자는
    상기 신호라인 일측 또는 양측에 병렬 연결된 적어도 하나의 커패시터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  8. 제 7 항에 있어서,
    상기 적어도 하나의 커패시터 그룹은
    PMOS 트랜지스터의 소오스와 드레인을 연결하여 구성한 커패시터 복수개를 포함하는 제 1 커패시터 그룹, 및 NMOS 트랜지스터의 소오스와 드레인을 연결하여 구성한 커패시터 복수개를 포함하는 2 커패시터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  9. 제 8 항에 있어서,
    상기 제 1 커패시터 그룹과 제 2 커패시터 그룹은 서로 마주보는 커패시터가 직렬 연결되어 한 쌍을 이루고 동일하게 활성화 또는 비활성화되는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  10. 제 9 항에 있어서,
    상기 커패시터 쌍 중에서 적어도 한 쌍은 다른 커패시터 쌍에 비해 큰 충전용량을 갖는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  11. 제 6 항에 있어서,
    상기 지연소자 활성화부는
    상기 적어도 하나의 제어신호의 동일 순번 신호쌍 중에서 하나라도 인에이블되면 그에 해당하는 지연소자를 활성화 또는 비활성화 시키도록 구성됨을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  12. 제 6 항에 있어서,
    상기 지연소자 활성화부는
    상기 적어도 하나의 제 1 제어신호의 동일 순번 신호쌍 각각에 대해 구비된 복수개의 로직회로를 포함하며, 상기 로직회로는 상기 동일 순번 신호쌍을 입력받는 노아 게이트, 상기 노아 게이트의 출력을 입력받는 제 1 인버터, 및 상기 제 1 인버터의 출력을 입력받는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  13. 제 6 항에 있어서,
    상기 지연소자 활성화부는
    상기 적어도 하나의 제 1 제어신호의 동일 순번 신호쌍 각각에 대해 구비된 복수개의 로직회로를 포함하며, 상기 로직회로는 상기 동일 순번 신호쌍을 입력받는 노아 게이트, 및 상기 노아 게이트의 출력을 입력받는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  14. 제 5 항에 있어서,
    상기 제 1 지연시간 설정부는
    상기 제 1 제어신호 중에서 하나의 비트(Bit) 수 만큼 구비된 복수개의 로직회로를 포함하며, 상기 로직회로는 일단이 전원단에 연결된 퓨즈, 드레인이 상기 퓨즈의 타단에 연결되고 소오스가 접지되며 게이트에 리셋신호를 입력받는 제 1 트랜지스터, 및 상기 퓨즈와 상기 제 1 트랜지스터의 연결노드 레벨을 입력받는 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  15. 제 14 항에 있어서,
    상기 래치는
    상기 퓨즈와 상기 제 1 트랜지스터의 연결노드에 연결된 인버터, 및 드레인이 상기 인버터의 입력단에 연결되고 소오스가 접지되며 게이트에 상기 인버터의 출력을 입력받는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  16. 제 1 항에 있어서,
    상기 제 2 제어신호는 제 2 테스트 모드 신호와 제 2 지연시간 설정 신호 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  17. 제 1 항에 있어서,
    상기 신호 생성수단은
    복수개의 지연소자 중에서 상기 적어도 하나의 제 2 제어신호에 따라 활성화된 지연소자에 따른 지연시간 만큼 상기 펄스 폭 조정수단의 출력을 지연시켜 상기 센스앰프 스트로브 신호를 생성하는 지연부, 및
    내부 퓨즈의 연결 상태에 따라 상기 적어도 하나의 제 2 제어신호 중에서 하나를 출력하는 제 2 지연시간 설정부를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  18. 제 17 항에 있어서,
    상기 지연부는
    입출력 신호라인에 연결된 복수개의 지연소자를 포함하는 지연소자 어레이, 및
    상기 적어도 하나의 제 2 제어신호에 따라 상기 복수개의 지연소자를 선택적으로 활성화시키는 지연소자 활성화부를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  19. 제 18 항에 있어서,
    상기 복수개의 지연소자는
    상기 신호라인 일측 또는 양측에 병렬 연결된 적어도 하나의 커패시터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 커패시터 그룹은
    PMOS 트랜지스터의 소오스와 드레인을 연결하여 구성한 커패시터 복수개를 포함하는 제 1 커패시터 그룹, 및 NMOS 트랜지스터의 소오스와 드레인을 연결하여 구성한 커패시터 복수개를 포함하는 제 2 커패시터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  21. 제 20 항에 있어서,
    상기 제 1 커패시터 그룹과 제 2 커패시터 그룹은 서로 마주보는 커패시터가 직렬 연결되어 한 쌍을 이루고 동일하게 활성화 또는 비활성화되는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  22. 제 21 항에 있어서,
    상기 커패시터 쌍 중에서 적어도 한 쌍은 다른 커패시터 쌍에 비해 큰 충전용량을 갖는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  23. 제 18 항에 있어서,
    상기 지연소자 활성화부는
    상기 적어도 하나의 제어신호의 동일 순번 신호쌍 중에서 하나라도 인에이블되면 그에 해당하는 지연소자를 활성화 또는 비활성화 시키도록 구성됨을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  24. 제 18 항에 있어서,
    상기 지연소자 활성화부는
    상기 적어도 하나의 제 1 제어신호의 동일 순번 신호쌍 각각에 대해 구비된 복수개의 로직회로를 포함하며, 상기 로직회로는 상기 동일 순번 신호쌍을 입력받는 노아 게이트, 상기 노아 게이트의 출력을 입력받는 제 1 인버터, 및 상기 제 1 인버터의 출력을 입력받는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  25. 제 18 항에 있어서,
    상기 지연소자 활성화부는
    상기 적어도 하나의 제 1 제어신호의 동일 순번 신호쌍 각각에 대해 구비된 복수개의 로직회로를 포함하며, 상기 로직회로는 상기 동일 순번 신호쌍을 입력받는 노아 게이트, 및 상기 노아 게이트의 출력을 입력받는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  26. 제 17 항에 있어서,
    상기 제 2 지연시간 설정부는
    상기 제 2 제어신호 중에서 하나의 비트(Bit) 수 만큼 구비된 복수개의 로직회로를 포함하며, 상기 로직회로는 일단이 전원단에 연결된 퓨즈, 드레인이 상기 퓨즈의 타단에 연결되고 소오스가 접지되며 게이트에 리셋신호를 입력받는 제 1 트랜지스터, 및 상기 퓨즈와 상기 제 1 트랜지스터의 연결노드 레벨을 입력받는 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  27. 소정 펄스 신호를 입력 받아 제 1 지연시간 설정신호에 맞도록 상기 소정 펄스 신호의 펄스 폭을 조정하는 펄스 폭 조정수단; 및
    상기 펄스 폭 조정수단에서 출력된 펄스 신호를 제 2 지연시간 설정신호에 상응하는 타이밍에 천이시켜 센스앰프 스트로브 신호를 생성하는 신호 생성수단을 포함하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  28. 제 27 항에 있어서,
    상기 소정 펄스는 리드(Read) 명령에 따라 생성된 리드 펄스인 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  29. 제 27 항에 있어서,
    상기 펄스 폭 조정수단은
    상기 소정 펄스 신호의 인에이블 구간과 상기 제 1 지연시간 설정신호에 따라 소정 시간 지연된 상기 소정 펄스 신호의 인에이블 구간동안 상기 인에이블 구간의 신호 레벨과 동일한 레벨이 유지되는 신호를 출력하도록 구성된 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  30. 제 27 항에 있어서,
    상기 펄스 폭 조정수단은
    상기 소정 펄스를 입력받는 인버터,
    복수의 지연소자 중에서 상기 제 1 지연시간 설정신호에 따라 활성화된 지연소자에 따른 지연시간 만큼 상기 인버터의 출력을 지연시키는 지연부,
    내부 퓨즈의 연결 상태에 따라 상기 제 1 지연시간 설정신호를 출력하는 제 1 지연시간 설정부, 및
    상기 인버터의 출력과 상기 지연부의 출력을 입력받는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  31. 제 30 항에 있어서,
    상기 지연부는
    입출력 신호라인에 연결된 복수개의 지연소자를 포함하는 지연소자 어레이, 및
    상기 제 1 지연시간 설정신호에 따라 상기 복수개의 지연소자를 선택적으로 활성화시키는 지연소자 활성화부를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  32. 제 31 항에 있어서,
    상기 복수개의 지연소자는
    상기 신호라인 일측 또는 양측에 병렬 연결된 적어도 하나의 커패시터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  33. 제 32 항에 있어서,
    상기 적어도 하나의 커패시터 그룹은
    PMOS 트랜지스터의 소오스와 드레인을 연결하여 구성한 커패시터 복수개를 포함하는 제 1 커패시터 그룹, 및 NMOS 트랜지스터의 소오스와 드레인을 연결하여 구성한 커패시터 복수개를 포함하는 제 2 커패시터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  34. 제 33 항에 있어서,
    상기 제 1 커패시터 그룹과 제 2 커패시터 그룹은 서로 마주보는 커패시터가 직렬 연결되어 한 쌍을 이루고 동일하게 활성화 또는 비활성화되는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  35. 제 34 항에 있어서,
    상기 커패시터 쌍 중에서 적어도 한 쌍은 다른 커패시터 쌍에 비해 큰 충전용량을 갖는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  36. 제 31 항에 있어서,
    상기 지연소자 활성화부는
    상기 제 1 지연시간 설정신호의 비트 수 만큼 구비된 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  37. 제 30 항에 있어서,
    상기 제 1 지연시간 설정부는
    상기 제 1 지연시간 설정신호의 비트(Bit) 수 만큼 구비된 복수개의 로직회로를 포함하며,
    상기 로직회로는 일단이 전원단에 연결된 퓨즈,
    드레인이 상기 퓨즈의 타단에 연결되고 소오스가 접지되며 게이트에 리셋신호를 입력받는 제 1 트랜지스터, 및
    상기 퓨즈와 상기 제 1 트랜지스터의 연결노드 레벨을 입력받는 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  38. 제 27 항에 있어서,
    상기 신호 생성수단은
    복수개의 지연소자 중에서 상기 제 2 지연시간 설정신호에 따라 활성화된 지연소자에 따른 지연시간 만큼 상기 펄스 폭 조정수단의 출력을 지연시켜 상기 센스앰프 스트로브 신호를 생성하는 지연부, 및
    내부 퓨즈의 연결 상태에 따라 상기 제 2 지연시간 설정신호를 출력하는 제 2 지연시간 설정부를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  39. 제 38 항에 있어서,
    상기 지연부는
    입출력 신호라인에 연결된 복수개의 지연소자를 포함하는 지연소자 어레이, 및
    상기 제 2 지연시간 설정신호에 따라 상기 복수개의 지연소자를 선택적으로 활성화시키는 지연소자 활성화부를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  40. 제 39 항에 있어서,
    상기 복수개의 지연소자는
    PMOS 트랜지스터의 소오스와 드레인을 연결하여 구성한 커패시터 복수개를 포함하는 제 1 커패시터 그룹, 및 NMOS 트랜지스터의 소오스와 드레인을 연결하여 구성한 커패시터 복수개를 포함하는 2 커패시터 그룹을 포함하고, 상기 제 1 커패시터 그룹과 제 2 커패시터 그룹에서 서로 마주보는 커패시터가 직렬 연결되어 한 쌍을 이루고 동일하게 활성화 또는 비활성화되는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  41. 제 39 항에 있어서,
    상기 지연소자 활성화부는
    상기 제 2 지연시간 설정신호의 비트 수 만큼 구비된 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  42. 제 38 항에 있어서,
    상기 제 2 지연시간 설정부는
    상기 제 2 지연시간 설정신호 중에서 하나의 비트(Bit) 수 만큼 구비된 복수개의 로직회로를 포함하며,
    상기 로직회로는 일단이 전원단에 연결된 퓨즈,
    드레인이 상기 퓨즈의 타단에 연결되고 소오스가 접지되며 게이트에 리셋신호를 입력받는 제 1 트랜지스터, 및
    상기 퓨즈와 상기 제 1 트랜지스터의 연결노드 레벨을 입력받는 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성장치.
  43. 제 1 및 제 2 지연부를 갖는 반도체 메모리의 센스앰프 스트로브 신호 생성방법에 있어서,
    적어도 하나의 제 1 제어신호에 따라 상기 제 1 지연부의 지연소자를 선택적으로 활성화시켜 그에 상응하는 시간만큼 상기 소정 펄스 신호를 지연시키는 단계;
    상기 소정 펄스 신호와 지연된 소정 펄스 신호를 이용하여 상기 센스앰프 스트로브 신호의 펄스 폭을 조정하는 단계; 및
    적어도 하나의 제 2 제어신호에 따라 상기 제 2 지연부의 지연소자를 선택적으로 활성화시키고 그에 상응하는 시간만큼 상기 펄스 폭이 조정된 센스앰프 스트로브 신호의 인에이블 타이밍을 지연시키는 단계를 포함하는 반도체 메모리의 센스 앰프 스트로브 신호 생성방법.
  44. 제 43 항에 있어서,
    상기 소정 펄스 신호는 리드 명령에 따라 입력된 리드 펄스인 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  45. 제 43 항에 있어서,
    상기 적어도 하나의 제 1 제어신호는 제 1 테스트 모드 신호와 퓨즈 연결상태에 따라 생성된 제 1 지연시간 설정 신호 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  46. 제 43 항에 있어서,
    상기 소정 펄스 신호를 적어도 하나의 제 1 제어신호에 따라 지연시키는 단계는
    상기 적어도 하나의 제 1 제어신호 중에서 하나라도 인에이블되면 상기 소정 펄스 신호를 지연시키는 단계임을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  47. 제 43 항에 있어서,
    상기 소정 펄스 신호와 상기 지연된 소정 펄스 신호를 이용하여 상기 센스앰 프 스트로브 신호의 펄스 폭을 조정하는 단계는
    상기 소정 펄스 신호의 인에이블 구간과 상기 지연된 소정 펄스 신호의 인에이블 구간동안 상기 인에이블 구간의 신호 레벨과 동일한 레벨을 유지시켜 출력하는 단계임을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  48. 제 43 항에 있어서,
    상기 제 2 제어신호는 제 2 테스트 모드 신호와 퓨즈 연결상태에 따라 생성된 제 2 지연시간 설정신호 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  49. 제 43 항에 있어서,
    적어도 하나의 제 2 제어신호에 따라 센스앰프 스트로브 신호를 지연시키는 단계는
    상기 적어도 하나의 제 2 제어신호 중에서 하나라도 인에이블되면 상기 펄스 폭이 조정된 센스앰프 스트로브 신호를 지연시키는 단계임을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  50. 각각 복수개의 지연소자를 포함하는 제 1 지연부 및 제 2 지연부, 퓨즈 연결상태에 따라 상기 제 1 지연부 및 제 2 지연부 각각의 지연소자를 선택적으로 활성화시키기 위한 제 1 지연시간 설정신호와 제 2 지연시간 설정신호를 출력하는 제 1 지연시간 설정부 및 제 2 지연시간 설정부를 갖는 반도체 메모리의 센스앰프 스트로브 신호 생성방법에 있어서,
    제 1 테스트 모드 신호에 상응하도록 상기 제 1 지연소자 어레이의 지연소자를 선택적으로 활성화시켜 그에 상응하는 시간만큼 소정 펄스 신호를 지연시키는 단계;
    상기 소정 펄스 신호와 지연된 소정 펄스 신호를 이용하여 상기 센스앰프 스트로브 신호의 펄스 폭을 조정하는 단계;
    제 2 테스트 모드 신호에 상응하도록 상기 제 2 지연소자 어레이의 지연소자를 선택적으로 활성화시켜 그에 상응하는 시간만큼 상기 펄스 폭이 조정된 센스앰프 스트로브 신호의 인에이블 타이밍을 지연시키는 단계; 및
    상기 제 1 테스트 모드 신호와 제 2 테스트 모드 신호 각각의 조합 중에서 하나와 동일한 값을 상기 제 1 지연시간 설정부와 제 2 지연시간 설정부에 저장하는 단계를 포함하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  51. 제 50 항에 있어서,
    상기 소정 펄스 신호는 리드 명령에 따라 입력된 리드 펄스인 것을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  52. 제 50 항에 있어서,
    상기 소정 펄스 신호와 지연된 소정 펄스 신호를 이용하여 상기 센스앰프 스 트로브 신호의 펄스 폭을 조정하는 단계는
    상기 소정 펄스 신호의 인에이블 구간과 상기 지연된 소정 펄스 신호의 인에이블 구간동안 상기 인에이블 구간의 신호 레벨과 동일한 레벨을 유지시켜 출력하는 단계임을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
  53. 제 50 항에 있어서,
    상기 제 1 테스트 모드 신호와 제 2 테스트 모드 신호 각각의 조합 중에서 하나와 동일한 값을 상기 제 1 지연시간 설정부와 제 2 지연시간 설정부에 저장하는 단계는
    상기 제 1 테스트 모드 신호와 제 2 테스트 모드 신호 각각의 조합 중에서 하나와 동일한 값에 상응하는 제 1 지연시간 설정부와 제 2 지연시간 설정부의 퓨즈를 컷팅하고 그에 따른 출력레벨을 래치시키는 단계임을 특징으로 하는 반도체 메모리의 센스앰프 스트로브 신호 생성방법.
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