JP2003057313A

JP2003057313A - 半導体集積回路試験装置及びその調整方法

Info

Publication number: JP2003057313A
Application number: JP2001249364A
Authority: JP
Inventors: Takahiro Nagata; 孝弘永田
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 2001-08-20
Filing date: 2001-08-20
Publication date: 2003-02-26

Abstract

(57)【要約】【課題】調整用のコンパレータを削減することで回路
規模を小さくすることができるとともに、消費電力の増
大も招かず、しかもコストを低減することができる半導
体集積回路試験装置及びその調整方法を提供する。【解決手段】複数のドライバ１１ａ〜１１ｄに対し
て、ドライバ１１ａ〜１１ｄの調整を行うための調整用
コンパレータ１６をただ１つ設けるとともに、ドライバ
１１ａ〜１１ｄの何れか１つと調整用コンパレータ１６
とを接続するスイッチ１４ａ〜１４ｄ及びリレーマトリ
クス回路１５を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
試験信号を印加したときに得られる信号に基づいて、半
導体集積回路の試験を行う半導体集積回路試験装置及び
その調整方法に関する。

【０００２】

【従来の技術】半導体集積回路試験装置（いわゆるＩＣ
テスタ）は被試験対象としての半導体デバイスに試験信
号を印加するためのドライバ、及び、試験信号を半導体
デバイスに印加したときに半導体デバイスから得られる
信号を受信するコンパレータを備える。半導体デバイス
に試験信号としてのパターンデータを印加して試験する
場合には、半導体デバイスが備える複数のピンに上記ド
ライバ回路を介してパターンデータを同時に印加し、ま
た、複数のピンから出力される信号を上記コンパレータ
を介して受信することが殆どである。

【０００３】一般的に、スキュー（skew）とは複数の伝
送系において同一の信号を伝送する際に、その信号間に
生ずる位相又は時間的な振幅の期待値からのずれをい
う。半導体集積回路試験装置においては、上記スキュー
として、パターンデータがドライバを通過する際にドラ
イバを形成する素子の特性誤差及び回路誤差により生ず
るドライバスキュー、及び、半導体デバイスから出力さ
れた信号がコンパレータを通過する際に生じるコンパレ
ータスキュー等がある。

【０００４】近年、半導体デバイスの動作速度は従来と
比較すると高速化しているため、かかる高速な半導体デ
バイスを試験するためにはドライバスキュー及びコンパ
レータスキューを高い精度で補正する必要がある。

【０００５】図３は、従来の半導体集積回路試験装置の
概略構成を示すブロック図である。図３において、５０
はテストヘッドであり、５５はテストヘッド５０上に載
置され、半導体デバイスを試験するときに、半導体デバ
イスがその上面に載置される測定ボードである。この測
定ボード５５は、テストヘッド５０上に配置されている
複数のテストピンと半導体デバイスのピン（電極）とを
接続するために用いられる。

【０００６】テストヘッド５０内には、ドライバ５１ａ
〜５１ｄ、抵抗５２ａ〜５２ｄ、スイッチ５３ａ〜５３
ｄ、及び調整用コンパレータ５４ａ〜５４ｄが設けられ
ている。また、測定ボード５５内には同軸ケーブル５５
ａ〜５５ｄが設けられている。尚、図３においては、図
示を省略しているが、ドライバ５１ａ〜５１ｄ、抵抗５
２ａ〜５２ｄ、スイッチ５３ａ〜５３ｄ、及び調整用コ
ンパレータ５４ａ〜５４ｄはテストヘッド５０内に数十
個〜数百個設けられており、同様に同軸ケーブル５５ａ
〜５５ｄは測定ボード５５内に数十本〜数百本設けられ
ている。また、図示は省略しているが、上記の調整用コ
ンパレータ５４ａ〜５４ｄ以外に、半導体デバイスに対
して試験信号を印加したときに得られる信号を受信して
パス又はフェイル判定をするコンパレータが別途複数設
けられている。

【０００７】ドライバ５１ａ〜５１ｄは、図示しないパ
ターン発生装置に接続されており、パターン発生装置か
ら出力される試験信号を半導体デバイスに印加するもの
である。抵抗５２ａ〜５２ｄは、ドライバ５１ａ〜５１
ｄの出力端にそれぞれ接続され、インピーダンスを整合
するために設けられる。スイッチ５３ａ〜５３ｄは、抵
抗５２ａ〜５２ｄにそれぞれ一端が接続され、同軸ケー
ブル５５ａ〜５５ｄとドライバ５１ａ〜５１ｄ及び調整
用コンパレータ５４ａ〜５４ｄとを電気的に接続した
り、遮断するために設けられる。調整用コンパレータ５
４ａ〜５４ｄはドライバ５１ａ〜５１ｄのスキュー調整
を行うためのものである。図３に示したように、従来の
半導体集積回路試験装置では、パス又はフェイル判定を
するコンパレータ以外に、各ドライバ５１ａ〜５１ｄに
対して調整用コンパレータ５４ａ〜５４ｄがそれぞれ対
応して設けられている。

【０００８】上記構成における従来の半導体集積回路試
験装置のスキュー調整は、調整用コンパレータ５４ａ〜
５４ｄの調整、ドライバ５１ａ〜５１ｄの調整の順で行
われる。調整を開始する前に、予め接続線６１ａ〜６１
ｄを用いて同軸ケーブル５５ａ〜５５ｄの他端を相互に
接続する。いま、図３に示したように接続線６１ａ〜６
１ｄの接続点をデバイス測定点６０とする。このデバイ
ス測定点６０と同軸ケーブル５５ａ〜５５ｄの他端との
距離は特に制限されず、同軸ケーブル５５ａ〜５５ｄの
他端を短絡していればよい。

【０００９】調整用コンパレータ５４ａ〜５４ｄの調整
は、例えばコンパレータ５４ａ，５４ｂ，５４ｃ，５４
ｄの順で個別に行われる。いま、コンパレータ５４ａの
調整を行う場合を例に挙げて説明する。コンパレータ５
４ａの調整を行う場合には、まず、スイッチ５３ａ〜５
３ｄを全てオン状態とし、ドライバ５１ａのみ所定のレ
ベル信号を出力させ、ドライバ５１ｂ〜５１ｄから試験
信号を出力する。この時点においてはドライバ５１ｂ〜
５１ｄの調整は行われていないため、各ドライバ５１ｂ
〜５１ｄから出力される試験信号間には多少の時間ズレ
が生じている。しかしながら、同軸ケーブル５５ａ〜５
５ｄの他端はデバイス測定点６０で互いに接続（短絡）
されているため、各調整用コンパレータ５４ａ〜５４ｄ
には同一のタイミングで信号が入力される。

【００１０】図４は、半導体集積回路試験装置の調整時
に調整用コンパレータ５４ａで測定される信号波形の一
例を示す図である。図４において、符号ＷＦ１を付した
波形は調整用コンパレータ５４ａの調整時において調整
用コンパレータ５４ａで測定される波形である。このと
き、ある閾値Ｖ_th1を定めて、信号の電圧値が閾値Ｖ_t _h1
を越える時点に合わせて、調整用コンパレータ５４ａを
調整する。同様に、調整用コンパレータ５４ｂの調整を
行う場合には、それぞれドライバ５１ｂ，５１ｃ，５１
ｄのみ所定のレベル信号を出力させ、他のドライバから
は試験信号を出力する。

【００１１】調整用コンパレータ５４ａ〜５４ｄの調整
が終了すると、ドライバ５１ａ〜５１ｄの調整が行われ
る。ドライバ５１ａ〜５１ｄの調整は、例えばドライバ
５１ａ，５１ｂ，５１ｃ，５１ｄの順で個別に行われ
る。いま、ドライバ５１ａの調整を行う場合を例に挙げ
て説明する。ドライバ５１ａの調整を行う場合には、他
のドライバ５１ｂ〜５１ｄから所定のレベルの信号が出
力される状態に設定し、ドライバ５１ａのみから試験信
号を出力し、このときの波形を調整用コンパレータ５４
ａで測定する。

【００１２】図４中の符号ＷＦ２を付した波形はドライ
バ５１ａの調整時において調整用コンパレータ５４ａで
測定される信号波形である。図４に示したように、ドラ
イバ５１ａのみから試験信号を印加した場合には、ドラ
イバ５１ａ〜５１ｄ全てから試験信号を印加した場合に
比べて波高が低くなっているが、これは測定点６０にお
ける反射の影響のためである。

【００１３】ドライバ５１ａの調整は、ある閾値Ｖ_th2
を定めて、信号の電圧値が閾値Ｖ_th2を越える時点（図
４に示した例では、信号の電圧値が閾値Ｖ_th2以下にな
る時点）が、調整用コンパレータ５４ａ〜５４ｄの調整
時において信号の電圧値が閾値Ｖ_th1を越える時点と同
じになるように調整する。ドライバ５１ａの調整が終了
すると、以上と同様の調整をドライバ５１ｂ〜５１ｄに
ついて順次行うことでドライバ５１ａ〜５１ｄ間のタイ
ミング調整が行われる。

【００１４】

【発明が解決しようとする課題】ところで、上述した従
来の半導体集積回路試験装置では、パス又はフェイル判
定をするコンパレータ以外に、各ドライバ５１ａ〜５１
ｄに対してドライバ５１ａ〜５１ｄのスキューを調整す
るためだけに用いられる調整用コンパレータ５４ａ〜５
４ｄがそれぞれ対応して設けられている。このため、従
来の半導体集積回路試験装置は、回路規模が大規模化
し、消費電力も増大し、更にはコストが上昇するという
問題があった。

【００１５】本発明は上記事情に鑑みてなされたもので
あり、調整用のコンパレータを削減することで回路規模
を小さくすることができるとともに、消費電力の増大も
招かず、しかもコストを低減することができる半導体集
積回路試験装置及びその調整方法を提供することを目的
とする。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路試験装置は、被試験対象に
対して試験信号を供給する複数の試験信号供給装置（１
１ａ〜１１ｄ）と、前記複数の試験信号供給装置（１１
ａ〜１１ｄ）に対応して設けられ、前記試験信号供給装
置（１１ａ〜１１ｄ）各々が前記試験信号を供給するタ
イミングを測定するタイミング測定装置（１６）とを備
えることを特徴とする。この発明によれば、複数の試験
信号供給装置に対して試験信号供給装置各々が前記試験
信号を供給するタイミングを測定するタイミング測定装
置を設けているので、個々の試験信号供給装置に対して
タイミング測定装置を備える必要がないため、回路規模
を小さくすることができるとともに、消費電力の増大も
招かず、しかもコストを低減することができる。また、
本発明の半導体集積回路試験装置は、前記タイミングを
測定する場合に、前記複数の試験信号供給装置（１１ａ
〜１１ｄ）の何れか１つを選択して前記タイミング測定
装置（１６）に接続する選択接続装置（１５）を備える
ことを特徴としている。また、本発明の半導体集積回路
試験装置は、前記試験信号を前記被試験対象に供給して
前記被試験対象の試験を行う場合に、前記複数の試験信
号供給装置（１１ａ〜１１ｄ）全てと前記タイミング測
定装置（１６）との接続を断とするスイッチ装置（１４
ａ〜１４ｄ）を更に備えることを特徴としている。上記
課題を解決するために、本発明の半導体集積回路試験装
置の調整方法は、被試験対象に対して試験信号を供給す
る複数の試験信号供給装置（１１ａ〜１１ｄ）の出力端
をそれぞれ電気的に接続する第１接続工程（Ｓ１０）
と、前記複数の試験信号供給装置（１１ａ〜１１ｄ）の
何れか１つの出力端とタイミング測定装置（１６）とを
電気的に接続する第２接続工程（Ｓ１２）と、前記タイ
ミング測定装置（１６）に接続されていない試験信号供
給装置（１１ａ〜１１ｄ）から試験信号を出力した時
に、前記タイミング測定装置（１６）で測定される信号
のタイミングを測定する測定工程（Ｓ１６）と、前記タ
イミング測定装置（１６）に接続された試験信号供給装
置（１１ａ〜１１ｄ）から試験信号を出力した時に、前
記タイミング測定装置（１６）で測定される信号のタイ
ミングと前記測定工程（Ｓ１６）で測定された信号のタ
イミングとに基づいて、当該試験信号供給装置（１１ａ
〜１１ｄ）を調整する調整工程（Ｓ２６）とを有するこ
とを特徴としている。また、本発明の半導体集積回路試
験装置の調整方法は、前記第２接続工程（Ｓ１０）が、
前記複数の試験信号供給装置（１１ａ〜１１ｄ）の出力
端を順に前記タイミング測定装置（１６）に接続するこ
とを特徴としている。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による半導体集積回路試験装置及びその調整方
法について詳細に説明する。図１は、本発明の一実施形
態による半導体集積回路試験装置の概略構成を示すブロ
ック図である。図１において、１０はテストヘッドであ
り、１８はテストヘッド１０上に載置され、半導体デバ
イスを試験するときに、半導体デバイスがその上面に載
置される測定ボードである。この測定ボード１８は、テ
ストヘッド１０上に配置されている複数のテストピンと
半導体デバイスのピン（電極）とを接続するために用い
られる。

【００１８】テストヘッド１０内には、ドライバ１１ａ
〜１１ｄ、抵抗１２ａ〜１２ｄ、スイッチ１３ａ〜１３
ｄ、スイッチ１４ａ〜１４ｄ、リレーマトリクス回路１
５、調整用コンパレータ１６、及び抵抗１７が設けられ
ている。また、測定ボード１８内には同軸ケーブル１９
ａ〜１９ｄが設けられている。尚、図１においては、図
示を省略しているが、ドライバ１１ａ〜１１ｄ、抵抗１
２ａ〜１２ｄ、スイッチ１３ａ〜１３ｄ、及びスイッチ
１４ａ〜１４ｄ、テストヘッド１０内に数十個〜数百個
設けられており、同様に同軸ケーブル１９ａ〜１９ｄは
測定ボード１８内に数十本〜数百本設けられている。ま
た、図示は省略しているが、上記の調整用コンパレータ
１６以外に、半導体デバイスに対して試験信号を印加し
たときに得られる信号を受信してパス又はフェイル判定
をするコンパレータが別途複数設けられている。

【００１９】ドライバ１１ａ〜１１ｄは、図示しないパ
ターン発生装置に接続されており、パターン発生装置か
ら出力される試験信号を被試験対象としての半導体デバ
イスに印加するものである。ドライバ１１ａ〜１１ｄは
本発明にいう試験信号供給装置に相当するものである。
抵抗１２ａ〜１２ｄは、ドライバ１１ａ〜１１ｄの出力
端にそれぞれ接続され、インピーダンスを整合するため
に設けられる。スイッチ１３ａ〜１３ｄは、抵抗１２ａ
〜１２ｄにそれぞれ一端が接続され、同軸ケーブル１９
ａ〜１９ｄとドライバ１１ａ〜１１ｄ及びリレーマトリ
クス回路１５とを電気的に接続したり、遮断するために
設けられる。

【００２０】スイッチ１４ａ〜１４ｄは、本発明にいう
スイッチ装置に相当するものであり、半導体デバイスに
試験信号を印加して試験を行う場合には、ドライバ１１
ａ〜１１ｄの出力端及び同軸ケーブル１９ａ〜１９ｄの
一端の全てとリレーマトリクス回路１５（調整用コンパ
レータ１６）との接続を断とするものである。但し、ド
ライバ１１ａ〜１１ｄの調整を行う場合には、ドライバ
１１ａ〜１１ｄの出力端（同軸ケーブル１９ａ〜１９ｄ
の一端）の少なくとも１つとリレーマトリクス回路１５
（調整用コンパレータ１６）とを電気的に接続する。

【００２１】リレーマトリクス回路１５は、本発明にい
う選択接続装置に相当するものであり、ドライバ１１ａ
〜１１ｄの出力端（同軸ケーブル１９ａ〜１９ｄの一
端）の何れか１つを選択して調整用コンパレータ１６に
電気的に接続するものである。調整用コンパレータ１６
は、本発明にいうタイミング測定装置に相当するもので
あり、ドライバ１１ａ〜１１ｄ各々に対応して設けら
れ、ドライバ１１ａ〜１１ｄから出力される試験信号の
タイミングを測定するとともに、ドライバ１１ａ〜１１
ｄのタイミング調整を行うために用いられる。

【００２２】調整用コンパレータ１６の入力端に設けら
れた抵抗１７は、インピーダンス整合用の抵抗である。
尚、尚、上記スイッチ１３ａ〜１３ｄ、スイッチ１４ａ
〜１４ｄ、及びリレーマトリクス回路１５はリレー等の
機械式のスイッチ又はトランジスタ等の電気的スイッチ
の何れのスイッチを含んで構成されていても良い。尚、
スイッチ１３ａ〜１３ｄ、スイッチ１４ａ〜１４ｄ、及
びリレーマトリクス回路１５の制御は図示しない制御装
置が行う。

【００２３】次に、上記構成における本発明の一実施形
態による半導体集積回路試験装置の調整方法について説
明する。図２は、本発明の一実施形態による半導体集積
回路試験装置の調整方法の一例を示すフローチャートで
ある。調整を行う前に、予めスイッチ１３ａ〜１３ｄを
全てオン状態とし、接続線２１ａ〜２１ｄを用いて同軸
ケーブル１９ａ〜１９ｄの他端を相互に接続することに
より、デバイス測定点２０を設定するとともに、ドライ
バ１１ａ〜１１ｄの出力端を電気的に接続する（工程Ｓ
１０）。

【００２４】次に、ドライバ１１ａ〜１１ｄの何れか１
つと調整用コンパレータ１６とを接続する（工程Ｓ１
２）。ここで、ドライバ１１ａが調整用コンパレータ１
６に接続されるとすると、スイッチ１４ａをオン状態に
設定するとともに、リレーマトリクス回路１５につい
て、スイッチ１４ａに接続された入力端と調整用コンパ
レータ１６に接続された出力端とが電気的に接続された
状態に設定する。以上の設定が終了すると、調整用コン
パレータ１６に接続されたドライバ１１ａからは固定レ
ベルの信号が出力される状態に設定して、他のドライバ
１１ｂ〜１１ｄから試験信号を出力する（工程Ｓ１
４）。

【００２５】ドライバ１１ｂ〜１１ｄから試験信号が出
力されると、デバイス測定点２０、接続線２１ａ、同軸
ケーブル１９ａ、スイッチ１３ａ、スイッチ１４ａ、及
びリレーマトリクス回路１５を順に介した信号の波形が
調整用コンパレータ１６で測定される。尚、この時点で
調整用コンパレータ１６で測定される信号の波形は、図
４中符号ＷＦ１を付して示した波形と同様の波形であ
る。但し、図１に示した半導体集積回路試験装置では、
装置構成上完全にインピーダンス整合が行われないた
め、反射の影響を受けて多少波形が歪む。調整用コンパ
レータ１５は図４に示した閾値Ｖ_th1と同様の閾値を定
めて、信号の電圧値が閾値Ｖ_th1を越えるタイミングを
測定する（工程Ｓ１６）。

【００２６】ドライバ１１ａについて以上の処理が終了
すると、全てのドライバについて信号のタイミングの測
定が完了したか否かが図示しない制御装置で判断される
（工程Ｓ１８）。ここでは、まだドライバ１１ｂ〜１１
ｄについての測定を行ってないため、判断結果が「Ｎ
Ｏ」となり処理は工程Ｓ１２へ戻る。処理が工程Ｓ１２
に戻ると、スイッチ１４ａがオフ状態に設定されるとと
もにスイッチ１４ｂがオン状態に設定され、更に、リレ
ーマトリクス回路１５について、スイッチ１４ｂに接続
された入力端と調整用コンパレータ１６に接続された出
力端とが電気的に接続された状態に設定される。以上の
設定が終了すると、ドライバ１１ｂ以外のドライバ１１
ａ，１１ｃ，１１ｄから試験信号が出力されて上述した
測定が同様に行われる。

【００２７】一方、工程Ｓ１８の判断結果が「ＹＥＳ」
の場合には、実際のドライバの調整が行われる。この調
整においては、まずドライバ１１ａ〜１１ｄの何れか１
つと調整用コンパレータ１６とを接続する（工程Ｓ２
０）。ここで、ドライバ１１ａが調整用コンパレータ１
６に接続されるとすると、スイッチ１４ａをオン状態に
設定するとともに、リレーマトリクス回路１５につい
て、スイッチ１４ａに接続された入力端と調整用コンパ
レータ１６に接続された出力端とが電気的に接続された
状態に設定する。以上の設定が終了すると、調整用コン
パレータ１６に接続されたドライバ１１ａ以外のドライ
バ１１ｂ〜１１ｄからは固定レベルの信号が出力される
状態に設定し、ドライバ１１ａのみから試験信号を出力
する（工程Ｓ２２）。

【００２８】ドライバ１１ａのみから試験信号が出力さ
れると、試験信号は抵抗１２ａ、スイッチ１３ａ、同軸
ケーブル１９ａ、及び接続線２１ａを順に介してデバイ
ス測定点２０に至る。デバイス測定点２０に至った試験
信号はデバイス測定点２０において反射され、接続線２
１ａ、同軸ケーブル１９ａ、スイッチ１３ａ、スイッチ
１４ａ、及びリレーマトリクス回路１５を順に介して調
整用コンパレータ１６に入力する。尚、この時点で調整
用コンパレータ１６で測定される信号の波形は、図４中
符号ＷＦ２を付して示した波形と同様の波形である。但
し、図１に示した半導体集積回路試験装置では、装置構
成上完全にインピーダンス整合が行われないため、反射
の影響を受けて多少波形が歪む。調整用コンパレータ１
５は図４に示した閾値Ｖ_th2と同様の閾値を定めて、信
号の電圧値が閾値Ｖ_th2を越える（閾値Ｖ_th2以下とな
る）タイミングを測定する（工程Ｓ２４）。

【００２９】ドライバ１１ａについて以上の処理が終了
すると、工程Ｓ２４で測定されたタイミングと工程Ｓ１
６で測定されたタイミングに基づいて図示しない制御装
置ドライバ１１ａを調整する（工程Ｓ１６）。例えば、
工程Ｓ２４で測定されたタイミングが工程Ｓ１６で測定
されたタイミングよりも早い場合には、ドライバ１１ａ
の遅延量を増加させることにより、工程Ｓ２４で測定さ
れたタイミングを工程Ｓ１６で測定されたタイミングに
一致させる。

【００３０】以上の処理が終了すると、全てのドライバ
１１ａ〜１１ｄについて調整が完了したか否かが図示し
ない制御装置で判断される（工程Ｓ２８）。ここでは、
まだドライバ１１ｂ〜１１ｄについての調整が完了して
いないため、判断結果が「ＮＯ」となり処理は工程Ｓ２
０に戻る。処理が工程Ｓ２０に戻ると、スイッチ１４ａ
がオフ状態に設定されるとともにスイッチ１４ｂがオン
状態に設定され、更に、リレーマトリクス回路１５につ
いて、スイッチ１４ｂに接続された入力端と調整用コン
パレータ１６に接続された出力端とが電気的に接続され
た状態に設定される。以上の設定が終了すると、調整用
コンパレータ１６に接続されたドライバ１１ｂ以外のド
ライバ１１ａ，１１ｃ，１１ｄからは固定レベルの信号
が出力される状態に設定され、ドライバ１１ｂのみから
試験信号を出力して、上記の同様の調整が行われる。一
方、工程Ｓ２８の判断結果が「ＹＥＳ」の場合には、一
連の処理が終了する。

【００３１】以上説明した実施形態の半導体集積回路試
験装置によれば、複数のドライバ１１ａ〜１１ｄに対し
てただ１つの調整用コンパレータ１６を設けているだけ
で良いため、回路規模を小さくすることができるととも
に、消費電力の増大も招かず、しかもコストを低減する
ことができる。以上、本発明の一実施形態について説明
したが、本発明は上記実施形態に制限されず本発明の範
囲内で自由に変更することができる。例えば、上記実施
形態では、図２に示した工程Ｓ１２〜Ｓ１８を繰り返し
てから、工程Ｓ２０〜Ｓ２８を行うようにしているが、
工程Ｓ１２〜Ｓ１６及び工程Ｓ２２〜Ｓ２６を連続して
行い、工程Ｓ２８の判断処理にて工程Ｓ１２に戻るよう
にしても良い。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
複数の試験信号供給装置に対して試験信号供給装置各々
が前記試験信号を供給するタイミングを測定するタイミ
ング測定装置を設けているので、個々の試験信号供給装
置に対してタイミング測定装置を備える必要がないた
め、回路規模を小さくすることができるとともに、消費
電力の増大も招かず、しかもコストを低減することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体集積回路試
験装置の概略構成を示すブロック図である。

【図２】本発明の一実施形態による半導体集積回路試
験装置の調整方法の一例を示すフローチャートである。

【図３】従来の半導体集積回路試験装置の概略構成を
示すブロック図である。

【図４】半導体集積回路試験装置の調整時に調整用コ
ンパレータ５４ａ〜５４ｄで測定される信号波形の一例
を示す図である。

【符号の説明】

１１ａ〜１１ｄドライバ（試験信号供給装置）１４ａ〜１４ｄスイッチ（スイッチ装置）１５リレーマトリクス回路（選択接続装
置）１６調整用コンパレータ（タイミング測
定装置）

Claims

【特許請求の範囲】

【請求項１】被試験対象に対して試験信号を供給する
複数の試験信号供給装置と、前記複数の試験信号供給装置に対応して設けられ、前記
試験信号供給装置各々が前記試験信号を供給するタイミ
ングを測定するタイミング測定装置とを備えることを特
徴とする半導体集積回路試験装置。
【請求項２】前記タイミングを測定する場合に、前記
複数の試験信号供給装置の何れか１つを選択して前記タ
イミング測定装置に接続する選択接続装置を備えること
を特徴とする請求項１記載の半導体集積回路試験装置。
【請求項３】前記試験信号を前記被試験対象に供給し
て前記被試験対象の試験を行う場合に、前記複数の試験
信号供給装置全てと前記タイミング測定装置との接続を
断とするスイッチ装置を更に備えることを特徴とする請
求項１又は請求項２記載の半導体集積回路試験装置。
【請求項４】被試験対象に対して試験信号を供給する
複数の試験信号供給装置の出力端をそれぞれ電気的に接
続する第１接続工程と、前記複数の試験信号供給装置の何れか１つの出力端とタ
イミング測定装置とを電気的に接続する第２接続工程
と、前記タイミング測定装置に接続されていない試験信号供
給装置から試験信号を出力した時に、前記タイミング測
定装置で測定される信号のタイミングを測定する測定工
程と、前記タイミング測定装置に接続された試験信号供給装置
から試験信号を出力した時に、前記タイミング測定装置
で測定される信号のタイミングと前記測定工程で測定さ
れた信号のタイミングとに基づいて、当該試験信号供給
装置を調整する調整工程とを有することを特徴とする半
導体集積回路試験装置の調整方法。
【請求項５】前記第２接続工程は、前記複数の試験信
号供給装置の出力端を順に前記タイミング測定装置に接
続することを特徴とする請求項４記載の半導体集積回路
試験装置の調整方法。