JPH05157812A - Ｉｃテスタ - Google Patents

Abstract

(57)【要約】 【目的】 高価なケーブルとリレーを排除した、安価で
精度の高いピン間スキュー校正装置を持ったＩＣテスタ
を提供することである。 【構成】 互いに逆方向に駆動され、任意の点までの伝
送時間の和が一定の一組の環状線路２０ａ，２０ｂをド
ライバＤＲ１、ＤＲ２で駆動し、各ピンエレクトロニク
ス内のコンパレータ９ａ〜９ｎで受け、そのタイミング
の和を２で割ってストローブタイミングを求める。この
タイミングは、環状線路の半分の長さの信号の伝播時間
に相当し、各ピンの線路長の差が排除される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩＣテスタに関し、特
に、ピン間スキュー校正機構を持つＬＳＩテスタに関す
る。

【０００２】

【従来の技術】従来のＬＳＩテスタにおけるピン間スキ
ューの校正は、図４に示すように、基準デバイス４０
（基準となるコンパレータ４１とドライバ４２、ならび
にタイミングジェネレータ４３を有する）を、電気長の
等しいケーブル４６、４７、ならびにリレー等のマルチ
プレクサ４５を介して、各ピンエレクトロニクス５０
（ＤＵＴの各ピンを駆動するドライバ４７と、ＤＵＴか
らの信号をストローブタイミングで所定電圧と比較する
コンパレータ４８と、ドライブならびにストローブタイ
ミングを与えるタイミングジェネレータ４９とを有す
る）に接続し、信号の授受を行いながら各ピンエレクト
ロニクスのタイミングジェネレータを調整することによ
り、行われる。

【０００３】

【発明が解決しようとする課題】上述した従来のピン間
スキューの校正において、電気長の等しいケーブルを用
意することは実際には困難であって、コスト高となり、
また、リレーによるマルチプレクサは、バンド幅をかせ
ぐことはできても切替えの耐用回数が小さく、高価であ
り、切替えに時間がかかる。

【０００４】本発明はこのような問題点に鑑みてなされ
たものであり、その目的は、高価なケーブルとリレーを
排した、安価で精度の高いピン間スキューの校正装置を
備えたＩＣテスタを提供することにある。

【０００５】

【課題を解決するための手段】本発明では、ピン間スキ
ューの校正手段として、互いに逆方向に第１および第２
のドライバにより駆動され、その各ドライバから任意の
１点までの距離（すなわち、伝送時間）の和が一定の、
一組の環状線路を用い、この環状線路の左周りと右周り
の伝送線路長を平均化するアルゴリズムを用いることに
よって、ピン間スキューを排除するようにしている。

【０００６】

【作用】第１の環状線路を第１のドライバの立ち上がり
（あるいは、立ち下がり）で駆動し、駆動信号を環状線
路を左周りに伝播させて一つの（あるいは全部の）ピン
エレクトロニクスのコンパレータに入力させ、レベル変
化するタイミング（エッジタイミング）を検出して、そ
のタイミングＡ（すなわち、ドライバの駆動開始点から
コンパレータまでの伝播時間）を保持しておく。

【０００７】次に、第２の環状線路を第２のドライバの
立ち上がり（あるいは、立ち下がり）で駆動し、駆動信
号を環状線路を右周りに伝播させて、前記一つの（ある
いは全部の）ピンエレクトロニクスのコンパレータに入
力させ、レベル変化するタイミングを検出し、そのタイ
ミングＢ（すなわち、ドライバの駆動開始点からコンパ
レータまでの伝播時間）を保持させる。

【０００８】次に、（Ａ＋Ｂ）／２で与えられるタイミ
ングＣを算出し、このタイミングをコンパレータのスト
ローブタイミング（比較タイミング）とするべく、ピン
エレクトロニクス内のタイミングジェネレータを調整す
る。

【０００９】各ピンエレクトロニクスと環状線路の接続
線路長が極短く、この経路の伝播を無視して考えると、
タイミングＣは、円環線路の周囲長の半分を伝播した信
号を受信するタイミングであり、各ピンエレクトロニク
スのコンパレータのストローブタイミングは、全部、こ
の同じタイミングに揃えられ、線路長の差がキャンセル
されて校正がなされる。次に、このコンパレータのスト
ローブタイミングを基準として、同じピンエレクトロニ
クス内のドライバの駆動タイミングを、タイミングジェ
ネレータを動かして調整し、ピン間スキュー校正が完了
する。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のＩＣテスタの一実施例の要
部回路構成を示す図、図２はＩＣテスタの機構（機械的
な配置）を示す図である。

【００１１】まず、図２によりＩＣテスタの全体の配置
の概要を説明する。最上部はパフォーマンスボード３０
であり、ＤＵＴ（被試験対象であるＬＳＩ）はソケット
（不図示）に挿入されて固定され、各ピンは、スルーホ
ールＴＨを介して裏面に延在する配線に電気的に接続し
ている。その配線には、プローバ３１ａ〜３１ｎが接触
し、これにより、各ピンエレクトロニクスＰＥ１〜ＰＥ
ｎとＤＵＴが電気的に接続されるようになっている。

【００１２】ピンエレクトロニクス（ピンカード）ＰＥ
１〜ＰＥｎは、ピン間スキュー校正用の環状線路２０
ａ，２０ｂ、ドライバＤＲ１，ＤＲ２が埋設されている
中央の筒部のまわりに、所定間隔をおいて配置されてい
る。

【００１３】各ピンエレクトロニクスＰＥ１〜ＰＥｎ
は、ドライバ８ａ〜８ｎと、コンパレータ９ａ〜９ｎ
と、ＧａＡｓＭＥＳＦＥＴからなる高速かつ低寄生容量
で反射の少ないスイッチ１１ａ〜１１ｎを有し、このス
イッチのオン／オフにより、ＤＵＴとの接続点（ドライ
バ８の出力端とコンパレータ９の入力端との共通接続
点）と環状線路２０ａ，２０ｂとの電気的な接続が制御
される。

【００１４】次に、図１を用いて各部の具体的構成を説
明する。環状線路２０ａ，２０ｂは専用のドライバＤＲ
１，ＤＲ２で駆動され、線路はプリント基板上に形成さ
れたマイクロストリップラインであり、相対値が予め調
整されており、それぞれ、抵抗Ｒで終端している。ドラ
イバＤＲ１，ＤＲ２は、レート発生器２（ＣＰＵ１によ
り制御される）からのレート信号をもらって、Ｄ _X のデ
ィレイ後に、各環状線路を同時に、逆方向に駆動する。

【００１５】各ピンエレクトロニクスＰＥ１〜ＰＥｎで
は、コンパレータ９ａ〜９ｎの後にＤ型フリップフロッ
プ１０ａ〜１０ｎが設けられ、ストローブタイミングで
コンパレータ出力をラッチするようになっている。ドラ
イバ８ａ〜８ｎの駆動タイミングおよび、コンパレータ
のストローブタイミングはそれぞれ、タイミングジェネ
レータＴＧ１，ＴＧ２（レート発生器２からのレート信
号をドライバ３を介して、Ｄ_n の遅延を与えた信号で駆
動される）により決定される。ＴＧ１は、基準ディレイ
５ａと微調整用のディレイ４ａからなり、ＴＧ２は、基
準ディレイ７ａと微調整用のディレイ６ａからなり、Ｃ
ＰＵ１が微調整用のディレイを調節してスキューを校正
するようになっている。なお、各ピンエレクトロニクス
と環状線路２０ａ，２０ｂを結ぶ線路の長さは極めて短
く、伝播遅延は無視できる。

【００１６】次に、図１ならびに図３を参照して、環状
線路２０ａ，２０ｂを用いたスキュー校正の手順を説明
する。なお、このときは、ＤＵＴはパフォーマンスボー
ド上にはセットされない。

【００１７】まず、予め、ピンエレクトロニクス内のド
ライバとコンパレータのＤＣオフセットが除かれる。次
に、ＣＰＵ１の指示によりレート発生器２が起動され
る。次に、ＣＰＵ１は、スイッチ制御信号ＣＮＴａ（２
本の制御線のうちの一つ）をアクティブとし、ピンエレ
クトロニクスＰＥ１のＧａＡｓスイッチ１１ａのみをオ
ンさせる。

【００１８】次に、レート発生器２の基準信号によりド
ライバＤＲ１，ＤＲ２を駆動する。コンパレータ９ａ
は、環状線路２０ａ（距離Ｌ１）を伝播されてきたドラ
イバＤＲ１の出力エッジ（立ち上がりエッジあるいは立
ち下がりエッジ）を、その振幅の中点電圧との比較によ
り検出する。そのストローブタイミングＡはＣＰＵ１に
保持される。

【００１９】次に、ＧａＡｓスイッチ１１ａをオフし、
１２ａをオンさせ、同様に、ドライバＤＲ２の出力エッ
ジ（環状線路２０の距離Ｌ２を伝播されてくる）を、コ
ンパレータ９ａが検出し、そのストローブタイミングＢ
はＣＰＵ１に保持される。

【００２０】ＣＰＵ１は（Ａ＋Ｂ）／２の演算によっ
て、図３に示される平均のタイミングＣを算出し、微調
整用ディレイ６ａを調整して、ストローブタイミングを
その算出されたタイミングＣに合致させる。タイミング
Ｃは、環状線路の半分、すなわち、（Ｌ１＋Ｌ２）／２
に相当するドライバ出力信号の伝播時間後のタイミング
である。

【００２１】以下、上述の調整を各ピンについて同様の
調整を行い、コンパレータ９ｂ〜９ｎのストローブタイ
ミングをＣに合わせる。これで、コンパレータのストロ
ーブタイミングは、相対的に揃えられたことになる。

【００２２】次に、各ピンエレクトロニクスＰＥａ〜Ｐ
Ｅｎにおいて、ドライバ８ａ〜８ｎを同時に駆動し、そ
の出力をコンパレータ９ａ〜９ｎで受け、今度は、上述
のキャリブレーションにより調整されたストローブタイ
ミングを基準として、ドライバ８ａ〜８ｎのドライブタ
イミング（零点）を合わせる。これにより、ピン間スキ
ューの校正が完了する。

【００２３】本実施例では、環状線路をドライバＤＲ
１，ＤＲ２で駆動し、各ピンエレクトロニクスのコンパ
レータで受信しているが、逆に、環状線路に専用のコン
パレータを接続しておき、各ピンエレクトロニクスのド
ライブ信号を、その専用のコンパレータで受信する方式
を採用することもできる。また、ＣＰＵを各ピン毎に設
ければ、スキュー調整を、全ピン同時に実行でき、さら
なる時間の短縮が可能となる。

【００２４】

【発明の効果】以上説明したように本発明は、互いに逆
方向に駆動され、任意の点までの伝送時間の和が一定の
一組の環状線路を使用し、線路長の平均の伝播時間にス
トローブタイミングを合わせることにより、高価なケー
ブルやリレーを用いずにピン間スキューを短時間で校正
できる効果がある。

【００２５】これにより、ＩＣテスタの高機能化をコス
トを抑制しつつ達成できる。

【図面の簡単な説明】

【図１】本発明のＩＣテスタの一実施例の要部回路構成
を示す図である。

【図２】図１のＩＣテスタの機構（機械的な配置）を示
す図である。

【図３】ストローブタイミングの校正方法を説明するた
めのタイミングチャートである。

【図４】従来例の問題点を説明するための図である。

【符号の説明】

１ ＣＰＵ ２ レート発生器 ３ 分配器 ４〜７ ディレイライン ８ ドライバ ９ コンパレータ １１，１２ ＧａＡｓＦＥＴ ２０ａ，２０ｂ 環状線路 ＰＥａ〜ＰＥｎ ピンエレクトロニクス

Claims (1)

【特許請求の範囲】
1. 【請求項１】タイミング発生器（ＴＧ）によって、ＤＵ
   Ｔへの波形送出タイミングとＤＵＴからの信号のストロ
   ーブタイミングが決定される、ドライバ（８）およびコ
   ンパレータ（９）を持つ複数のピンエレクトロニクス
   （ＰＥ）が設けられており、 また、これらのピンエレクトロニクス間のピン間スキュ
   ーを校正するための校正手段が設けられており、この校
   正手段は、第１および第２のドライバ（ＤＲ１，ＤＲ
   ２）によって互いに逆方向に駆動される第１および第２
   の環状線路（２０ａ，２０ｂ）を有し、これらの環状線
   路は互いに対をなして同心的に構成され、環状線路中の
   任意の一点から前記第１のドライバ（ＤＲ１）までの距
   離と、同じくその一点から前記第２のドライバ（ＤＲ
   ２）までの距離との和は一定となっており、 前記第１および第２の環状線路（２０ａ，２０ｂ）と各
   ピンエレクトロニクスの前記コンパレータ（９）とは、
   それぞれ第１および第２のスイッチ手段（１１，１２）
   を介して接続されており、 さらに、前記タイミング発生器（ＴＧ）の調整を行うタ
   イミング調整手段（１）が設けられており、このタイミ
   ング調整手段（１）は、 前記校正手段の第１および第２のドライバ（ＤＲ１，Ｄ
   Ｒ２）の駆動信号をそれぞれ、前記第１および第２のス
   イッチ手段（１１，１２）を介して各ピンエレクトロニ
   クスの前記コンパレータ（９）が受信したタイミングの
   差の中点に、前記コンパレータ（９）のストローブタイ
   ミングを合わせるべく、前記タイミング発生器（ＴＧ）
   を調整することを特徴とするＩＣテスタ。