JP2976920B2 - 集積回路試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｉ／Ｏ端子を有
し、その入力状態及び出力状態が高速に切り替わる集積
回路素子の試験を行うための集積回路試験装置に関する
ものである。

【０００２】

【従来の技術】集積回路試験装置は、Ｉ／Ｏ端子を有
し、その入力状態及び出力状態が高速に切り替わる集積
回路素子の試験を行うことを目的とした試験装置であ
る。

【０００３】図１５は従来の典型的な集積回路試験装置
の構成を示すブロック図である。図１５において、ドラ
イバ回路２０１は被試験回路素子２０３の被試験Ｉ／Ｏ
端子２０４に対して試験信号を印加するためのものであ
り、必要に応じて出力をハイインピーダンス状態にする
機能及び終端電圧を出力する機能を有している。コンパ
レータ回路２０２は、常に高入力インピーダンス状態を
保持し、被試験Ｉ／Ｏ端子２０４から出力される信号の
レベルを判定する。ドライバ回路２０１の出力端子及び
コンパレータ回路２０２の入力端子は互いに接続され、
特性インピーダンスＺｓを有する伝送線路２０８を介し
て被試験Ｉ／Ｏ端子２０４と接続されている。

【０００４】なお、ドライバ回路２０１の出力インピー
ダンスはハイインピーダンス状態を除いて伝送線路２０
８の特性インピーダンスＺｓと等しくなるように調整さ
れている。また、図１５に示した回路ではドライバ加路
２０１とコンパレータ回路２０２Ｔが近傍に配置される
ため、これらの回路を１つのパッケージに集積する場合
もある。

【０００５】次に、図１５に示した集積回路試験装置の
動作について説明する。

【０００６】ドライバ回路２０１の出力端子（Ａ点）か
らは試験信号ｗ１が出力され、試験信号ｗ１は伝送線路
２０８を通じて伝送遅延時間Ｔｓ後に入力待ち状態（ハ
イインピーダンス状態）にある被試験Ｉ／Ｏ端子２０４
（Ｂ点）に印加される。このとき、ドライバ回路２０１
の出力端子は伝送線路２０８に対して送端整合（インピ
ーダンス整合）された状態にある。

【０００７】被試験回路素子２０３は試験信号ｗ１の受
信を終了すると、被試験Ｉ／Ｏ端子２０４を低出力イン
ピーダンス状態へ遷移させて信号ｒ１を出力する。そし
て、信号ｒ１の出力終了後、被試験Ｉ／Ｏ端子２０４を
再び入力待ち状態であるハイインピーダンス状態へ遷移
させる。また、信号ｒ１は伝送線路２０８を通じて伝送
遅延時間Ｔｓ後にコンパレータ回路２０２（Ｃ点）に入
力される。

【０００８】ここで、コンパレータ回路２０２が信号ｒ
１を受信している間、ドライバ回路２０１の出力端子は
ハイインピーダンス状態あるいは終端電圧出力状態にあ
るため、被試験Ｉ／Ｏ端子２０４から出力された信号ｒ
１はコンパレータ回路２０２に正常に伝送される。コン
パレータ回路２０２が信号ｒ１の受信を終了すると、ド
ライバ回路２０１は次の試験信号ｗ２の出力可能状態に
遷移する。

【０００９】以下、同様にして試験信号ｗ２、ｗ３…の
出力、被試験Ｉ／Ｏ端子２０４からの信号ｒ２、ｒ３…
の出力、及びコンパレータ回路２０２による判定を繰り
返すことで試験を行う。

【００１０】一方、図１５に示した集積回路試験装置と
は別に、特開平８−２９４８８号公報で開示された集積
回路試験装置がある。この集積回路試験装置について図
１６及び図１７を用いて説明する。

【００１１】図１６は従来の他の集積回路試験装置の構
成を示すブロック図である。また、図１７は図１６に示
した集積回路試験装置の動作タイミングを示すタイミン
グチャートである。

【００１２】図１６において、第１の伝送線路２１５は
被試験回路素子２１３の被試験Ｉ／Ｏ端子２１４とドラ
イバ回路２１１の出力端子とを接続するための伝送路で
あり、一定の特性インピーダンスＺｄを有している。ド
ライバ回路２１１の出力インピーダンスはハイインピー
ダンス状態を除いて第１の伝送線路２１５の特性インピ
ーダンスＺｄと等しくなるように調整され、被試験Ｉ／
Ｏ端子２１４がハイインピーダンス状態にある場合、ド
ライバ回路２１１は第１の伝送線路２１５に対して送端
整合された状態で試験信号を正常に送信することができ
る。

【００１３】第２の伝送線路２１６は被試験Ｉ／Ｏ端子
２１４とコンパレータ回路２１２の入力端子とを接続す
るための伝送路であり、一定の特性インピーダンスＺｃ
を有し、第１の伝送線路２１５とは独立して設けられて
いる。コンパレータ回路２１２の入力端子には終端電圧
を発生させるための終端電圧源２１７が接続され、その
出力インピーダンスは第２の伝送線路２１６の特性イン
ピーダンスＺｃと等しくなるように調整されている。な
お、終端電圧源２１７の出力インピーダンスを第２の伝
送線路２１６の特性インピーダンスＺｃと等しくするた
めに、終端電圧源２１７に設けられた定電圧源２１７１
とコンパレータ回路２１２との間に終端抵抗２１７２を
直列に挿入する場合もある。このとき、コンパレータ回
路２１２の入力端子は、第２の伝送線路２１６に対して
常に受端整合（インピーダンス整合）された状態にあ
る。

【００１４】なお、図１６に示すような集積回路試験装
置についても、ドライバ回路２１１及びコンパレータ回
路２１２が近傍に配置されるため、これらの回路を１つ
のパッケージに集積する場合もある。

【００１５】次に図１６に示した集積回路試験装置の動
作について図１７を参照して説明する。

【００１６】ドライバ回路２１１の出力端子（Ａ点）か
らは試験信号ｗ１が出力され、試験信号ｗ１は第１の伝
送線路２１５を通じて伝送遅延時間Ｔｄ後に入力待ち状
態（ハイインピーダンス状態）にある被試験Ｉ／Ｏ端子
２１４（Ｂ点）に印加される。このとき、ドライバ回路
２１１の出力端子は第１の伝送線路２１５に対して常に
送端整合された状態にあり、試験信号ｗ１を正常に送信
することができる。

【００１７】ドライバ回路２１１は試験信号ｗ１の出力
終了後、直ちに終端電圧を出力する。ドライバ回路２１
１は被試験Ｉ／Ｏ端子２１４から出力される信号ｒ１の
出力時間Ｔｒ１の期間だけその状態を維持し、その後次
の試験信号ｗ２を出力する。被試験回路素子２１３は試
験信号ｗ１の受信を終了すると、被試験Ｉ／Ｏ端子２１
４を低出力インピーダンス状態へ遷移させて信号ｒ１を
出力する。そして、信号ｒ１の出力終了後、被試験Ｉ／
Ｏ端子２１４を再び入力待ち状態であるハイインピーダ
ンス状態へ遷移させる。

【００１８】信号ｒ１は第２の伝送線路２１６を通じて
伝送遅延時間Ｔｃ後にコンパレータ回路２１２（Ｃ点）
へ入力される。コンパレータ回路２１２の入力端子は、
ドライバ回路２１１が試験信号を出力している時間も含
んで常に第２の伝送線路２１６と同じ出力インピーダン
スを有する終端電圧源２１７が接続されているため、第
２の伝送線路２１６に対して常に受端整合されている。
また、ドライバ回路２１１の出力端子は、第１の伝送線
路２１５の特性インピーダンスと等しい出力インピーダ
ンスで終端電圧が出力されているため、被試験Ｉ／Ｏ端
子２１４に対して受端整合された状態にある。

【００１９】以下、同様にして送端整合及び受端整合さ
れた状態で、試験信号ｗ２、ｗ３…の出力、被試験Ｉ／
Ｏ端子２１４からの信号ｒ２、ｒ３…の出力、コンパレ
ータ回路２１２による判定を繰り返すことにより試験を
行う。

【００２０】

【発明が解決しようとする課題】しかしながら上記した
ような従来の集積回路試験装置のうち、図１５に示した
集積回路試験装置の第１の問題点は、被試験Ｉ／Ｏ端子
が出力状態から入力状態へ遷移するときに、伝送線路の
伝送遅延時間Ｔｓの２倍の時間だけ被試験Ｉ／Ｏ端子に
対して試験信号を印加できないことである。

【００２１】その理由は、コンパレータ回路が被試験Ｉ
／Ｏ端子からの信号ｒ１をすべて受信し、その後直ちに
ドライバ回路が試験信号ｗ２を出力しても、信号ｒ１の
出力が終了してから伝送線路の往復の伝送遅延時間であ
る２Ｔｓの間は被試験Ｉ／Ｏ端子に対して試験信号を与
えることができないからである。

【００２２】すなわち、信号ｒ１の出力時間をＴｒ１と
すると、ドライバ回路は試験信号ｗ１の出力終了直後か
ら、往復の伝送遅延時間である２Ｔｓに出力時間Ｔｒ１
を加算した時間だけ、次の試験信号の出力を制限される
ことになる。図１８に示すように、ドライバ回路が試験
信号ｗ１の出力直後、時間２Ｔｓ＋Ｔｒ１以内に次の試
験信号ｗ２及びｗ３を出力した場合、被試験Ｉ／Ｏ端子
から出力される信号ｒ１及びｒ２と試験信号ｗ２及びｗ
３とが衝突し、正常に試験できないことになる。

【００２３】また、図１５に示した集積回路試験装置の
第２の問題点は、集積回路試験装置の実装密度が高くな
ることである。

【００２４】その理由は、上記第１の問題点を改善する
ためには伝送線路の電気長を短くする必要があり、それ
を解決する一般的な手段は伝送線路の物理量の短縮であ
るためである。伝送線路の物理量が短くなると、ドライ
バ回路、コンパレータ回路、及び伝送線路の実装上の自
由度が制限され、それらの実装密度を高くしなければな
らないため、高密度実装により生じる発熱やそれに伴う
冷却及び排熱などの問題が生じることは容易に予想でき
る。

【００２５】一方、図１６に示した集積回路試験装置の
問題点は、ドライバ回路の出力振幅を被試験Ｉ／Ｏ端子
に印加する振幅よりも大きく設定する必要があることで
ある。

【００２６】その理由は、終端電圧源から出力される終
端電圧をＶｔとした場合、ドライバ回路の出力端子が送
端整合され、コンパレータ回路の入力端子が受端整合さ
れているため、ドライバ回路から出力された試験信号の
振幅Ｖｄが被試験Ｉ／Ｏ端子に到達したときに、（Ｖｄ
・Ｚｃ＋Ｖｔ・Ｚｄ）／（Ｚｄ＋Ｚｃ）となる。つま
り、被試験Ｉ／Ｏ端子に到達した試験信号の振幅がドラ
イバ回路の出力振幅ＶｄのＺｃ／（Ｚｄ＋Ｚｃ）倍にな
るためである。

【００２７】例えば、第１の伝送線路及び第２の伝送線
路を同じ特性インピーダンスを持つ伝送線路で構成した
場合、図１９に示すように被試験Ｉ／Ｏ端子に印加され
る試験信号の振幅はドライバ回路の出力振幅Ｖｄの１／
２に低下する。

【００２８】一般に高周波用のドライバ回路から大きな
出力振幅をとりだすことは困難であり、これが第１の伝
送線路及び第２の伝送線路の特性インピーダンスの比Ｚ
ｃ／（Ｚｄ＋Ｚｃ）によってさらに低下すると、試験に
必要な出力振幅を確保することが困難になる。

【００２９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、入出力
状態が高速で切り替わる被試験集積回路素子に対して生
じる試験信号印加不能時間を可能な限り排除しつつ、ド
ライバ回路から出力された試験信号の電圧振幅を伝送線
路の特性インピーダンスに関係なく減衰させずに印加可
能な集積回路試験装置を実現することを目的とする。

【００３０】

【課題を解決するための手段】上記目的を達成するため
本発明の集積回路試験装置は、少なくとも１つの被試験
Ｉ／Ｏ端子を有し、前記被試験Ｉ／Ｏ端子の入出力状態
が切り替わる被試験回路素子の試験を行うための集積回
路試験装置であって、所定の特性インピーダンスを有す
る第１の伝送線路と、所定の特性インピーダンスを有
し、伝送遅延時間が前記被試験Ｉ／Ｏ端子の入出力状態
切り替え時間の半分以下である第２の伝送線路と、前記
第１の伝送線路の特性インピーダンスと等しい出力イン
ピーダンスを有し、前記第１の伝送線路を介して前記被
試験Ｉ／Ｏ端子に対して試験信号及び終端電圧を出力す
るドライバ回路と、高入力インピーダンスを有し、前記
被試験Ｉ／Ｏ端子から出力される信号を前記第２の伝送
線路を介して受信し、該信号のレベルを判定するコンパ
レータ回路と、前記コンパレータ回路の入力端子に接続
され、制御信号にしたがって、出力をハイインピーダン
スにするハイインピーダンス状態、または前記第２の伝
送線路の特性インピーダンスと等しい出力インピーダン
スで予め定められた終端電圧を出力する終端電圧出力状
態に遷移する終端電圧源と、前記終端電圧源に前記制御
信号を与える制御信号供給手段と、を有することを特徴
とする。

【００３１】このとき、制御信号供給手段は、被試験Ｉ
／Ｏ端子に対して試験信号が印加されている期間は、終
端電圧源をハイインピーダンス状態に遷移させ、該期間
でないときは、前記終端電圧源を終端電圧出力状態に遷
移させるものである。

【００３２】また、制御信号供給手段は、被試験Ｉ／Ｏ
端子に対する試験信号の印加が終了する時刻よりも第２
の伝送線路の伝送遅延時間と等しい時間だけ早く、終端
電圧源をハイインピーダンス状態から終端電圧出力状態
に遷移させてもよく、被試験Ｉ／Ｏ端子に対する試験信
号の印加が開始される時刻よりも第２の伝送線路の伝送
遅延時間に等しい時間だけ遅く、終端電圧源を終端電圧
出力状態からハイインピーダンス状態に遷移させてもよ
い。

【００３３】また、被試験回路素子を着脱可能に固定す
る固定手段と少なくとも１つのコンパレータ回路と少な
くとも１つの終端電圧源とを有し、集積回路試験装置本
体に取外し可能に固定される試験ボードと、集積回路試
験装置本体に固定され、少なくとも１つのドライバ回路
及び制御信号供給手段を有するテストヘッドと、を有す
ることが望ましく、終端電圧源から出力される終端電圧
を変更可能に制御する電圧制御手段を有することが望ま
しい。

【００３４】なお、１つのコンパレータ回路及び１つの
終端電圧源を１つのパッケージに集積してもよく、複数
のコンパレータ回路及び複数の終端電圧源を１つのパッ
ケージに集積してもよい。

【００３５】上記のように構成された集積回路試験装置
は、試験信号が第１の伝送線路を通じて被試験Ｉ／Ｏ端
子に伝送され、被試験Ｉ／Ｏ端子から出力される信号が
第２の伝送線路を通じてコンパレータ回路に伝送され
る。

【００３６】ここで、第２の伝送線路の伝送遅延時間が
被試験Ｉ／Ｏ端子の入出力状態切り替え時間の半分以下
であるため、第１の伝送線路及び第２の伝送線路が伝送
遅延時間を有していても、被試験Ｉ／Ｏ端子に入力され
る試験信号と被試験Ｉ／Ｏ端子から出力される信号とが
衝突することを回避できる。

【００３７】また、制御信号供給手段から与えられる制
御信号にしたがって、終端電圧源が、被試験Ｉ／Ｏ端子
に対して試験信号が印加されている期間はハイインピー
ダンス状態にあり、それ以外の期間は終端電圧出力状態
にある。したがって、ドライバ回路から出力された試験
信号は、その振幅が低下することなく被試験Ｉ／Ｏ端子
に印加される。

【００３８】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００３９】［第１の実施の形態］まず、本発明の第１
の実施の形態について説明する （１）構成の説明 図１は本発明の集積回路試験装置の第１の実施の形態の
概略構成を示すブロック図である。

【００４０】図１において、第１の伝送線路５は被試験
回路素子３の被試験Ｉ／Ｏ端子４とドライバ回路１の出
力端子とを接続するための伝送路であり、一定の特性イ
ンピーダンスＺｄを有している。ドライバ回路１の出力
インピーダンスはハイインピーダンス状態を除いて第１
の伝送線路５の特性インピーダンスＺｄと等しくなるよ
うに調整され、被試験Ｉ／Ｏ端子４がハイインピーダン
ス状態にある場合、ドライバ回路１は出力端子が第１の
伝送線路５に対して送端整合された状態で試験信号を正
常に送信することができる。

【００４１】第２の伝送線路６は被試験Ｉ／Ｏ端子４と
コンパレータ回路２の入力端子とを接続するための伝送
路であり、一定の特性インピーダンスＺｃを有し、第１
の伝送線路５とは独立して設けられている。

【００４２】コンパレータ回路２の入力端子には終端電
圧Ｖｔを発生させるための終端電圧源７が接続され、終
端電圧出力時の出力インピーダンスは第２の伝送線路６
の特性インピーダンスＺｃと等しくなるように調整され
ている。このとき、コンパレータ回路２の入力端子は第
２の伝送線路６に対して受端整合（インピーダンス整
合）された状態になる。

【００４３】このような構成において、本実施の形態の
集積回路試験装置は、コンパレータ回路２及び終端電圧
源７を被試験Ｉ／Ｏ端子４の近傍に配置して第２の伝送
線路６の長さを短くし、第２の伝送線路６の遅延時間が
被試験Ｉ／Ｏ端子４の入出力切り替え時間の半分以下に
なるようにする。このようにすることで、第１の伝送線
路５及び第２の伝送線路６に伝送遅延時間があっても、
被試験Ｉ／Ｏ端子４に入力される試験信号と被試験Ｉ／
Ｏ端子４から出力される信号とが衝突することが回避さ
れ、実用上の問題をなくすことができる。

【００４４】次に、図１に示した集積回路試験装置のよ
り具体的な回路構成を図２に示す。図２は本発明の集積
回路試験装置の第１の実施の形態の構成を示すブロック
図である。

【００４５】本実施の形態の集積回路試験装置は、集積
回路試験装置本体に固定され、被試験回路素子１３に対
して試験信号を与えるテストヘッド１９と、集積回路試
験装置本体に取外し可能に固定され、被試験回路素子１
３が搭載される試験ボード２０と、これらを接続する特
性インピーダンスが一定の第１の同軸ケーブル１５及び
第２の同軸ケーブル１６とによって構成されている。

【００４６】試験ボード２０には、少なくとも１つの被
試験Ｉ／Ｏ端子１４を有する被試験回路素子１３を着脱
可能に固定する不図示の固定手段と、被試験回路素子１
３から出力される信号の判定を行う終端電圧制御機能付
きコンパレータ回路１８とを有している。終端電圧制御
機能付きコンパレータ回路１８は、コンパレータ回路１
２、および終端電圧源１７から構成される。

【００４７】被試験Ｉ／Ｏ端子１４は、４０Ω−１５０
Ωの範囲の一定の特性インピーダンスＺｃを示す第２の
マイクロストリップライン１５ｂによってコンパレータ
回路１２の入力端子と接続されるとともに、同じく４０
Ω−１５０Ωの範囲の一定の特性インピーダンスＺｄｍ
を有する第１のマイクロストリップライン１５ａによっ
て第１の同軸ケーブル１５を固定するために設けられた
高周波コネクタに接続されている。

【００４８】終端電圧源１７は、定電圧源１７１、終端
抵抗１７２、及び半導体スイッチ１７３から構成され、
半導体スイッチ１７３がオン状態にあるとき、定電圧源
１７１の出力インピーダンス、半導体スイッチ１７３の
オン抵抗、及び終端抵抗１７２の抵抗値の合計が、第２
のマイクロストリップライン１５ｂの特性インピーダン
スＺｃと等しくなるように調整されている。

【００４９】なお、定電圧源１７１の出力インピーダン
スと半導体スイッチ１７３のオン抵抗だけで特性インピ
ーダンスＺｃと等しいインピーダンスが実現できる場合
は終端抵抗が不要である。

【００５０】また、半導体スイッチ１７３は外部からの
制御信号ＶＴによりオン−オフ制御され、オフ時には１
０ｋΩ以上のハイインピーダンス状態になる。なお、半
導体スイッチ１７３には、ハイインピーダンス状態から
終端電圧出力状態への遷移時間が被試験Ｉ／Ｏ端子１４
の入出力状態切り替え時間よりも短くなるようなものを
選ぶ。この半導体スイッチ１７３には、ＪＦＥＴ、ＭＯ
Ｓ−ＦＥＴ、バイポーラトランジスタ、あるいはＧａＡ
ｓトランジスタなどによるスイッチのほか、これらを組
み合わせて集積化されたトライステート回路が適用可能
である。

【００５１】また、第２のマイクロストリップライン１
５ｂの伝送遅延時間Ｔｃは、被試験Ｉ／Ｏ端子１４の入
出力状態切り替え時間の半分以下になるように設計す
る。さらに、コンパレータ回路１２の入力端子と終端電
圧源１７との接続線路の伝送遅延時間は、第２のマイク
ロストリップライン１５ｂの遅延時間Ｔｃよりも十分短
くなるように設計する。

【００５２】なお、試験仕様の変更にともない終端電圧
Ｖｔが変更された場合に対応できるようにするため、終
端電圧源１７は外部からの制御信号によって出力電圧を
可変できるものが望ましい。また、第１のマイクロスト
リップライン１５ａ及び第２のマイクロストリップライ
ン１５ｂは、それぞれ同じ特性インピーダンスを有する
コプラナラインもしくは三平面ストリップラインと置き
換えることが可能である。

【００５３】一方、テストヘッド１９は、被試験回路素
子１３に対して試験信号を印加する少なくとも１つのド
ライバ回路１１と、終端電圧源１７に対して制御信号Ｖ
Ｔを出力する少なくとも１つの制御用ドライバ回路１１
ａとを有している。

【００５４】ドライバ回路１１の出力インピーダンス
は、第１の同軸ケーブル１５の特性インピーダンスＺｄ
と等しくなるように調整され、また、これらは第１のマ
イクロストリップライン１５ａの特性インピーダンスＺ
ｄｍと等しくなるように調整されている。さらに、制御
用ドライバ回路１１ａの出力インピーダンスは第２の同
軸ケーブル１６の特性インピーダンスと等しくなるよう
に調整しておく。第１の同軸ケーブル１５及び第１のマ
イクロストリップライン１５ａの遅延時間については制
限がない。

【００５５】なお、図２に示したコンパレータ回路１２
及び終端電圧源１７はそれぞれ別々のパッケージで構成
してもよく、終端電圧制御機能付きコンパレータ回路１
８として１つのパッケージに集積してもよい。

【００５６】（２）動作の説明 次に図１及び図２を参照しつつ図３及び図４を用いて本
発明の集積回路試験装置の第１の実施の形態の動作につ
いて説明する。

【００５７】図３は図２に示した集積回路試験装置の動
作の様子を示すフローチャートであり、図４は図２に示
した集積回路試験装置の動作波形を示す図である。な
お、図３（ａ）〜（ｄ）のＡ点、Ｂ点、及びＣ点はそれ
ぞれドライバ回路１１の出力端子、被試験Ｉ／Ｏ端子１
４、及びコンパレータ回路１２の入力端子を示している
図３（ａ）は、被試験Ｉ／Ｏ端子１４からコンパレータ
回路１２までの伝送遅延時間を考慮せず、制御用ドライ
バ回路１１ａから出力される制御信号ＶＴによって、被
試験Ｉ／Ｏ端子１４に試験信号が印加されるタイミング
で終端電圧源１７をハイインピーダンス状態に遷移させ
ると共に、試験信号の印加終了タイミングで終端電圧源
１７をハイインピーダンス状態から終端電圧出力状態へ
遷移させたときの様子を示している。

【００５８】図３（ａ）において、まずドライバ回路１
１から出力された試験信号ｗ１は第１の同軸ケーブル１
５の伝達遅延時間Ｔｄｃと第１のマイクロストリップラ
イン１５ａの伝送遅延時間Ｔｄｍとの合計時間Ｔｄ（＝
Ｔｄｃ＋Ｔｄｍ）だけ遅れて被試験Ｉ／Ｏ端子１４（Ｂ
点）に印加される。このとき、コンパレータ回路１２の
入力端子（Ｃ点）は、コンパレータ回路１２自身の高い
入力インピーダンスと出力がハイインピーダンス状態に
ある終端電圧源１７とにより、ハイインピーダンス状態
になっている。

【００５９】このとき、ドライバ回路１１の出力端子
（Ａ点）は第１の同軸ケーブル１５に対して送端整合さ
れた状態にあり、ドライバ回路１１から出力された試験
信号ｗ１は図４に示すように低下することなく被試験Ｉ
／Ｏ端子１４（Ｂ点）に入力される。

【００６０】ドライバ回路１１は試験信号ｗ１の出力終
了後、直ちに終端電圧を出力し、被試験Ｉ／Ｏ端子１４
（Ｂ点）から信号ｒ１が出力されている時間Ｔｒ１だけ
その状態を維持する。このとき、ドライバ回路１１の出
力端子は第１の同軸ケーブル１５の特性インピーダンス
及び第１のマイクロストリップライン１５ａの特性イン
ピーダンスを加算した値と等しい出力インピーダンスで
終端電圧が出力されているため、被試験Ｉ／Ｏ端子１４
に対して受端整合されている。

【００６１】また、このとき終端電圧源１７も同様に第
２のマイクロストリップライン１５ｂの特性インピーダ
ンスと等しい出力インピーダンスで終端電圧を出力して
いるため、これと接続されているコンパレータ回路１２
の入力端子は第２のマイクロストリップライン１５ｂに
対して受端整合されている。

【００６２】そのため、被試験Ｉ／Ｏ端子１４から出力
された信号ｒ１がコンパレータ回路１２に対して乱れる
ことなく伝送され、正確な試験を行うことができる。

【００６３】なお、厳密には終端電圧源１７がハイイン
ピーダンス状態から終端電圧出力状態に遷移した時、第
２のマイクロストリップライン１５ｂの伝達遅延時間Ｔ
ｃの間だけ被試験Ｉ／Ｏ端子１４に対して正常に試験信
号を印加できない期間が生じる。また、終端電圧源１７
がハイインピーダンス状態へ変化する時刻の前後Ｔｃだ
けコンパレータ回路１２は被試験Ｉ／Ｏ端子１４から出
力される信号を正常に受信できない。しかしながら、被
試験Ｉ／Ｏ端子１４に入力される試験信号と被試験Ｉ／
Ｏ端子１４から出力される信号とが衝突することを回避
できるため、実用上の問題はなくなる。

【００６４】図３（ｂ）〜（ｄ）は、それぞれ終端電圧
源１７の出力状態の遷移タイミングを変えた場合のＡ
点、Ｂ点及びＣ点の信号の様子を示したものである。

【００６５】図３（ｂ）は、終端電圧源１７をハイイン
ピーダンス状態から終端電圧出力状態へ遷移させるタイ
ミングを、図３（ａ）の場合と比べて、第２のマイクロ
ストリップライン１５ｂの伝達遅延時間Ｔｃの２倍の時
間だけ早くした場合の様子を示している。

【００６６】この場合、終端電圧源１７がハイインピー
ダンス状態から終端電圧出力状態へ変化するときはＢ点
及びＣ点でそれぞれ正常な伝送が実現される。しかしな
がら、終端電圧源１７が終端電圧出力状態からハイイン
ピーダンス状態へ変化するときには、Ｂ点はその時刻の
後Ｔｃだけドライバ回路１１からの試験信号を正常に受
信できない。また、Ｃ点はその時刻の前Ｔｃだけ被試験
Ｉ／Ｏ端子１４からの出力信号を正常に受信することが
できない。

【００６７】図３（ｃ）は、終端電圧源１７を終端電圧
出力状態からハイインピーダンス状態へ遷移させるタイ
ミングを、図３（ａ）の場合に比べて、第２のマイクロ
ストリップライン１５ｂの伝達遅延時間Ｔｃの２倍の時
間だけ遅くした場合の様子を示している。

【００６８】この場合、終端電圧源１７が終端電圧出力
状態からハイインピーダンス状態へ変化するときに、Ｂ
点はその時刻の後Ｔｃの２倍の時間だけドライバ回路１
１からの試験信号を正常に受信できない。

【００６９】また、終端電圧源１７がハイインピーダン
ス状態から終端電圧出力状態へ変化するときには、Ｃ点
はその時刻の後Ｔｃだけ被試験Ｉ／Ｏ端子１７からの信
号を正常に受信できない。

【００７０】図３（ｄ）は、図３（ｂ）及び図３（ｃ）
のタイミング調整を同時に実現した場合である。

【００７１】この場合、終端電圧源１７が終端電圧出力
状態からハイインピーダンス状態へ変化するときは、そ
の時刻の後Ｔｃの２倍の時間だけＢ点でドライバ回路１
１からの試験信号を正常に受信できない。

【００７２】したがって、図３（ａ）〜（ｄ）のいずれ
も最大で２Ｔｃの時間だけ正常に伝送できない期間が生
じる。しかしながら、第２のマイクロストリップライン
１５ｂの伝送遅延時間Ｔｃは被試験Ｉ／Ｏ端子１４の入
出力状態切り替え時間の半分以下に設計されているた
め、正常に伝送されない期間中で被試験Ｉ／Ｏ端子１４
に対する試験信号の入力と被試験Ｉ／Ｏ端子１４からの
信号の出力とが同時に存在する状態は起こりえない。そ
のため、図３（ａ）〜（ｄ）のタイミング制御を組み合
わせることで、常に正確な試験を行うことが可能にな
る。

【００７３】〈実施例〉次に本発明の第１の実施の形態
の実施例について説明する。

【００７４】（１）構成の説明 図５は本発明の集積回路試験装置の第１の実施の形態の
実施例の構成を示すブロック図である。

【００７５】本実施例の集積回路試験装置は、テストヘ
ッド２９、試験ボード３０、及びこれらを接続する特性
インピーダンスが５０Ωの第１の同軸ケーブル２５、第
２の同軸ケーブル１６によって構成されている。

【００７６】試験ボード３０は、入出力切り替え時間が
５ｎｓである少なくとも１つの被試験Ｉ／Ｏ端子２４を
有する被試験回路素子２３と、ウィンドウ型コンパレー
タ回路２２と、出力インピーダンスが５０Ωの終端電圧
源２７とから構成されている。

【００７７】被試験Ｉ／Ｏ端子２４は、５０Ωの特性イ
ンピーダンスを有する第２のマイクロストリップライン
２５ｂによってウィンドウ型コンパレータ回路２２の入
力と接続されるとともに、同じく５０Ωの特性インピー
ダンスを有する第１のマイクロストリップライン２５ａ
によって第１の同軸ケーブル２５を固定する高周波コネ
クタに接続されている。

【００７８】終端電圧源２７は出力インピーダンスが５
Ωの定電圧回路２７１、外部からの制御信号ＶＴにより
オン−オフ制御されるオン抵抗が５ΩのＪＦＥＴスイッ
チ２７３、及び４０Ωの金属皮膜抵抗２７２から構成さ
れ、ＪＦＥＴスイッチ２７３がオンのとき終端電圧源２
７の出力インピーダンスが５０Ωとなる。なお、ＪＦＥ
Ｔスイッチ２７３はオフのときに１ＭΩのハイインピー
ダンス状態となり、ハイインピーダンス状態と導通状態
の遷移時間は２ｎｓである。

【００７９】第２のマイクロストリップライン２５ｂは
遅延時間が０．１ｎｓになるように設計する。また、ウ
ィンドウ型コンパレータ回路２２は被試験回路素子２３
が搭載される試験ボード３０上に配置され、これらは第
２のマイクロストリップライン２５ｂによって接続され
る。またウィンドウ型コンパレータ回路２２の入力には
終端電圧源２７が直接接続される。なお、この伝送遅延
時間はほぼ０ｎｓと考えられる。

【００８０】一方、テストヘッド２９は、被試験回路素
子２３に対して試験信号を印加するためのドライバ回路
２１と、ＪＦＥＴスイッチ２７３に対する制御信号ＶＴ
を出力するための制御用ドライバ回路２１ａとから構成
される。これらの出力インピーダンスはそれぞれ５０Ω
である。

【００８１】第１の同軸ケーブル２５及び第２の同軸ケ
ーブル２６の遅延時間はそれぞれ１０ｎｓ、第１のマイ
クロストリップライン２５ａの遅延時間は５ｎｓとなる
ように設計する。

【００８２】（２）動作の説明 本実施例の集積回路試験装置の動作は上記第１の実施の
形態の動作と同様である。ただし、本実施例では、第１
の同軸ケーブル２５、第２の同軸ケーブル２６、第１の
マイクロストリップライン２５ａ、および第２のマイク
ロストリップライン２５ｂの特性インピーダンスがそれ
ぞれ５０Ωであり、ドライバ回路２１の出力インピーダ
ンス、終端電圧源２７の出力インピーダンスがそれぞれ
５０Ωである。また、第１の同軸ケーブル２５、第２の
同軸ケーブル２６の伝送遅延時間が１０ｎｓ、第１のマ
イクロストリップライン２５ａの伝送遅延時間が５ｎ
ｓ、第２のマイクロストリップライン２５ｂの伝送遅延
時間が０．１ｎｓで動作する。

【００８３】［第２の実施の形態］次に本発明の第２の
実施の形態について説明する。

【００８４】（１）構成の説明 図６は本発明の集積回路試験装置の第２の実施の形態の
構成を示すブロック図である。本実施の形態の集積回路
試験装置は、第１の実施の形態に対して、終端電圧源か
ら出力される終端電圧を外部の基準電圧を通じて変更可
能にしたものである。その他の構成は第１の実施の形態
と同様であるため、その説明は省略する。

【００８５】図６において、終端電圧源３７は、一定の
ゲインを有する電圧バッファ回路３７４と、終端抵抗３
７２と、半導体スイッチ３７３とによって構成されてい
る。電圧バッファ回路３７４の入力端子はテストヘッド
３９に設けられた基準電圧源３７１と接続され、電圧バ
ッファ回路３７４から出力される電圧は基準電圧源３７
１から供給される基準電圧Ｖ_REF にゲインを乗じた値に
なる。

【００８６】なお、図６ではコンパレータ回路３２と終
端電圧源３７とを別々に構成しているが、これらを１つ
のパッケージに集積することも可能である。

【００８７】（２）動作の説明 たとえば電圧バッファ回路３７４のゲインが１であり、
試験仕様により終端電圧が１．５Ｖと定められている場
合、基準電圧源３７１が１．５Ｖを出力することで終端
電圧源３７は試験仕様で示された１．５Ｖの終端電圧を
出力させることができる。

【００８８】また、電圧バッファ回路３７４のゲインが
−２であり、試験仕様により終端電圧が−２Ｖであると
定められている場合には、基準電圧源３７１が１Ｖを出
力することで試験仕様で示された−２Ｖの終端電圧を出
力させることができる。

【００８９】さらに試験仕様により２種類以上の終端電
圧が要求される場合にも、基準電圧Ｖ_REF を変化させる
ことにより終端電圧源３７から出力される終端電圧を変
更することができるため、試験仕様が変わるたびに試験
ボード４０を取り替えたり、あるいは試験ボード４０を
改造する必要がない。

【００９０】その他の動作については第１の実施の形態
と同様であるため、その説明は省略する。

【００９１】〈実施例〉次に本発明の第２の実施の形態
の実施例について説明する。

【００９２】（１）構成の説明 図７は本発明の集積回路試験装置の第２の実施の形態の
実施例の構成を示す図であり、同図（ａ）は試験ボード
及びテストヘッドの構成を示すブロック図、同図（ｂ）
は終端電圧制御機能付きコンパレータ回路の構成を示す
ブロック図である。

【００９３】図７（ａ）において、本実施例の集積回路
試験装置は、コンパレータ機能及び終端電圧出力機能を
備えた終端電圧制御機能付きコンパレータ回路４８を試
験ボード５０に有し、基準電圧Ｖ_REF を供給する基準電
圧源４７１をテストヘッド４９に有している。

【００９４】また、図７（ｂ）において、終端電圧制御
機能付きコンパレータ回路４８はウィンドウ型コンパレ
ータ回路４２及び終端電圧源４７によって構成され、こ
れらが１つのパッケージに集積されたものである。ま
た、終端電圧源４７にはオペアンプからなるゲイン１の
電圧バッファ回路４７４を有し、基準電圧源４７１から
基準電圧Ｖ_REF が入力される。なお、電圧バッファ回路
４７４の出力インピーダンスは５Ωである。

【００９５】その他の構成は第１の実施の形態の実施例
と同様であるため、その説明は省略する。

【００９６】（２）動作の説明 本実施例の集積回路試験装置は、終端電圧源４７が常に
基準電圧Ｖ_REF と等しい電圧を出力する。このとき、テ
ストヘッド４９が有する基準電圧源４７１が試験仕様で
定められた終端電圧と等しい電圧を発生することで、さ
まざまな終端電圧が指定された場合にも柔軟に対応する
ことができる。

【００９７】その他の動作については第１の実施の形態
の実施例と同様であるため、その説明は省略する。

【００９８】［第３の実施の形態］次に本発明の第３の
実施の形態について説明する。

【００９９】（１）構成の説明 図８は本発明の集積回路試験装置の第３の実施の形態の
構成を示すブロック図である。本実施の形態の集積回路
試験装置は、第２の実施の形態に対して、終端電圧源の
出力電圧を外部から与えるディジタル信号によって変更
可能としたものである。その他の構成は第１の実施の形
態と同様であるため、その説明は省略する。

【０１００】図８において、終端電圧源５７は、入力さ
れるＮビットのディジタル信号に応じて２^N あるいは２
^N-1 種類の電圧を発生するＤ／Ａ電圧バッファ回路５７
５と、終端抵抗５７２と、半導体スイッチ５７３とによ
って構成され、Ｄ／Ａ電圧バッファ回路５７５の出力電
圧は外部から入力されるディジタル信号によって変更さ
れる。

【０１０１】テストヘッド５９には、Ｄ／Ａ電圧バッフ
ァ回路５７５に対してディジタル信号を供給するための
論理回路５７１を有している。

【０１０２】なお、図８ではコンパレータ回路５２と終
端電圧源５７とを別々に構成しているが、これらの回路
を１つのパッケージに集積ことも可能である。

【０１０３】（２）動作の説明 テストヘッド５９に搭載された論理回路５７１は、試験
ボード６０上のＤ／Ａ電圧バッファ回路５７５に対して
試験仕様で指定された電圧に対応するディジタル信号を
送出する。Ｄ／Ａ電圧バッファ回路５７５は入力された
ディジタル信号に応じた所定の終端電圧Ｖｔを出力す
る。

【０１０４】ディジタル信号に対応した電圧を出力する
Ｄ／Ａ電圧バッファ回路５７５は、基準電圧をアナログ
量として伝送する本発明の第２の実施の形態と比較し
て、ノイズが伝送途中で混入することによる誤差を避け
ることができ、終端電圧Ｖｔを安定して制御することが
可能となる。

【０１０５】その他の動作については第２の実施の形態
と同様であるため、その説明は省略する。

【０１０６】〈実施例〉次に本発明の第３の実施の形態
の実施例について説明する。

【０１０７】（１）構成の説明 図９は本発明の集積回路試験装置の第３の実施の形態の
実施例の構成を示す図であり、同図（ａ）は試験ボード
及びテストヘッドの構成を示すブロック図、同図（ｂ）
は終端電圧制御機能付きコンパレータ回路の構成を示す
ブロック図である。

【０１０８】図９（ａ）において、本実施例の集積回路
試験装置は、コンパレータ機能及び終端電圧出力機能を
備えた終端電圧制御機能付きコンパレータ回路６８を試
験ボード７０に有し、８ビットディジタル信号を送出す
るための論理回路６７１をテストヘッド６９に有してい
る。

【０１０９】また、図９（ｂ）において、終端電圧制御
機能付きコンパレータ回路６８は、ウィンドウ型コンパ
レータ回路６２と終端電圧源６７とによって構成され、
これらが１つのパッケージに集積化されたものである。

【０１１０】終端電圧源６７は、出力電圧のフルスケー
ルが５Ｖの８ビットＤ／Ａ変換器６７５及びオペアンプ
による電圧フォロワ回路６７６を有し、テストヘッド６
９が有する論理回路６７１から出力される８ビットディ
ジタル信号に応じた所定の終端電圧Ｖｔを出力する。な
お、電圧フォロワ回路６７６の出力インピーダンスは５
Ωである。

【０１１１】その他の構成は第１の実施の形態の実施例
と同様であるため、その説明は省略する。

【０１１２】（２）動作の説明 本実施例の集積回路試験装置は、終端電圧源６７から出
力される終端電圧がテストヘッド６９の論理回路６７１
から送出される８ビットのディジタル信号によって決定
され、その分解能は約２０ｍＶである。

【０１１３】したがって、テストヘッド６９から試験ボ
ード７０に基準電圧を伝送する際に、２０ｍＶ以上のノ
イズが混入して誤差が発生するおそれがある場合でも、
本実施例のＤ／Ａ変換器６７５を用いた構成を採用する
ことで、より安定した終端電圧Ｖｔを出力することが可
能になり、終端電圧Ｖｔの精度を良好に保つことができ
る。

【０１１４】その他の動作については、第２の実施の形
態の実施例と同様であるため、その説明は省略する。

【０１１５】［第４の実施の形態］次に本発明の第４の
実施の形態について説明する。

【０１１６】（１）構成の説明 図１０は本発明の集積回路試験装置の第４の実施の形態
の構成を示すブロック図である。

【０１１７】本実施の形態の集積回路試験装置は、第１
の実施の形態に対して試験可能な被試験Ｉ／Ｏ端子７４
の数を増加させたものである。その他の構成は第１の実
施の形態と同様であるためその説明は省略する。

【０１１８】図１０において、試験ボード８０には、コ
ンパレータ回路７２及び終端電圧源７７からなる終端電
圧制御機能付きコンパレータ回路７８を、被試験Ｉ／Ｏ
端子７４と同じ数だけ有している。

【０１１９】また、テストヘッド７９には、終端電圧源
７７の状態を制御する制御信号ＶＴを生成するための制
御用ドライバ回路７１ａを有し、制御用ドライバ回路７
１ａの出力端子は複数の終端電圧源７７に対して共通に
接続されている。このとき、１つの制御用ドライバ回路
７１ａに対して接続される終端電圧源７７の数は、制御
用ドライバ回路７１ａのファンアウト能力に応じて決定
される。

【０１２０】なお、それぞれの接続における条件は第１
の実施の形態と同様である。

【０１２１】また、図１０では、１つのコンパレータ回
路７２及び１つの終端電圧源７７で終端電圧制御機能付
きコンパレータ回路７８を構成したが、複数のコンパレ
ータ回路７２及び複数の終端電圧源７７を１つのパッケ
ージに集積することも可能である。

【０１２２】また、本実施の形態は本発明の第２の実施
の形態及び第３の実施の形態に対しても同様に適用する
ことができる。

【０１２３】（２）動作の説明 複数の終端電圧源７７の各出力状態は少なくとも１つの
制御信号ＶＴにより第１の実施の形態と同様に同時に制
御される。

【０１２４】したがって、１つの制御信号ＶＴで制御さ
れる終端電圧源７７に接続された複数の被試験Ｉ／Ｏ端
子７４の入出力状態はすべて同一であり、これらが変化
する場合はすべて同時に変化する。

【０１２５】これ以外の動作については第１の実施の形
態と同様であるため、その説明は省略する。

【０１２６】〈実施例〉次に本発明の第４の実施の形態
の実施例について説明する。

【０１２７】（１）構成の説明 図１１は本発明の集積回路試験装置の第４の実施の形態
の実施例の構成を示す図であり、同図（ａ）は試験ボー
ド及びテストヘッドの構成を示すブロック図、同図
（ｂ）は終端電圧制御機能付きコンパレータ回路の構成
を示すブロック図である。

【０１２８】図１１において、本実施例の集積回路試験
装置は、第２の実施の形態の実施例に比べて被試験Ｉ／
Ｏ端子８４の数を４ピンに増加させている。これにとも
ないウィンドウ型コンパレータ回路８２及び終端電圧源
８７を４組に増加させている。これら４組のウィンドウ
型コンパレータ回路８２及び終端電圧源８７は、２組の
ウィンドウ型コンパレータ回路８２及び終端電圧源８７
を１つのパッケージに集積した並列型終端電圧制御機能
付きコンパレータ集積回路８８を２つ用いて構成されて
いる。なお、１つのパッケージに集積化されるウィンド
ウ型コンパレータ８２回路及び終端電圧源８７の数は、
機能上からの制限はなく、基本的にパッケージの物理限
界まで増加させることが可能である。

【０１２９】各並列型終端電圧制御機能付きコンパレー
タ回路８８は終端電圧源８７のインピーダンス状態を制
御するためにそれぞれ制御信号ＶＴを必要とする。この
制御信号ＶＴはテストヘッド８９が有する１つの制御用
ドライバ回路８１ａから送出される１つの制御信号ＶＴ
を試験ボード９０上で分配して使用する。

【０１３０】なお、すべての接続の条件はそれぞれ第２
の実施の形態に準ずる。

【０１３１】（２）動作の説明 本実施例の集積回路試験装置では、テストヘッド８９が
有する１つの制御用ドライバ回路８１ａから出力される
１つの制御信号ＶＴにより、試験ボード９０が有する２
つの並列型終端電圧制御機能付きコンパレータ回路８８
で備えた４つの終端電圧源８７のインピーダンス状態を
同時に制御する。同じく４つのウィンドウ型コンパレー
タ回路８２はそれぞれ独立に被試験Ｉ／Ｏ端子８４から
出力される信号を判定する。

【０１３２】この場合、この４つの被試験Ｉ／Ｏ端子８
４は、その入出力状態が同時に変化し、つねに同じ状態
である必要がある。例えば、４ピンのうち２ピンが入力
状態であり、その他の２ピンが出力状態である場合など
には対応しない。

【０１３３】これ以外の動作については第２の実施の形
態における実施例の動作と同様であるため、その説明は
省略する。

【０１３４】［第５の実施の形態］次に本発明の第５の
実施の形態について説明する。

【０１３５】（１）構成の説明 図１２は本発明の集積回路試験装置の第５の実施の形態
の構成を示す図であり、試験ボードの構成を示すブロッ
クである。

【０１３６】本実施の形態の集積回路試験装置は、第１
の実施の形態の伝送遅延時間の条件を満たす状態で、コ
ンパレータ回路及び終端電圧源からなる終端電圧制御機
能付きコンパレータ回路９８を第１の試験ボード１００
ａに配置し、被試験回路素子９３をそれとは異なる第２
の試験ボード１００ｂに配置したものである。その他の
構成は第１の実施の形態と同様であるため、その説明は
省略する。

【０１３７】図１２において、終端電圧制御機能付きコ
ンパレータ回路９８を搭載した第１の試験ボード１００
ａには第１の高周波コネクタ１０１ａ及び第２の高周波
コネクタ１０１ｂが取り付けられ、被試験回路素子９３
を搭載した第２の試験ボード１００ｂには、第３の高周
波コネクタ１０１ｃ及び第４の高周波コネクタ１０１ｄ
が取り付けられている。第１の試験ボード１００ａと第
２の試験ボード１００ｂとはこれら第１の高周波コネク
タ１０１ａ〜第４の高周波コネクタ１０１ｄによって接
続される。

【０１３８】第１の試験ボード１００ａはドライバ回路
から出力された試験信号を第２の試験ボード１００ｂに
送出するための第３のマイクロストリップライン９５ｃ
と、被試験Ｉ／Ｏ端子９４から出力された信号を第２の
試験ボード１００ｂに導くための第４のマイクロストリ
ップライン９５ｄとを有し、それぞれ第１の高周波コネ
クタ１０１ａ、第２の高周波コネクタ１０１ｂに接続さ
れている。

【０１３９】一方、第２の試験ボード１００ｂは、被試
験Ｉ／Ｏ端子９４に対する試験信号を導くための第５の
マイクロストリップライン９５ｅと、被試験Ｉ／Ｏ端子
９４から出力された信号をコンパレータ回路９２に入力
するための第６のマイクロストリップライン９５ｆとを
有し、それぞれ第３の高周波コネクタ１０１ｃ、第４の
高周波コネクタ１０１ｄに接続されている。

【０１４０】第１の試験ボード１００ａ及び第２の試験
ボード１００ｂの間には、第１の高周波コネクタ１０１
ａ〜第４の高周波コネクタ１０１ｄ以外に、空気もしく
は断熱材１０２が挿入される。

【０１４１】なお、第１の試験ボード１００ａ及び第２
の試験ボード１００ｂは、上述したように高周波コネク
タで直接接続してもよく、あるいは同軸ケーブル等の高
周波ケーブルを介して接続してもよい。

【０１４２】また、本実施の形態は上記第２の実施の形
態、第３の実施の形態及び第４の実施の形態に対しても
同様に適用することが可能である。

【０１４３】（２）動作の説明 本実施の形態では、試験を開始する前に第１の試験ボー
ド１００ａと第２の試験ボード１００ｂを接続する必要
がある。接続した後は第１の実施の形態と等価であり、
その動作も第１の実施の形態と同様である。

【０１４４】なお、第１の試験ボード１００ａと第２の
試験ボード１００ｂの間には、空気もしくは断熱材１０
２が存在するため被試験回路素子９３に対して高温もし
くは低温試験を行う場合でもコンパレータ回路及び終端
電圧源に対する影響を低減することができる。

【０１４５】〈実施例〉次に本発明の第５の実施の形態
の実施例について説明する。

【０１４６】（１）構成の説明 図１３は本発明の集積回路試験装置の第５の実施の形態
の実施例の構成を示す図であり、試験ボードの構造を示
す側面図である。また、図１４は本発明の集積回路試験
装置の第５の実施の形態の実施例の構成を示す図であ
り、試験ボードの他の構造を示す側面図である。

【０１４７】本実施例は、第４の実施の形態の実施例で
示した並列型終端電圧制御機能付きコンパレータ集積回
路１０８を搭載した第１の試験ボード１１０ａと、被試
験回路素子１０３を搭載した第２の試験ボード１１０ｂ
とを別々に設けたものである。その他の構成は第１の実
施の形態と同様であるため、その説明は省略する。

【０１４８】図１３において、第１の試験ボード１１０
ａには第１の同軸コネクタ１１１ａ及び第２の同軸コネ
クタ１１１ｂが取り付けられ、第２の試験ボード１１０
ｂには第３の同軸コネクタ１１１ｃ及び第４の同軸コネ
クタ１１１ｄが取り付けられている。第１の試験ボード
１１０ａ及び第２の試験ボード１１０ｂは第１の同軸コ
ネクタ１１１ａ〜第４の同軸コネクタ１１１ｄによって
直接接続される。

【０１４９】第１の試験ボード１１０ａはドライバ回路
から出力された試験信号を第２の試験ボード１１０ｂに
送出するための第３のマイクロストリプライン１０５ｃ
と、被試験Ｉ／Ｏ端子１０４から出力された信号を第２
の試験ボード１１０ｂから導くための第４のマイクロス
トリップライン１０５ｄとを有し、それぞれ特性インピ
ーダンス５０Ωの第１の同軸コネクタ１１１ａ、第２の
同軸コネクタ１１１ｂに接続されている。ここで、第３
のマイクロストリプライン１０５ｃの特性インピーダン
スは５０Ω、伝送遅延時間は２．５ｎｓであり、第４の
マイクロストリップライン１０５ｄの特性インピーダン
スは５０Ω、伝送遅延時間は０．０５ｎｓである。

【０１５０】一方、第２の試験ボード１１０ｂは、被試
験Ｉ／Ｏ端子１０４に対する試験信号を印加するための
第５のマイクロストリップライン１０５ｅと、被試験Ｉ
／Ｏ端子１０４から出力された信号をコンパレータ回路
に入力するための第６のマイクロストリップライン１０
５ｆとを有し、それぞれ特性インピーダンス５０Ωの第
３の同軸コネクタ１１１ｃ、第４の同軸コネクタ１１１
ｄに接続されている。ここで、第５のマイクロストリッ
プライン１０５ｅの特性インピーダンスは５０Ω、伝送
遅延時間は２．５ｎｓであり、第６のマイクロストリッ
プライン１０５ｆの特性インピーダンスは５０Ω、伝送
遅延時間は０．０５ｎｓである。

【０１５１】第１の試験ボード１１０ａと第２の試験ボ
ード１１０ｂとの間には、第１の同軸コネクタ１１１ａ
〜第４の同軸コネクタ１１１ｄ以外に、ウレタンフォー
ム等による断熱材１１２が挿入されている。

【０１５２】第１の同軸コネクタ１１１ａと第３の同軸
コネクタ１１１ｃ、及び第２の同軸コネクタ１１１ｃと
第４の同軸コネクタ１１１ｄを直接接続することで第１
の試験ボード１１０ａと第２の試験ボード１１０ｂとが
接続される。

【０１５３】なお、第１の試験ボードと第２の試験ボー
ドとは、図１３に示すようにそれぞれ平行に配置しても
よく、図１４に示すように第１の試験ボード１２０ａを
第２の試験ボード１２０ｂと垂直になるように配置して
もよい。

【０１５４】（２）動作の説明 本実施例では、第１の試験ボード１１０ａと第２の試験
ボード１１０ｂを接続した状態でドライバ回路から被試
験Ｉ／Ｏ端子１０４までの伝送遅延時間は、第１の同軸
コネクタ１１１ａ、第３の同軸コネクタ１１１ｃ、第３
のマイクロストリップライン１０５ｃ、及び第５のマイ
クロストリップライン１０５ｅのそれぞれの伝送遅延時
間の合計であり、１５ｎｓである。

【０１５５】同様に、被試験Ｉ／Ｏ端子１０４から並列
型終端電圧制御機能付きコンパレータ回路１０８を構成
するウィンドウ型コンパレータ回路の入力端子までの伝
送遅延時間は、第２の同軸コネクタ１１１ｂ、第４の同
軸コネクタ１１１ｄ、第４のマイクロストリップライン
１０５ｄ、及び第６のマイクロストリップライン１０５
ｆのそれぞれの伝送遅延時間の合計であり、０．１ｎｓ
である。

【０１５６】これらの伝送遅延時間は第１の実施の形態
における伝送遅延時間の条件をすべて満たしており、本
実施例は第１の実施の形態における実施例と同様に動作
する。

【０１５７】また、第１の試験ボード１１０ａに搭載さ
れた被試験回路素子１０３に対して高温もしくは低温試
験を行った場合、第２の実施の形態、第３の実施の形
態、及び第４の実施の形態の各実施例と比較して、第１
の試験ボード１１０ａ及び第２の試験ボード１１０ｂ間
に断熱材１１２が存在するため、第１の試験ボード１１
０ａの温度変化を抑制して並列型終端電圧制御機能付き
コンパレータ回路１０８の特性変動を抑えることができ
るため、安定した試験を行うことができる。

【０１５８】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【０１５９】第１の効果は、ドライバ回路から出力され
る試験信号の振幅を低下させずに被試験Ｉ／Ｏ端子に印
加できることである。

【０１６０】その理由は、被試験Ｉ／Ｏ端子に対して試
験信号が印加されている期間は、終端電圧源をハイイン
ピーダンス状態に遷移させることで、コンパレータ回路
の入力端子がハイインピーダンス状態になるからであ
る。

【０１６１】第２の効果は、集積回路試験装置の実装の
自由度が拡大され、ドライバ回路を有するテストヘッド
を、実装上の要求にしたがって自由に配置できることで
ある。

【０１６２】その理由は、コンパレータ回路及び終端電
圧源を試験ボード上に配置したことで、ドライバ回路と
被試験Ｉ／Ｏ端子を接続する第１の伝送線路の遅延時間
に制限がなくなり、テストヘッドと試験ボードとの距離
を長くすることができるからである。

【０１６３】第３の効果は、集積回路試験装置の冷却設
備を縮小できることである。

【０１６４】その理由は、ドライバ回路と被試験Ｉ／Ｏ
端子とを接続する第１の伝送線路を長くすることができ
るため、テストヘッドの大きさを自由に設計することが
でき、十分な放熱スペースを確保することができるから
である。

【図面の簡単な説明】

【図１】本発明の集積回路試験装置の第１の実施の形態
の概略構成を示すブロック図である。

【図２】本発明の集積回路試験装置の第１の実施の形態
の構成を示すブロック図である。

【図３】図２に示した集積回路試験装置の動作の様子を
示すフローチャートである。

【図４】図２に示した集積回路試験装置の動作波形を示
す図である。

【図５】本発明の集積回路試験装置の第１の実施の形態
の実施例の構成を示すブロック図である。

【図６】本発明の集積回路試験装置の第２の実施の形態
の構成を示すブロック図である。

【図７】本発明の集積回路試験装置の第２の実施の形態
の実施例の構成を示す図であり、同図（ａ）は試験ボー
ド及びテストヘッドの構成を示すブロック図、同図
（ｂ）は終端電圧制御機能付きコンパレータ回路の構成
を示すブロック図である。

【図８】本発明の集積回路試験装置の第３の実施の形態
の構成を示すブロック図である。

【図９】本発明の集積回路試験装置の第３の実施の形態
の実施例の構成を示す図であり、同図（ａ）は試験ボー
ド及びテストヘッドの構成を示すブロック図、同図
（ｂ）は終端電圧制御機能付きコンパレータ回路の構成
を示すブロック図である。

【図１０】本発明の集積回路試験装置の第４の実施の形
態の構成を示すブロック図である。

【図１１】本発明の集積回路試験装置の第４の実施の形
態の実施例の構成を示す図であり、同図（ａ）は試験ボ
ード及びテストヘッドの構成を示すブロック図、同図
（ｂ）は終端電圧制御機能付きコンパレータ回路の構成
を示すブロック図である。

【図１２】本発明の集積回路試験装置の第５の実施の形
態の構成を示す図であり、試験ボードの構成を示すブロ
ックである。

【図１３】本発明の集積回路試験装置の第５の実施の形
態の実施例の構成を示す図であり、試験ボードの構造を
示す側面図である。

【図１４】本発明の集積回路試験装置の第５の実施の形
態の実施例の構成を示す図であり、試験ボードの他の構
造を示す側面図である。

【図１５】従来の典型的な集積回路試験装置の構成を示
すブロック図である。

【図１６】従来の他の集積回路試験装置の構成を示すブ
ロック図である。

【図１７】図１６に示した集積回路試験装置の動作タイ
ミングを示すタイミングチャートである。

【図１８】図１５に示した集積回路試験装置の動作タイ
ミングを示すタイミングチャートである。

【図１９】図１６に示した集積回路試験装置の動作波形
を示す図である。

【符号の説明】

１、１１、２１ ドライバ回路 ２、１２、３２、５２、７２ コンパレータ回路 ３、１３、２３、９３、１０３ 被試験回路素子 ４、１４、２４、７４、８４、９４、１０４ 被試験
Ｉ／Ｏ端子 ５ 第１の伝送線路 ６ 第２の伝送線路 ７、１７、２７、３７、４７、５７、６７、７７、８７
終端電圧源 １１ａ、２１ａ、７１ａ、８１ａ 制御用ドライバ回
路 １５ 第１の同軸ケーブル １５ａ、２５ａ 第１のマイクロストリップライン １５ｂ、２５ｂ 第２のマイクロストリップライン １６ 第２の同軸ケーブル １８、４８、６８、７８ 終端電圧制御機能付きコン
パレータ回路 １９、２９、３９、４９、５９、６９、７９、８９
テストヘッド ２０、３０、４０、５０、６０、７０、８０、９０
試験ボード ２２、４２、６２、８２ ウィンドウ型コンパレータ
回路 ２５ 第１の同軸ケーブル ２６ 第２の同軸ケーブル ８８、９８、１０８ 並列型終端電圧制御機能付きコ
ンパレータ回路 ９５ｃ、１０５ｃ 第３のマイクロストリップライン ９５ｄ、１０５ｄ 第４のマイクロストリップライン ９５ｅ、１０５ｅ 第５のマイクロストリップライン ９５ｆ、１０５ｆ 第６のマイクロストリップライン １００ａ、１２０ａ 第１の試験ボード １００ｂ、１２０ｂ 第２の試験ボード １０１ａ 第１の高周波コネクタ １０１ｂ 第２の高周波コネクタ １０１ｃ 第３の高周波コネクタ １０１ｄ 第４の高周波コネクタ １０２、１１２ 断熱材 １１１ａ 第１の同軸コネクタ １１１ｂ 第２の同軸コネクタ １１１ｃ 第３の同軸コネクタ １１１ｄ 第４の同軸コネクタ １７１ 定電圧源 １７２、３７２、５７２ 終端抵抗 １７３、３７３、５７３ 半導体スイッチ ２７１ 定電圧回路 ２７２ 金属皮膜抵抗 ２７３ ＪＦＥＴスイッチ ３７１、４７１ 基準電圧源 ３７４、４７４ 電圧バッファ回路 ５７１、６７１ 論理回路 ５７５ Ｄ／Ａ電圧バッファ回路 ６７５ Ｄ／Ａ変換器 ６７６ 電圧フォロワ回路

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも１つの被試験Ｉ／Ｏ端子を有
   し、前記被試験Ｉ／Ｏ端子の入出力状態が切り替わる被
   試験回路素子の試験を行うための集積回路試験装置であ
   って、 所定の特性インピーダンスを有する第１の伝送線路と、 所定の特性インピーダンスを有し、伝送遅延時間が前記
   被試験Ｉ／Ｏ端子の入出力状態切り替え時間の半分以下
   である第２の伝送線路と、 前記第１の伝送線路の特性インピーダンスと等しい出力
   インピーダンスを有し、前記第１の伝送線路を介して前
   記被試験Ｉ／Ｏ端子に対して試験信号及び終端電圧を出
   力するドライバ回路と、 高入力インピーダンスを有し、前記被試験Ｉ／Ｏ端子か
   ら出力される信号を前記第２の伝送線路を介して受信
   し、該信号のレベルを判定するコンパレータ回路と、 前記コンパレータ回路の入力端子に接続され、制御信号
   にしたがって、出力をハイインピーダンスにするハイイ
   ンピーダンス状態、または前記第２の伝送線路の特性イ
   ンピーダンスと等しい出力インピーダンスで予め定めら
   れた終端電圧を出力する終端電圧出力状態に遷移する終
   端電圧源と、 前記終端電圧源に前記制御信号を与える制御信号供給手
   段と、を有することを特徴とする集積回路試験装置。
2. 【請求項２】 請求項１に記載の集積回路試験装置にお
   いて、 制御信号供給手段は、 被試験Ｉ／Ｏ端子に対して試験信号が印加されている期
   間は、終端電圧源をハイインピーダンス状態に遷移さ
   せ、 該期間でないときは、前記終端電圧源を終端電圧出力状
   態に遷移させることを特徴とする集積回路試験装置。
3. 【請求項３】 請求項２に記載の集積回路試験装置にお
   いて、 制御信号供給手段は、 被試験Ｉ／Ｏ端子に対する試験信号の印加が終了する時
   刻よりも第２の伝送線路の伝送遅延時間と等しい時間だ
   け早く、終端電圧源をハイインピーダンス状態から終端
   電圧出力状態に遷移させることを特徴とする集積回路試
   験装置。
4. 【請求項４】 請求項２に記載の集積回路試験装置にお
   いて、 制御信号供給手段は、 被試験Ｉ／Ｏ端子に対する試験信号の印加が開始される
   時刻よりも第２の伝送線路の伝送遅延時間に等しい時間
   だけ遅く、終端電圧源を終端電圧出力状態からハイイン
   ピーダンス状態に遷移させることを特徴とする集積回路
   試験装置。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   集積回路試験装置において、 被試験回路素子を着脱可能に固定する固定手段と少なく
   とも１つのコンパレータ回路と少なくとも１つの終端電
   圧源とを有し、集積回路試験装置本体に取外し可能に固
   定される試験ボードと、 集積回路試験装置本体に固定され、少なくとも１つのド
   ライバ回路及び制御信号供給手段を有するテストヘッド
   と、を有することを特徴とする集積回路試験装置。
6. 【請求項６】 請求項１乃至５のいずれか１項に記載の
   集積回路試験装置において、 終端電圧源から出力される終端電圧を変更可能に制御す
   る電圧制御手段を有することを特徴とする集積回路試験
   装置。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   集積回路試験装置において、 コンパレータ回路及び終端電圧源を１つのパッケージに
   集積したことを特徴とする集積回路試験装置。