JP4672057B2 - 自動試験装置の較正 - Google Patents

Description

本発明は、一般には自動試験装置の較正に関し、特には試験装置チャネルの基準タイミング・ソースへの整合に関する。

自動試験装置（ＡＴＥ）は、例えば半導体、電子回路、及びプリント回路板アセンブリ等の試験デバイスに対する自動化された、通常はコンピュータ作動の方法に関連する。ＡＴＥにより試験されるデバイスは、被測定デバイス（ＤＵＴ）と称される。

ＡＴＥにおいて、タイミング精度は、所定のタイミング制限を満たすＤＵＴへ信号を印加することに関連する。例えば、信号の立ち上がりエッジは、ＤＵＴを正確に試験するため、指定された時間フレーム内でＤＵＴへ到達することを必要とする場合がある。試験中は信号時間変動に対する許容範囲が一般的により狭いため、ＤＵＴの動作速度が増加するにつれタイミング精度はより重要になる。

ＡＴＥのタイミング精度は、ＡＴＥのハードウェア、及びＡＴＥを較正（キャリブレーション）するのに用いられる技術により制御される。特定のＡＴＥにとって、異なる較正方法は異なるタイミング精度を生ずる可能性がある。従って、適切な較正は、ＡＴＥのハードウェアをアップグレードするための多大な費用を頻繁にかけることなくタイミング精度を改善するための一つの方法である。

タイミング精度は種々の方法で測定できる。一般的に利用されている一較正基準は、ドライバ・タイミング精度（ＥＰＡ：edge placement accuracy）と呼ばれる。ＥＰＡにおいて、ＡＴＥの通信チャネルに対するタイミング・イベント、例えば信号エッジの識別等は、外部機器を用いて測定される。測定された信号エッジ・タイミングと所定の信号エッジ・タイミングとの間の差は、ＡＴＥのＥＰＡとなるよう定義される。+/-１００ｐｓ又はそれより良いＥＰＡは、４００ＭＨｚ又はより早い速度で動作するＡＴＥを試験することが要求される。そのような試験精度を達成するために、二つのＡＴＥ較正技術がしばしば用いられる。

そのような一つのＡＴＥ較正技術は、例えばロボット、又はカル・フィクスチャ（cal-fixture）等のツールを利用してＡＴＥを外的に較正することを含む。別のＡＴＥ較正技術はＡＴＥを内的に較正することを含む。本技術は、タイム・ドメイン・リフレクトメトリ（ＴＤＲ）として知られ、入射信号のエッジ及び反射信号のエッジを測定し、二つの測定値間の差に基づいて信号経路長を計算する。次に、信号経路長は信号伝送を調整するために用いられる。しかしながら、主に反射エッジの信号劣化に起因するＴＤＲに関連する重大な測定誤差がある。すなわち、信号は信号経路を通って二回移動しなければならず（信号及び信号の反射は双方とも信号経路を通って移動しなければならない）、信号損失及び信号歪みをもたらす。本問題を解消するためＴＤＲは高帯域幅信号経路、例えばリレーを必要とする。

本発明はコンピュータ・プログラム製品を含むＡＴＥ等のデバイスを較正するための方法及び装置について示す。
一般的に、一態様において、本発明は装置を較正するために用いる方法を対象にする。本方法は基準タイミング・イベント（reference timing event）、及び装置の通信チャネルと関連するチャネル・イベントの内少なくとも一つに基づいてオフセットを求めること、及び装置を較正するためにオフセットを用いることを含む。本発明の本態様は一又は複数の以下の特徴を含むことができる。

基準タイミング・イベントは基準タイミング・ソースからの基準タイミング信号を伝送することを含むことができ、またチャネル・イベントは通信チャネルからのチャネル信号を伝送することを含むことができる。オフセットを求めることは基準タイミング信号が基準タイミング・ソースと関連するデバイスで受信される第１の時間を取得すること、基準タイミング信号が通信チャネルと関連するデバイスにおいて受信される第２の時間を取得すること、チャネル信号が通信チャネルと関連するデバイスにおいて受信される第３の時間を取得すること、チャネル信号が基準タイミング・ソースと関連するデバイスにおいて受信される第４の時間を取得すること、及び第１の時間、第２の時間、第３の時間、及び第４の時間を用いてオフセットを計算することを含むことができる。第１の時間をＴ１、第２の時間をＴ２、第３の時間をＴ３、第４の時間をＴ４とし、オフセットを（Ｔ１−Ｔ２＋Ｔ４−Ｔ３）／２として計算する。

本方法はまた、通信チャネルと基準タイミング・ソースとの間の経路を構成することを含むことができる。チャネル信号及び基準タイミング信号は当該経路を通ることができる。当該経路は回路エレメントのマトリクスを含むことができる。回路エレメントは、ピンダイオードを含むことができる。当該経路を取得するために、また基準タイミング・ソースと他の通信チャネルとの間で信号を交換することを妨げるために、経路の構成はピンダイオードをバイアスすることを含むことができる。

一般的に、他の態様において、本発明はＡＴＥの較正に用いる装置を対象にする。当該装置は、基準タイミング信号を出力するよう構成される基準タイミング・ソースと、基準タイミング信号を通過させ、またＡＴＥの通信チャネルからチャネル信号を通過させるよう構成される回路経路と、基準タイミング信号とチャネル信号との間のオフセットを決定するよう構成され、オフセットに基づいて調整されるよう通信チャネルを介して信号伝送を生じさせる命令を供給するよう構成される処理デバイスとを含む。本発明の本態様は以下の一又は複数の特徴を含むことができる。

基準タイミング・ソースは回路経路へ信号を出力するために基準コンパレータ（reference comparator）及び基準ドライバ(reference driver)を含むことができる。ＡＴＥは、回路経路へ信号を出力するためチャネル・コンパレータ及びチャネル・ドライバを含むことができる。基準コンパレータは第１の時間において基準タイミング信号を受信し、チャネル・コンパレータは第２の時間経路において基準タイミング信号を受信し、チャネル・コンパレータは第３の時間経路においてチャネル信号を受信し、基準コンパレータは第４の時間においてチャネル信号を受信する。処理デバイスは基準コンパレータ及びチャネル・コンパレータを介して、第１の時間、第２の時間、第３の時間及び第４の時間を受信する。処理デバイスは第１の時間、第２の時間、第３の時間、及び第４の時間を用いてオフセットを計算する。第１の時間はＴ１、第２の時間はＴ２、第３の時間はＴ３、第４の時間はＴ４である。処理デバイスはオフセットを（Ｔ１−Ｔ２＋Ｔ４−Ｔ３）／２として計算する。

回路経路はダイオードのマトリクスと電流源とを含み、ダイオードのうち少なくともいくつかを導通又は不導通にバイアスして、基準タイミング・ソースへ通信チャネルを接続し、また他の通信チャネルを基準タイミング・ソースへの接続から排除する。この点に関し、回路経路は電流源、少なくとも１つのダイオード及びトランジスタ・スイッチを含み、少なくとも１つのダイオードへ電流源を接続し、それによって少なくとも１つのダイオードをバイアスして導通させることができる。

処理デバイスはＡＴＥの一部でもよい。回路経路はリレーを含まず、処理デバイスは通信チャネルと基準タイミング・ソースとの間の信号経路長を最初に求めることなしに、オフセットを求めることができる。

一般的に、他の態様において、本発明はＡＴＥを測定するのに用いる実行可能な命令を記憶する機械読み取り可能媒体を対象にする。実行可能な命令は、処理デバイスに基準タイミング・イベントとＡＴＥの通信チャネルに関連するチャネル・イベントとの間のオフセットを決定させ、オフセットに基づいて通信チャネルを介して信号伝送に作用するようにする。信号伝送への作用は、直接的に又は間接的に信号伝送を調整することを含むことができる。また、本態様は、他の態様に関連して上述された１又は複数の特徴を含むことができる。

１又は複数の例の詳細は以下の図面及び明細書で説明される。更なる特徴、態様、及び本発明の利点は本明細書、図面及び特許請求の範囲から明らかになるであろう。
異なる図に示される類似の参照番号は、類似の要素を示す。

図１はＡＴＥを較正するために用いる回路１０を示す。回路１０はＡＴＥチャネル毎にドライバ１１ａ-１１ｆ、及びコンパレータ１２ａ-１２ｆを含む。本実施態様では一度に唯一つのチャネルに対して接続がなされるが、以下に示すピン（pin）ダイオード・マトリクス１４は、各チャネルのドライバ及びコンパレータを基準タイミング・ソース１６へ接続することができる。また、基準タイミング・ソース１６はドライバ１７及びコンパレータ１９を含む。

図２は、１つのチャネル１５と基準タイミング・ソース１６との間の接続を示す。図２において、ピンダイオード・マトリクス１４は一本の実線で示され、ドライバ１１ａとコンパレータ１２ａを含むチャネル１５と、ドライバ１７とコンパレータ１９を含む基準タイミング・ソース１６との間の接続を示す。これは単に例証のためであり、以下に示すように、ピンダイオード・マトリクス１４は任意の数のスイッチ及び相互接続を含むことができる。

回路１０の動作はチャネル１５に関して説明される。しかしながら、注意すべきは回路１０の動作は全てのチャネルにおいて同じであることである。この点に関してチャネル・ドライバ１１aはチャネル信号、例えば電圧信号を出力する。チャネル信号はピンダイオード・マトリクス１４へ出力されるが、チャネル・コンパレータ１２ａによっても受信される。チャネル・コンパレータ１２ａはチャネル信号を受信する時間を特定し、この時間を処理デバイス、例えばマイクロプロセッサ（示されていない）等へ供給する。処理デバイスはＡＴＥの一部、又はＡＴＥとは別の場合がある。例えば、処理デバイスは、ＡＴＥを較正するのに用いられる、基準タイミング・ソース１６及びピンダイオード・マトリクス１４をまた含むことができる別の回路配置へ組み込まれる場合がある。

チャネル・コンパレータ１２ａはまた、一般的に、異なる時間で、例えば電圧信号等の基準タイミング信号を、ピンダイオード・マトリクス１４を介して基準タイミング・ソース１６のドライバから受信する。チャネル・コンパレータ１２ａは基準タイミング信号を受信する時間を特定し、この時間を処理デバイスへ供給する。基準タイミング・ソース１６用のコンパレータ１９及びドライバ１７は、以下に示すように、チャネル１５用のコンパレータ１２ａ及びドライバ１１ａと同様の方法で動作する。

さらに詳細には、基準ドライバ１７は基準タイミング信号をピンダイオード・マトリクス１４へ出力する。しかしながら、基準コンパレータ１９もまた基準タイミング信号を受信する。基準コンパレータ１９は基準タイミング信号を受信する時間を特定し、その時間を処理デバイスへ供給する。また、基準コンパレータ１９は、一般的に異なる時間でピンダイオード・マトリクス１４を介してチャネル・ドライバ１１ａからチャネル信号を受信する。基準コンパレータ１９はチャネル信号を受信する時間を特定し、この時間を処理デバイスへ供給する。

処理デバイス、又はより正確には処理デバイス内で実行されるソフトウェアは、チャネル・コンパレータ１２ａ及び基準コンパレータ１９により供給される時間を用いて、チャネル信号と基準タイミング信号との間のオフセット・タイミングを求める。このオフセットは、以下に示すように、チャネル１５のタイミング精度を補正するために用いられる。

さらに詳細には、本明細書で示されるＡＴＥ較正プロセスは、基準タイミング・イベントとチャネル・イベントとの間の実時間、すなわちＴ_{offset ref to chan}に基づいて、全てのＡＴＥチャネル、又はそのサブセットを較正する。これに関連して、基準タイミング・イベントは基準タイミング信号の伝送時間に対応し、チャネル・イベントはチャネル信号の伝送時間に対応する。以下に説明される図４を参照のこと。

ＡＴＥ較正の基本的なアプローチは基準タイミング信号及びチャネル信号のエッジが、基準コンパレータ及びチャネル・コンパレータに到達する時間を特定し、これらの時間のみを用いてＴ_{offset ref to chan}を求めることである。Ｔ_{offset ref to chan}を取得するための本アプローチは信号の経路長を用いてＴＤＲ等でＴ_{path ref to chan}の較正を行う必要性を低減する。結果として、例えばリレー等の高帯域接続は、一般にＡＴＥチャネルと基準タイミング・ソースとの間で必要とされない。

図３及び図４を参照すると、図１及び２の回路を用いてＴ_{offset ref to chan}を求めるプロセス２０が示される。図３において、基準ドライバ及びチャネル・ドライバは同時に駆動されないで、別々のバーストで駆動される。図４に示すように、Ｔ_{offset ref to chan}は基準タイミング信号２１とチャネル信号２２との間の伝送時間の差である。プロセス２０は以下のようにこの値を取得する。基準ドライバ１７は基準タイミング信号２１をピンダイオード・マトリクス１４へ出力する（２４）。チャネル・ドライバ１１ａはチャネル信号２２をピンダイオード・マトリクス１４へ出力する（２５）。本例において、ピンダイオード・マトリクス１４は事前に設定され、チャネル１５を基準タイミング・ソース１６へのみ接続する。ピンダイオード・マトリクス１４の典型的な実装の構成は以下に示される。

基準コンパレータ１９は基準タイミング信号２１を時間Ｔ１において受信（２６）し、該時間を処理デバイスへ供給する。本実施態様において、コンパレータによる信号の受信は、該信号の入射エッジを識別したことを意味する。他の実施態様において、コンパレータは他の信号の特徴を識別する場合がある。チャネル・コンパレータ１２ａは基準タイミング信号２１を時間Ｔ２において受信（２７）し、該時間を処理デバイスへ供給する。基準タイミング信号２１が基準タイミング・ソース１６からＡＴＥチャネル１５へ移動するのにかかる時間、すなわちＴ_{path ref to chan}は、Ｔ１とＴ２との差へ基準コンパレータ及びチャネル・コンパレータとの間の時間オフセットを足したものである。

Ｔ１及びＴ４（以下に示す）は基準コンパレータ１９において測定されることが注目される。従って、Ｔ１及びＴ４は基準タイミング信号２１の伝送に関して、すなわちスケール２９上で測定される。つまり、基準タイミング信号２１が伝送される時間はタイム・スケール２９上にゼロ（０）で示される。時間Ｔ２及びＴ３（以下に示す）はチャネル・コンパレータ１２ａにおいて測定され、従ってチャネル信号の伝送に関して、すなわちタイム・スケール３０で測定される。チャネル信号２２が伝送される時間はスケール３０上にゼロ（０）で示される。

プロセス２０において、チャネル・コンパレータ１２ａは時間Ｔ３においてチャネル信号２２を受信し（３１）、処理デバイスへその時間を供給する。基準コンパレータ１９は時間Ｔ４においてチャネル信号２２を受信し（３２）、処理デバイスへその時間を供給する。

チャネル信号２２がＡＴＥチャネルから基準タイミング・ソースへ移動するのにかかる時間、すなわちＴ_{path ref to chan}は、Ｔ３とＴ４との差に基準コンパレータとチャネル・コンパレータとの間の時間オフセットを足したものである。図４に示すように、Ｔ１とＴ２との間の時間は、両方の信号が移動する距離は同じであるべきであるので、Ｔ３とＴ４との間の時間とほぼ同じである。Ｔ_{path ref to chan}はプロセス２０で計算される必要はない。しかしながら、Ｔ_{path ref to chan}は、基準タイミング・ソース１６とチャネル１５との間のオフセット、Ｔ_{offset ref to chan}（以下を参照）を計算するために、プロセス２０により用いられる方程式を導き出すのに用いられる。それ故、Ｔ_{path ref to chan}は図４に示されている。

この点に関して、Ｔ_{offset ref to chan}は以下の４つの時間の測定値、Ｔ１、Ｔ２、Ｔ３及びＴ４を用いて求められる。Ｔ_{offset ref to chan}は４つの時間を用いて求められるので、プロセス２０は４方向の時間ドメイン伝送（ＴＤＴ）測定プロセスと呼ばれている。以下にＴ１、Ｔ２、Ｔ３及びＴ４を用いてＴ_{offset ref to chan}が取得される方法を説明する。

図４に示されるように、以下の関係が当てはまる。
Ｔ_{offset ref to chan}＝Ｔ１＋Ｔ_{path ref to chan}−Ｔ２
Ｔ_{offset ref to chan}＝Ｔ４−Ｔ_{path ref to chan}−Ｔ３
前述の２つの方程式を加算すると以下が得られる。

２・Ｔ_{offset ref to chan}＝Ｔ１−Ｔ２＋Ｔ４−Ｔ３
よって、Ｔ_{offset ref to chan}の計算からＴ_{path ref to chan}が削除される。Ｔ_{offset ref to chan}について解くと、以下の方程式が得られる。

Ｔ_{offset ref to chan}＝（Ｔ１−Ｔ２＋Ｔ４−Ｔ３）／２
従って、プロセス２０により、Ｔ_{offset ref to chan}をＴ１，Ｔ２，Ｔ３及びＴ４の値のみを用いて求めることが出来る。プロセス２０を実行するために用いられる処理デバイスは前述のＴ_{offset ref to chan}に関する方程式で事前にプログラムすることが出来る。

その結果、プロセス２０において、処理デバイスはＴ１、Ｔ２、Ｔ３及びＴ４に関する値を受信し、これらの値を用いてＴ_{offset ref to chan}を計算する（３４）。Ｔ１、Ｔ２、Ｔ３及びＴ４に関する値は基準コンパレータ及びチャネル・コンパレータから処理デバイスへ直接、又はまず他のハードウェア／ソフトウェアを通じて、供給することができる。

一旦、処理デバイスがＴ_{offset ref to chan}の値を求めると、処理デバイスはＴ１、Ｔ２、Ｔ３及びＴ４が取得された通信チャネル１５を較正する（３５）。すなわち、Ｔ_{offset ref to chan}はＡＴＥの各チャネルについて求めることができる。それゆえ、一旦Ｔ_{offset ref to chan}が一つのチャネルについて求められると、処理デバイスはＴ_{offset ref to chan}に等しい、又はＴ_{offset ref to chan}から取得される量によってチャネル上のオフセット信号伝送が調整される場合がある。例えば、処理デバイスは、Ｔ_{offset ref to chan}に等しい量により、チャネル１５上の信号の伝送をより早く開始するよう命令を出すことができ、又は処理デバイスは、Ｔ_{offset ref to chan}に等しい量によりチャネル１５上の信号の伝送を遅延するよう命令を出すことができる。通信チャネル信号の調整は本明細書に記載される以外にも、又は本明細書に記載されたことに加えて、Ｔ_{offset ref to chan}を用いてなされる場合がある。

処理デバイスはそれ自体がＡＴＥを較正することはできない点が注目される。処理デバイスは、むしろ例えば他のハードウェア又はソフトウェアに、ＡＴＥのオン又はオフのいずれかを命令することにより、ＡＴＥを間接的に較正し、その結果、信号伝送を調整することができる。また、プロセス２０は処理デバイスなしに実行できることに注意する。例えば、Ｔ_{offset ref to chan}は手計算することができ、同様に較正も手動ですることができる。

上述した方法で、各ＡＴＥチャネルは基準タイミング・ソースについて測定することができる。その結果、各較正されたＡＴＥチャネルは、基準タイミング・ソース、及び他の全ての較正されたＡＴＥチャネルに整合されなければならない。

図５はピンダイオード・マトリクス１４の例示的な実装を示す。図５に示されるように、ピンダイオード・マトリクスは基準タイミング・ソース１６とＡＴＥチャネル１５Ｎ，３９（Ｎ＋１）との間の経路（例えば３６，３７）に配置されたダイオードを含む。すなわち、例えば、チャネル１５等の１又は複数のＡＴＥ上の各チャネルは、ピンダイオードのマトリクスを介して基準タイミング・ソース１６に接続される。ピンダイオード・マトリクス１４はまた、トランジスタ／スイッチ４１を介してチャネル１５に接続される電流源４０を含む。各チャネルはチャネル１５の配置に類似した、又はチャネル１５の配置と同一の電流源／トランジスタ配置を含むことができる。トランジスタ４１がゲート化されると、電流はチャネル１５を通過し、それによってダイオード４２及び４３をバイアスし導通させる。電流源４４及び４５、及び示されていない他のものも用いて、ピンダイオード・マトリクス１４を通じて適切にダイオードをバイアスすることにより、チャネル１５は基準タイミング・ソース１６へ接続されることができる。一方、他の全てのチャネルは基準タイミング・ソース１６から切断されている。

基準タイミング・ソース１６からの基準チャネルは通常の信号経路を介してＤＵＴへ送ることもでき、ＤＵＴ試験中に標準チャネルとして用いることもできることが注目される。

従来のリレー・マトリクス設計に対して、図５のピンダイオード・マトリクス設計の利点は、以下を含むものである。第一に、ピンダイオードはリレーよりも、より小さな接地面積、一般的にはリレーの約３％の接地面積を有し、基板面積を節約することになる。高密度のディジタル機器設計において、しばしば基板面積はチャネル密度にとって主なボトルネックとなる。いくらかの基板面積の削減はＡＴＥコストを削減することができ、あるいは性能を改善することができる。第二に、ピンダイオードの信頼性は、一般にリレーの信頼性を上回り、ピンダイオード・マトリクスは一般にリレー・マトリクスよりも容易に製造される。従って、ピンダイオード・マトリクス１４は、いくつかのチャネルを基準チャネルへ接続するための低コストで、信頼性のある解決法である。

しかしながら、プロセス２０において、ピンダイオード・マトリクス１４を用いること、又は明細書で記述される任意のハードウェアを用いることに制限されないことが注目される。例えば、プロセス２０はピンダイオード・マトリクス１４の代わりに従来のリレー・マトリクスや、ピンダイオード及びリレーの両方を含む組み合せマトリクスを用いて遂行され、又はチャネルを基準タイミング・ソースへ接続するための任意の他の有線又は無線機構により遂行される場合がある。そのような機構は、回路経路の構成を制御する様々な種類の回路部を有する、図５のピンダイオード構成に類似したマトリクス構成を有することができる。また、コンパレータ及びドライバは、ハードウェア及び／又はソフトウェアを含む他の回路部に置き換えられ信号を駆動及び検出することができ、及び／又は、コンパレータ及びドライバは、信号調節及び／又はハードウェア及び／又はソフトウェアを含む他の回路部により増補することができる。

プロセス２０は複数の高密度ディジタル基板を用いてＡＴＥシステム上で試験された。以下のＥＰＡに準拠する較正は１０００チャネル以上にわたって＋／−１００ｐｓ以内となるように、従来、比較的に高価な外部ロボティクスを用いてのみ達成可能であった正確さで示されてきた。さらに、測定結果は繰り返し実証され、ピンダイオード・マトリクスは信頼性があることが証明された。従って、プロセス２０及びそれと関連するハードウェアは低コストで比較的高いタイミング精度と信頼性を提供する。さらに、ピンダイオードの比較的小さな接地面積は、比較的小さな基板面積を使用する一方、多数のチャネル、例えば６４あるいはそれ以上のチャネルに接続する拡張されたマトリクスを構築することを可能とする。

プロセス２０は本明細書で記述されているハードウェア及びソフトウェアを用いることに制限されない。プロセス２０はディジタル電子回路部内で、又はコンピュータ・ハードウェア、ファームウェア、ソフトウェア又はそれらの組み合せで、実行することができる。

プロセス２０は少なくとも部分的に、コンピュータ・プログラム製品、すなわち情報キャリアにおいて具体的に体現されたコンピュータ・プログラムを介して実行され得る。ここで、情報キャリアとは、例えばデータ処理装置により実行される、又はデータ処理装置の動作を制御する機械読み取り可能記憶デバイス又は伝搬信号であり、データ処理装置とは、例えばプログラム可能なプロセッサ、コンピュータ、又は複数のコンピュータである。コンピュータ・プログラムは、コンパイラ型言語又はインタープリタ型言語を含む、任意のプログラミング言語形式で記載され、スタンドアロン・プログラムとして又はモジュール、コンポーネント、サブルーチン、又はコンピュータ環境等で用いるのに適した他のユニットとして含む任意の形式で展開される。コンピュータ・プログラムは１つのサイト又は複数のサイトにわたって分配され、通信ネットワークにより相互接続された、一台のコンピュータ又は複数のコンピュータ上で実行されるように展開することができる。

プロセス２０を実行することに関連する方法のステップは、プロセスの機能を実行するため、１又は複数のコンピュータ・プログラムを実行する１又は複数のプログラム可能なプロセッサにより実行することができる。プロセス２０の全て又は一部は特別な目的の論理回路、例えばＦＰＧＡ（フィールド・プログラマブル・ゲートアレイ：field programmable gate array）及び／又はＡＳＩＣ（特定用途向け集積回路：application-specific integrated circuit）として実行され得る。

コンピュータ・プログラムの実行に適したプロセッサは、一例として、一般的な及び特別な目的のマイクロプロセッサの両方を含み、任意の種類のディジタルコンピュータのいずれか１又は複数のプロセッサを含む。一般的に、プロセッサは、読みとり専用メモリ又はランダム・アクセス・メモリ又はその両方から、命令及びデータを受信するであろう。コンピュータの構成要素は命令を実行するためのプロセッサ、及び命令やデータを記憶するための１又は複数のメモリデバイスを含む。

本明細書で記述されている回路は基準タイミング・ソース、処理デバイス、及びピンダイオード・マトリクス、及び／又はそれらの一部を含み、ＡＴＥの一部として、又はＡＴＥと共に用いられる別個の回路として実行され得る。同様に、本回路部の一部又は全ては、ＡＴＥにより試験される１又は複数のＤＵＴ上で実行可能である。

プロセス２０は受信専用デバイス、すなわち信号を受信するが信号を伝送しないデバイスを較正するために用いることが可能である。例えば、この場合、Ｔ１及びＴ２，又はＴ３及びＴ４の値はT_{offset ref to chan}についての式でゼロに設定することができる。

また、プロセス２０はＤＵＴを較正するために用いることができる。この点に関して、プロセス２０はＡＴＥのタイミング発生器を用いるよう適応され得る。例えば、駆動専用のＤＵＴチャネル上で、Ｄ−フロップは出力セルへ付加され、較正のためのＤＵＴ受信性能を供給する。フリップフロップのクロック入力及びQ出力はＤＵＴ上の２つの試験ピンへ送られるが、Ｄ入力はチップ・パッドへ結合される（hooked-up）場合がある。タイミング測定は標準のエッジ検索技術を用いて達成され得る。ドライバは受信専用のＤＵＴピンを較正するよう試験ピンにより制御される出力セルへ付加され、受信機パッドのQ出力は他の試験ピンへ送られる。入力／出力（Ｉ／Ｏ）ＤＵＴピンは本回路の両方に包含される。較正時に１つに接続する２つの試験ピンは全てのＩ／Ｏセルの間で共用することができる。

本明細書で記述されている異なる実施態様の構成要素は、上記で特に説明されていない他の実施態様を形成するよう組み合わせることができる。また、本明細書で特に記述されていない他の実施態様は特許請求の範囲に含まれる。

ＡＴＥのチャネルと基準タイミング・ソースとの間の接続のマトリクスを示した図である。 図１のマトリクスの接続の一つを示した図である。 ＡＴＥを測定するためのプロセスを示したフローチャートである。 ＡＴＥの通信チャネルと基準タイミング・ソースとの間の信号の伝搬を示したタイミング図である。 ＡＴＥと基準タイミング・ソースとの間の接続を行うために用いられる可能性のあるピンダイオード・マトリクスの図である。

Claims (20)

1. 装置を較正するために用いられる方法であって、前記方法は、
   基準タイミング・イベントと、前記装置の通信チャネルに関連するチャネル・イベントとの間のオフセットを決定し、
   前記装置を較正するよう前記オフセットを用いる、
   ことを含む方法。
2. 請求項１に記載の方法であって、前記基準タイミング・イベントは基準タイミング・ソースからの基準タイミング信号を伝送することを含み、前記チャネル・イベントは前記通信チャネルからチャネル信号を伝送することを含む、方法。
3. 請求項２に記載の方法であって、前記オフセットの決定は
   前記基準タイミング信号が、前記基準タイミング・ソースと関連する基準ドライバから、前記基準タイミング・ソースと関連する基準コンパレータへ伝送される第１の時間を取得し、
   前記基準タイミング信号が、前記基準タイミング・ソースと関連する前記基準ドライバから、前記通信チャネルと関連するチャネル・コンバータへ伝送される第２の時間を取得し、
   前記チャネル信号が、前記通信チャネルと関連するチャネル・ドライバから、前記通信チャネルと関連する前記チャネル・コンパレータへ伝送される第３の時間を取得し、
   前記チャネル信号が、前記通信チャネルと関連する前記チャネル・ドライバから、前記基準タイミング・ソースと関連する前記基準コンパレータへ伝送される第４の時間を取得し、
   前記第１の時間、第２の時間、第３の時間、及び第４の時間を用いてオフセットを計算する、
   ことを含む、方法。
4. 請求項３に記載の方法であって、前記第１の時間をＴ１、第２の時間をＴ２、第３の時間をＴ３、第４の時間をＴ４とし、前記オフセットを（Ｔ１−Ｔ２＋Ｔ４−Ｔ３）／２として計算する、方法。
5. 請求項３に記載の方法であって、さらに、
   前記通信チャネルと前記基準タイミング・ソースとの間の経路を構成し、前記チャネル信号及び前記基準タイミング信号は前記経路を通過し、前記経路は回路エレメントのマトリクスを含む、方法。
6. 請求項５に記載の方法であって、前記回路エレメントは、ピンダイオードを含み、前記経路を構成することは、前記経路を取得し前記基準タイミング・ソースと他の通信チャネルとの間の信号の交換を妨げるために、ピンダイオードをバイアスすることを含む、方法
7. 自動試験装置（ＡＴＥ）を較正するのに用いる装置であって、
   基準タイミング信号を出力するよう構成される基準タイミング・ソースと、
   前記基準タイミング信号を通過させ、また前記ＡＴＥの通信チャネルからチャネル信号を通過させるよう構成される回路経路と、
   前記基準タイミング信号と前記チャネル信号との間のオフセットを決定するよう構成され、前記オフセットに基づいて信号伝送のタイミングを調整するよう通信チャネルを介して信号伝送を生じさせる命令を供給するよう構成される処理デバイスと、
   を含む、装置。
8. 請求項７に記載の装置であって、前記基準タイミング・ソースは基準コンパレータと基準ドライバを含み、前記回路経路へ信号を出力し、また前記ＡＴＥはチャネル・コンパレータとチャネル・ドライバとを含み、前記回路経路へ信号を出力する、装置。
9. 請求項８に記載の装置であって、前記基準コンパレータは第１の時間において前記基準ドライバからの基準タイミング信号を受信し、前記チャネル・コンパレータは第２の時間において前記基準ドライバからの前記基準タイミング信号を受信し、前記チャネル・コンパレータは第３の時間において前記チャネル・ドライバからの前記チャネル信号を受信し、そして前記基準コンパレータは第４の時間において前記チャネル・ドライバからの前記チャネル信号を受信し、
   前記処理デバイスは前記基準コンパレータ及び前記チャネル・コンパレータを介して、前記第１の時間、第２の時間、第３の時間、及び第４の時間を受信し、
   前記処理デバイスは前記第１の時間、第２の時間、第３の時間及び第４の時間を用いて前記オフセットを計算する、装置。
10. 請求項９に記載の装置であって、前記第１の時間をＴ１、前記第２の時間をＴ２、前記第３の時間をＴ３、前記第４の時間をＴ４とし、前記処理デバイスは前記オフセットを（Ｔ１−Ｔ２＋Ｔ４−Ｔ３）／２として計算する、装置。
11. 請求項７に記載の装置であって、前記回路経路はダイオードのマトリクスと電流源とを含み、ダイオードのうち少なくともいくつかを導通又は不導通にバイアスして、前記基準タイミング・ソースへ前記通信チャネルを接続し、また他の通信チャネルを前記基準タイミング・ソースへの接続から排除する、装置。
12. 請求項７に記載の装置であって、前記回路経路は、
    電流源と、
    少なくとも１つのダイオードと、
    少なくとも１つのダイオードへ前記電流源を接続し、それによって少なくとも１つのダイオードをバイアスに導通させるトランジスタと、
    を含む、装置
13. 請求項７に記載の装置であって、前記回路経路は通信チャネルを前記基準タイミング・ソースへ接続し、他の通信チャネルを前記基準タイミング・ソースへの接続から排除するリレーのマトリクスを含む、装置。
14. 請求項７に記載の装置であって、前記処理デバイスはＡＴＥの一部である、装置。
15. 請求項７に記載の装置であって、前記回路経路はリレーを含まず、前記処理デバイスは前記通信チャネルと前記基準タイミング・ソースとの間の信号経路長を最初に決定することなしにオフセットを決定する、装置。
16. 自動試験装置（ＡＴＥ）の較正に用いられる実行可能な命令を記憶する、機械読取り可能媒体であって、前記実行可能な命令は処理デバイスに、
    基準タイミング・イベントと、ＡＴＥの通信チャネルと関連するチャネル・イベントとの間のオフセットを決定させ、
    前記オフセットに基づいて前記通信チャネルを介して信号伝送を供給する、
    ようにする、機械読み取り可能媒体。
17. 請求項１６に記載の機械読み取り可能媒体であって、前記基準タイミング・イベントは基準タイミング・ソースから基準タイミング信号を伝送することを含み、前記チャネル・イベントは前記通信チャネルからチャネル信号を伝送することを含む、機械読み取り可能媒体。
18. 請求項１７に記載の機械読み取り可能媒体であって、前記オフセットの決定は、
    前記基準タイミング信号が、前記基準タイミング・ソースと関連する基準ドライバから、前記基準タイミング・ソースと関連する基準コンパレータへ伝送される第１の時間を取得し、
    前記基準タイミング信号が、前記基準タイミング・ソースと関連する前記基準ドライバから、前記通信チャネルと関連するチャネル・コンパレータへ伝送される第２の時間を取得し、
    前記チャネル信号が前記通信チャネルと関連するチャネル・ドライバから、前記通信チャネルと関連する前記チャネル・コンパレータへ伝送される第３の時間を取得し、
    前記チャネル信号が、前記通信チャネルと関連する前記チャネル・ドライバから、前記基準タイミング・ソースと関連する前記基準コンパレータへ伝送される第４の時間を取得し、
    前記第１の時間、第２の時間、第３の時間及び第４の時間を用いて前記オフセットを計算する、
    ことを含む、機械読み取り可能媒体。
19. 請求項１８に記載の機械読み取り可能媒体であって、前記第１の時間をＴ１、前記第２の時間をＴ２、前記第３の時間をＴ３、前記第４の時間をＴ４とし、前記オフセットを（Ｔ１−Ｔ２＋Ｔ４−Ｔ３）／２として計算する、機械読み取り可能媒体。
20. 請求項１６に記載の機械読み取り可能媒体であって、信号伝送を供給することは直接的に、又は間接的に信号伝送のタイミングを調整することを含む、機械読み取り可能媒体。

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