JPH05172900A - パルス伝送路 - Google Patents
パルス伝送路Info
- Publication number
- JPH05172900A JPH05172900A JP3338456A JP33845691A JPH05172900A JP H05172900 A JPH05172900 A JP H05172900A JP 3338456 A JP3338456 A JP 3338456A JP 33845691 A JP33845691 A JP 33845691A JP H05172900 A JPH05172900 A JP H05172900A
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- JP
- Japan
- Prior art keywords
- pulse
- buffer
- transmission
- path
- time
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Abstract
(57)【要約】
【目的】クロック分配パスに校正ラインを兼用させ、ハ
ードウエア量の少ないＩＣテスタを実現することであ
る。 【構成】双方向バッファ４，５，６が介在したパスは往
路、復路で対称構造をなし、最終段のバッファ６には、
入力パルスならびに、入力パルス＋反射パルスのレベル
を保持する第１および第２のラッチ手段が設けられてい
る。タイムインターバル測定回路３はパルス送出から反
射パルス帰還までの時間を測定し、それを２分して経路
の電気長を求める。
ードウエア量の少ないＩＣテスタを実現することであ
る。 【構成】双方向バッファ４，５，６が介在したパスは往
路、復路で対称構造をなし、最終段のバッファ６には、
入力パルスならびに、入力パルス＋反射パルスのレベル
を保持する第１および第２のラッチ手段が設けられてい
る。タイムインターバル測定回路３はパルス送出から反
射パルス帰還までの時間を測定し、それを２分して経路
の電気長を求める。
Description
【０００１】
【産業上の利用分野】本発明はパルス伝送路に関し、特
に、ＩＣテスタにおける各ピンについてのドライバやコ
ンパレータのタイミング校正を、特別な校正パスを用い
ないで行うことのできる、キャリブレーションパス兼用
のクロック分配器に用いて好適なパルス伝送路に関す
る。
に、ＩＣテスタにおける各ピンについてのドライバやコ
ンパレータのタイミング校正を、特別な校正パスを用い
ないで行うことのできる、キャリブレーションパス兼用
のクロック分配器に用いて好適なパルス伝送路に関す
る。
【０００２】
【従来の技術】ＬＳＩテスタは、基本的には図６に示す
ように、タイミング制御されたクロックをＤＵＴ（被試
験対象）４３の各ピンに供給して試験を行う（図中、参
照番号１はＣＰＵ、２はメインクロック発生部、４０は
クロック分配器、４１、４２は各ピンのドライバであ
る）。
ように、タイミング制御されたクロックをＤＵＴ（被試
験対象）４３の各ピンに供給して試験を行う（図中、参
照番号１はＣＰＵ、２はメインクロック発生部、４０は
クロック分配器、４１、４２は各ピンのドライバであ
る）。
【０００３】但し、ＬＳＩの微細化により信号処理速度
が高速化されているため、ＩＣのテストを実行する前
に、ピン間タイミングの校正（キャリブレーション）を
行い、誤差をできるだけ小さくしておくことが必要であ
る。従来、この校正は、専用の基準ドライバ／基準コン
パレータを用意し、校正用のケーブルとマルチプレクサ
を用いてＬＳＩテスタのピンエレクトロニクスと接続し
て、ピン間のスキューを合わせていた。
が高速化されているため、ＩＣのテストを実行する前
に、ピン間タイミングの校正（キャリブレーション）を
行い、誤差をできるだけ小さくしておくことが必要であ
る。従来、この校正は、専用の基準ドライバ／基準コン
パレータを用意し、校正用のケーブルとマルチプレクサ
を用いてＬＳＩテスタのピンエレクトロニクスと接続し
て、ピン間のスキューを合わせていた。
【０００４】
【発明が解決しようとする課題】上述した従来の技術で
は、正規のクロック分配器とは別に、校正を行うための
パスが必要であり、ハードウエア量が多い。また、高価
な校正専用のケーブルが校正毎に必要であるためコスト
高となり、リレーやマルチプレクサの切り換え寿命の問
題があり、また、機械的動作が入るために装置自体が大
きくなるという問題点もある。
は、正規のクロック分配器とは別に、校正を行うための
パスが必要であり、ハードウエア量が多い。また、高価
な校正専用のケーブルが校正毎に必要であるためコスト
高となり、リレーやマルチプレクサの切り換え寿命の問
題があり、また、機械的動作が入るために装置自体が大
きくなるという問題点もある。
【０００５】本発明はこのような問題点に鑑みてなされ
たものであり、その目的は、校正パスを個別に設けるこ
となく、正規のクロック分配パスを校正パスとしても兼
用可能とすることにある。
たものであり、その目的は、校正パスを個別に設けるこ
となく、正規のクロック分配パスを校正パスとしても兼
用可能とすることにある。
【０００６】
【課題を解決するための手段】本発明の代表的なものの
概要は以下のとおりである。双方向制御可能なアクティ
ブ素子を含むバッファを線路中に介在させながら、始端
から終端までの往路および終端から始端までの復路の各
構成が全く同一のパスを構築し、そのバッファの最終段
にはレベル保持機能をもたせて、送信波と反射波を正確
に捕捉したまま返送させ、始端において反射波を正確に
検知し、経過時間を２分割することによって、パスの電
気長を検出する構成とする。
概要は以下のとおりである。双方向制御可能なアクティ
ブ素子を含むバッファを線路中に介在させながら、始端
から終端までの往路および終端から始端までの復路の各
構成が全く同一のパスを構築し、そのバッファの最終段
にはレベル保持機能をもたせて、送信波と反射波を正確
に捕捉したまま返送させ、始端において反射波を正確に
検知し、経過時間を２分割することによって、パスの電
気長を検出する構成とする。
【０００７】
【作用】伝送線路中に介在するバッファ等はすべてディ
レイ（遅延）要素として取扱い、ＴＤＲ（タイムドメイ
ンリフレクトメトリ）を用いて送信から反射波帰還まで
の時間を測定する。バッファは双方向対称の構造である
ため、往路，復路における遅延は対称となり、最終的に
測定された所要時間を単純に２分するだけで、始端から
終端までの時間を知ることができる。
レイ（遅延）要素として取扱い、ＴＤＲ（タイムドメイ
ンリフレクトメトリ）を用いて送信から反射波帰還まで
の時間を測定する。バッファは双方向対称の構造である
ため、往路，復路における遅延は対称となり、最終的に
測定された所要時間を単純に２分するだけで、始端から
終端までの時間を知ることができる。
【０００８】このとき、反射や減衰等の影響により正確
な時間測定が妨害されないように、最終段のバッファに
は双方向にレベル保持機能が設けられ、例えば、所定の
基準電圧を持つコンパレータを用いて送信波のレベル
と、送信波＋反射波のレベルを判別し、かつ、そのコン
パレータ出力をラッチして所定レベルを維持しつつ送出
するようにしている。
な時間測定が妨害されないように、最終段のバッファに
は双方向にレベル保持機能が設けられ、例えば、所定の
基準電圧を持つコンパレータを用いて送信波のレベル
と、送信波＋反射波のレベルを判別し、かつ、そのコン
パレータ出力をラッチして所定レベルを維持しつつ送出
するようにしている。
【０００９】このようにして始端から終端までの時間
（すなわち、ＬＳＩテスタにおける、ある基準点からＤ
ＵＴの各ピンに到るまでの経路の電気長）が個別に検出
されると、そのデータに基づいて、各ピンの駆動タイミ
ングを決定するタイミングジェネレータを各ピン毎に調
整し、ピン間スキューをそろえる。
（すなわち、ＬＳＩテスタにおける、ある基準点からＤ
ＵＴの各ピンに到るまでの経路の電気長）が個別に検出
されると、そのデータに基づいて、各ピンの駆動タイミ
ングを決定するタイミングジェネレータを各ピン毎に調
整し、ピン間スキューをそろえる。
【００１０】本発明は、アクイティブ素子を含むバッフ
ァを介在させながら、枝分かれさせて構成されるクロッ
ク分配路においても、各経路中のアクティブ素子の存在
に関係なく使用できるため、正規のクロック分配路をキ
ャリブレーション用のパスとしても利用できるようにな
る。
ァを介在させながら、枝分かれさせて構成されるクロッ
ク分配路においても、各経路中のアクティブ素子の存在
に関係なく使用できるため、正規のクロック分配路をキ
ャリブレーション用のパスとしても利用できるようにな
る。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例の構成を示す図で
ある。
て説明する。図１は本発明の一実施例の構成を示す図で
ある。
【００１２】本実施例は、ＬＳＩテスタにおけるキャリ
ブレーションパス兼用のクロック分配路であり、線路中
の節部で枝分かれしていくものであるが、本実施例で
は、その中の１本の線路を記載してあり、校正時には始
端（Ｐ点）から終端（Ｑ点）までの長さを測定する。
ブレーションパス兼用のクロック分配路であり、線路中
の節部で枝分かれしていくものであるが、本実施例で
は、その中の１本の線路を記載してあり、校正時には始
端（Ｐ点）から終端（Ｑ点）までの長さを測定する。
【００１３】本実施例は、ＣＰＵ１と、信号源（校正時
にはＴＤＲ用の単発パルスを送出し、通常のＬＳＩテス
ト時にはパルストレインを送出する）２と、タイムイン
ターバル測定回路３と、同軸ケーブル７，８，９，１０
と、アクティブ素子を含む双方向バッファ４，５，６
（ＰＱ間に介在するのは、Ｂ１，Ｂ２，Ｂ３）とを有し
ている。
にはＴＤＲ用の単発パルスを送出し、通常のＬＳＩテス
ト時にはパルストレインを送出する）２と、タイムイン
ターバル測定回路３と、同軸ケーブル７，８，９，１０
と、アクティブ素子を含む双方向バッファ４，５，６
（ＰＱ間に介在するのは、Ｂ１，Ｂ２，Ｂ３）とを有し
ている。
【００１４】ＣＰＵ１は、パルスの発生や時間測定、あ
るいは双方向バッファのリセット，選択等、伝送路全体
の動作を統括的に制御するものである。複数のバッファ
からの一つのバッファの選択は、図５に示されるよう
に、各バッファに個別に入力される選択信号により行
う。
るいは双方向バッファのリセット，選択等、伝送路全体
の動作を統括的に制御するものである。複数のバッファ
からの一つのバッファの選択は、図５に示されるよう
に、各バッファに個別に入力される選択信号により行
う。
【００１５】図１中、Ｄ１，Ｄ２，Ｄ３，Ｄ４は同軸ケ
ーブル７，８，９、１０におけるディレイ量を表し、Ｔ
PD1 ＴPD2 ，ＴPD3 はそれぞれ、双方向バッファＢ１，
Ｂ２，Ｂ３のディレイ量を表す。
ーブル７，８，９、１０におけるディレイ量を表し、Ｔ
PD1 ＴPD2 ，ＴPD3 はそれぞれ、双方向バッファＢ１，
Ｂ２，Ｂ３のディレイ量を表す。
【００１６】図２は双方向バッファＢ１，Ｂ２の具体的
構成を示す図である。参照番号２０，２２はそれぞれ、
クロック伝達阻止機能を持つクロックバッファであり、
参照番号２３，２４は、クロックバッファ２０，２２の
導通を相補的に切り換えるためのインバータとフリップ
フロップである。フリップフロップ２４の出力（Ｑ，バ
ーＱ）は、クロックバッファ２０の出力がハイレベルか
らローレベルに変化するタイミングでクロックバッファ
２０をオフとし、クロックバッファ２２をオンさせる。
なお、参照番号２１，２５は、バックマッチ用のターミ
ネータである。
構成を示す図である。参照番号２０，２２はそれぞれ、
クロック伝達阻止機能を持つクロックバッファであり、
参照番号２３，２４は、クロックバッファ２０，２２の
導通を相補的に切り換えるためのインバータとフリップ
フロップである。フリップフロップ２４の出力（Ｑ，バ
ーＱ）は、クロックバッファ２０の出力がハイレベルか
らローレベルに変化するタイミングでクロックバッファ
２０をオフとし、クロックバッファ２２をオンさせる。
なお、参照番号２１，２５は、バックマッチ用のターミ
ネータである。
【００１７】図３は双方向バッファＢ３の具体的構成を
示す図である。参照番号３１はコンパレータであり、信
号源２から送出されたパルスを基準電圧Ｖ１（パルスの
中点レベル）との比較によって検出する。
示す図である。参照番号３１はコンパレータであり、信
号源２から送出されたパルスを基準電圧Ｖ１（パルスの
中点レベル）との比較によって検出する。
【００１８】参照番号３２，３３、３７は第１のフリッ
プフロップ（バッファゲート兼用）を構成しており、ス
イッチ３７（ＣＰＵ１が出力する制御信号ＣＮＴＬによ
り導通／不導通が切り換えられる）がオンして帰還経路
が形成されるとＲ／Ｓフリップフロップとなり、スイッ
チ３７がオフの場合は、３２はナンドゲートとして働
く。フリップフロップは、本実施例の特徴である経路の
測長時に形成され、ＩＣテスタのクロック分配器として
使用される通常動作時にはナンドゲートとして使用され
る。参照番号３４は出力バッファであり、３５はターミ
ネーション抵抗である。
プフロップ（バッファゲート兼用）を構成しており、ス
イッチ３７（ＣＰＵ１が出力する制御信号ＣＮＴＬによ
り導通／不導通が切り換えられる）がオンして帰還経路
が形成されるとＲ／Ｓフリップフロップとなり、スイッ
チ３７がオフの場合は、３２はナンドゲートとして働
く。フリップフロップは、本実施例の特徴である経路の
測長時に形成され、ＩＣテスタのクロック分配器として
使用される通常動作時にはナンドゲートとして使用され
る。参照番号３４は出力バッファであり、３５はターミ
ネーション抵抗である。
【００１９】参照番号３８，３９，４０，４１，４２，
４３は、上述の３１〜３７と同一の対称的な回路を構成
する。すなわち、コンパレータ３８は基準電圧Ｖ２との
比較により、信号源２からのパルスにＱ点における全反
射波を重畳したパルスを検出し、ＲＳフリップフロップ
３９，４０で保持し、出力バッファ４２，ターミネーシ
ョン抵抗４３を介してパルスを始端側に返送する。
４３は、上述の３１〜３７と同一の対称的な回路を構成
する。すなわち、コンパレータ３８は基準電圧Ｖ２との
比較により、信号源２からのパルスにＱ点における全反
射波を重畳したパルスを検出し、ＲＳフリップフロップ
３９，４０で保持し、出力バッファ４２，ターミネーシ
ョン抵抗４３を介してパルスを始端側に返送する。
【００２０】次に、本実施例の動作を図４を参照しつつ
説明する。図４は図１の実施例の測長時の動作を説明す
るためのタイミングチャートである。まず、信号源２
（Ｐ点）より幅ＴPW（同軸ケーブル７〜１０の電気長よ
り短く設定されている）の単発パルスが出力され（時刻
ｔ１）、タイムインターバル測定回路３は時間測定を開
始する。送出されたパルスは、双方向バッファＢ１，Ｂ
2 では、パルスが通過すると、ハイレベルからローレベ
ルへの自らの出力変化により往路に介在するのバッファ
２０がオフし、復路に介在するバッファ２２がオンす
る。
説明する。図４は図１の実施例の測長時の動作を説明す
るためのタイミングチャートである。まず、信号源２
（Ｐ点）より幅ＴPW（同軸ケーブル７〜１０の電気長よ
り短く設定されている）の単発パルスが出力され（時刻
ｔ１）、タイムインターバル測定回路３は時間測定を開
始する。送出されたパルスは、双方向バッファＢ１，Ｂ
2 では、パルスが通過すると、ハイレベルからローレベ
ルへの自らの出力変化により往路に介在するのバッファ
２０がオフし、復路に介在するバッファ２２がオンす
る。
【００２１】パルスは各部の遅延を受けながら進み、開
放端である終端Ｑ点で１００％反射し、双方向バッファ
Ｂ３でハイレベルに保持されて、返送されてくる。その
帰還するパルスを検出すると、タイムインターバル測回
路３は時間カウントを停止し（時刻ｔ２）、測定した時
間幅ＴA をＣＰＵ１に通知する。ＴA ＝（Ｄ１＋ＴPD1
＋Ｄ２＋ＴPD2 ＋Ｄ３＋ＴPD3 ）×２であり、ＴA を２
で割ることにより、片道に要した伝播時間が求められ、
これより経路の電気長が求められる。この場合のエラー
は各バッファの遅延量に依存するが、最後に２分割され
るためにエラーも平均化され、充分に実用に耐える値を
得られる。３段分のバッファを考え、各バッファのＴPD
が３０ｐＦとしても、（３０×３）÷２＝４５ｐＦとな
って、満足できる値となる。その後、ＣＰＵ１は、時刻
ｔ３に双方向バッファＢ１，Ｂ２，Ｂ３をリセットす
る。
放端である終端Ｑ点で１００％反射し、双方向バッファ
Ｂ３でハイレベルに保持されて、返送されてくる。その
帰還するパルスを検出すると、タイムインターバル測回
路３は時間カウントを停止し（時刻ｔ２）、測定した時
間幅ＴA をＣＰＵ１に通知する。ＴA ＝（Ｄ１＋ＴPD1
＋Ｄ２＋ＴPD2 ＋Ｄ３＋ＴPD3 ）×２であり、ＴA を２
で割ることにより、片道に要した伝播時間が求められ、
これより経路の電気長が求められる。この場合のエラー
は各バッファの遅延量に依存するが、最後に２分割され
るためにエラーも平均化され、充分に実用に耐える値を
得られる。３段分のバッファを考え、各バッファのＴPD
が３０ｐＦとしても、（３０×３）÷２＝４５ｐＦとな
って、満足できる値となる。その後、ＣＰＵ１は、時刻
ｔ３に双方向バッファＢ１，Ｂ２，Ｂ３をリセットす
る。
【００２２】パルスの経路に介在する各バッファは同一
ＩＣ内部に形成されているために、相対誤差が少なく、
例えば、ＥＣＬプロセスで形成した場合、誤差は±３０
ｐＦ以下に容易に収められる。このような方法で各クロ
ック分配経路の電気長を予め測定しておき、各ピンのタ
イミングジェネレータにオフセットを与えてピン間スキ
ューをなくすことにより、ＩＣテスタの校正が行える。
ＩＣ内部に形成されているために、相対誤差が少なく、
例えば、ＥＣＬプロセスで形成した場合、誤差は±３０
ｐＦ以下に容易に収められる。このような方法で各クロ
ック分配経路の電気長を予め測定しておき、各ピンのタ
イミングジェネレータにオフセットを与えてピン間スキ
ューをなくすことにより、ＩＣテスタの校正が行える。
【００２３】本実施例では経路の絶対長を測定したが、
一つの経路の長さを基準として相対値のみを測定する方
法も考えられ、ＩＣ化に際しても、バイポーラプロセス
に限定されず、ＣＭＯＳプロセスの採用も可能である。
一つの経路の長さを基準として相対値のみを測定する方
法も考えられ、ＩＣ化に際しても、バイポーラプロセス
に限定されず、ＣＭＯＳプロセスの採用も可能である。
【００２４】
【発明の効果】以上説明したように本発明によれば、Ｔ
ＤＲを工夫して用いることにより、アクティブ素子の介
在する経路においても電気長を測定でき、これにより、
校正ラインを別に設けることなく、本来のクロック分配
パスをキャリブレーションパスとして兼用できる効果が
得られる。これにより。ＩＣテスタのハードウエア量の
低減や低コスト化が図れる。
ＤＲを工夫して用いることにより、アクティブ素子の介
在する経路においても電気長を測定でき、これにより、
校正ラインを別に設けることなく、本来のクロック分配
パスをキャリブレーションパスとして兼用できる効果が
得られる。これにより。ＩＣテスタのハードウエア量の
低減や低コスト化が図れる。
【図１】本発明のパルス伝送路の一実施例の校正を示す
図である。
図である。
【図２】図１における双方向バッファＢ１，Ｂ２の具体
的構成を示す図である。
的構成を示す図である。
【図３】図１における双方向バッファＢ３の具体的構成
を示す図である。
を示す図である。
【図４】図１の実施例の測長時の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図５】クロック分配路における複数のバッファから一
つのバッファを選択する機構の例を示す図である。
つのバッファを選択する機構の例を示す図である。
【図６】ＩＣテスタの基本的な構成を示す図である。
１ ＣＰＵ ２ 信号源 ３ タイムインターバル測定回路 ４，５，６（Ｂ１，Ｂ２，Ｂ３） 双方向バッファ ７，８，９，１０ 同軸ケーブル
Claims (1)
- 【請求項１】始端から終端にパルスを伝送でき、かつ、
その始端から単発のパルスを出力し、終端で反射して帰
還するパルスを始端において受信し、その送信から受信
までに要した時間より始端から終端までの電気長を検出
する機能を持つパルス伝送路であって、 伝送線路中に、パルスを始端から終端に向かう方向およ
び終端から始端に向かう方向の双方に伝達でき、その伝
達方向を切り換え制御可能な双方向バッファ（４，５，
６，Ｂ１，Ｂ２，Ｂ３）が介在しており、また、この双
方向バッファは、始端から終端に向かう方向と終端から
始端に向かう方向とで対称的な等価回路構成をしてお
り、 この双方向バッファは、始端から終端に向かう途中に介
在する第１の種類の双方向バッファ（Ｂ１，Ｂ２）と、
終端部に最も近い位置に配置された第２の種類の双方向
バッファ（Ｂ３）とからなっており、 この第２の種類の双方向バッファ（Ｂ３）は、第１の種
類の双方向バッファ（Ｂ１，Ｂ２）が持つ、パルスを双
方向に通過させる手段に加えて、始端から終端に向かう
送信パルスのレベルを検出して保持する第１のラッチ手
段（３１，３２，３３，３７）と、終端での反射パルス
が前記送信パルスに重畳されて得られるレベルを検出し
て保持する第２のラッチ手段（３８，３９，４０，４
１）とを具備しており、 前記始端には、パルス源と、パルス送信時から反射パル
ス帰還時までの時間を測定するための時間幅測定手段と
を接続可能となっているパルス伝送路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338456A JPH05172900A (ja) | 1991-12-20 | 1991-12-20 | パルス伝送路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338456A JPH05172900A (ja) | 1991-12-20 | 1991-12-20 | パルス伝送路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05172900A true JPH05172900A (ja) | 1993-07-13 |
Family
ID=18318335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3338456A Pending JPH05172900A (ja) | 1991-12-20 | 1991-12-20 | パルス伝送路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05172900A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506125A (ja) * | 2004-07-09 | 2008-02-28 | フォームファクター， インコーポレイテッド | 通信チャンネルを較正および／またはデスキューする方法および装置 |
| JP2008512682A (ja) * | 2004-09-09 | 2008-04-24 | フォームファクター， インコーポレイテッド | 遠隔でテストチャンネルをバッファリングする方法および装置 |
| JP2008534958A (ja) * | 2005-03-31 | 2008-08-28 | テラダイン・インコーポレーテッド | 自動試験装置の較正 |
-
1991
- 1991-12-20 JP JP3338456A patent/JPH05172900A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506125A (ja) * | 2004-07-09 | 2008-02-28 | フォームファクター， インコーポレイテッド | 通信チャンネルを較正および／またはデスキューする方法および装置 |
| JP2008512682A (ja) * | 2004-09-09 | 2008-04-24 | フォームファクター， インコーポレイテッド | 遠隔でテストチャンネルをバッファリングする方法および装置 |
| JP2008534958A (ja) * | 2005-03-31 | 2008-08-28 | テラダイン・インコーポレーテッド | 自動試験装置の較正 |
| JP4672057B2 (ja) * | 2005-03-31 | 2011-04-20 | テラダイン・インコーポレーテッド | 自動試験装置の較正 |
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