JP2012167989A - 半導体試験装置 - Google Patents

Abstract

【課題】複数のドライバのタイミングを校正するときに、高い精度のタイミング校正を行うことを目的とする。
【解決手段】本発明の半導体試験装置は、ＤＵＴ１に信号を出力するドライバ１０およびドライバ１０に接続されるコンパレータ１１とドライバ１０のタイミングを校正するために設けた基準コンパレータ６との間の校正経路Ｌに信号を反射する複数の半導体スイッチ１５が設けられる半導体試験装置２であって、コンパレータ１１がドライバ１０から出力されて基準コンパレータ６で反射した校正信号を検出するときに、半導体スイッチ１５で多重反射した反射信号が校正信号の検出に干渉しないように、校正経路Ｌを基準コンパレータ６が分割した各分割経路Ｌ１〜Ｌ３の電気長Ｔｐｄ１〜Ｔｐｄ３を設定している。
【選択図】 図５

Description

本発明は、被試験デバイスに信号を出力して試験を行うドライバを備える半導体試験装置に関するものである。

被試験デバイス（ＤＵＴ：Device Under Test）の試験を行うために半導体試験装置が用いられる。半導体試験装置はＤＵＴの試験を行うためのカード（ピンエレクトロニクスカード）を１枚または複数枚装着しており、各カードにＤＵＴに信号を印加するドライバおよびＤＵＴからの応答信号を比較するコンパレータを設けている。

各カードには複数のドライバおよびコンパレータを搭載しており、各ドライバから信号を出力してＤＵＴの試験を行うようにしている。そして、各ドライバが信号を出力するタイミングの調整（校正）が行われる。

カードに搭載された複数のドライバのタイミングを校正する技術が特許文献１に開示されている。この技術では、カード内にサブ基準ピンを搭載し、サブ基準ピンにコンパレータ（以下、基準コンパレータ）を設けている。そして、基準コンパレータを基準として、順次各ドライバのタイミングを校正するようにしている。

ドライバのタイミングを校正するためには、基準コンパレータのタイミングに対してドライバのタイミングを変化させて、タイミングを同期させる調整を行う。ただし、ドライバと基準コンパレータとの間には所定の電気長が存在し、この電気長により信号が遅延する。よって、電気長を測定する必要がある。

電気長の測定は基準コンパレータをハイ・インピーダンスにして行う。この状態で、ドライバから基準コンパレータに信号を出力する。基準コンパレータはハイ・インピーダンスにしているため、信号は全反射する。全反射した信号はドライバに接続されたコンパレータに入力される。

ドライバから出力されてコンパレータに入力された信号は、ドライバと基準コンパレータとの間を往復した信号になる。よって、ドライバから出力された信号がコンパレータに入力されるまでの間の時間を測定し、測定した時間を半分にすることで、電気長の測定を行うことができる。

特開２０１０−５４４５４号公報

ドライバと基準コンパレータとの間の電気長を測定するためには、１つのドライバを選択的に基準コンパレータと接続する必要がある。特許文献１の技術では、１つのドライバを選択的に接続するために経路選択部を設けている。そして、順次接続するドライバを切り替えることで、経路の接続を確立している。

経路の接続を確立するために、経路選択部にはスイッチを設ける。このスイッチとしては、小型且つ長寿命、また高速にオンとオフとを切り替えることができるため、半導体スイッチが使用される。そして、半導体スイッチをトーナメント方式で配置する。トーナメント方式とすることで、各ドライバと基準コンパレータとの間の電気長を等しい長さに近づけることができる。

ただし、半導体スイッチには、オン抵抗（信号が通過するときに生じる抵抗）やオフ容量（信号の経路に接続される他のオフになっているスイッチの容量）が存在する。オン抵抗やオフ容量はインピーダンスの不整合を生じ、経路を伝送される信号が反射する要因（反射物）となる。

トーナメント方式の半導体スイッチは多段に配置された構成となる。そして、各段で信号が反射を繰り返し（多重反射を行い）、この多重反射した信号がコンパレータに入力される。コンパレータは電気長を測定するための本来の信号（校正信号）を入力して測定を行っているが、この校正信号に多重反射した信号が影響を与える。

具体的には、校正信号がコンパレータに入力されているときに反射信号がコンパレータに入力されると、校正信号に反射信号が干渉する。校正信号が入力されているときには、コンパレータの電圧が変化（立ち上がりまたは立ち下がる）するが、この変化時に反射信号が干渉して、意図しない変化をコンパレータが検出する。これにより、校正信号の検出タイミングに誤差を生じ、電気長の測定精度を低下させる。このため、正確なタイミング校正を行うことができなくなる。

そこで、本発明は、複数のドライバのタイミングを校正するときに、高い精度のタイミング校正を行うことを目的とする。

以上の課題を解決するため、本発明の第１の半導体試験装置は、被試験デバイスに信号を出力するドライバおよびこのドライバに接続されるコンパレータと前記ドライバのタイミングを校正するために設けた基準コンパレータとの間の経路に信号を反射する複数の反射物が設けられる半導体試験装置であって、前記コンパレータが前記ドライバから出力されて前記基準コンパレータで反射した校正信号を検出するときに、前記反射物で多重反射した反射信号が前記校正信号の検出に干渉しないように、前記経路を前記反射物が分割した各分割経路の電気長を設定したことを特徴とする。

この半導体試験装置によれば、校正信号に反射信号が干渉しないように、各分割経路の電気長を設定している。このため、多重反射による反射信号が生じたとしても、校正信号の検出タイミングに誤差を生じなくなる。これにより、正確なタイミング校正を行うことができるようになる。

本発明の第２の半導体試験装置は、第１の半導体試験装置であって、前記各分割経路の電気長は、前記ドライバから前記コンパレータに直接的に入力される校正信号が１段目に波形変化を終了したときから前記コンパレータに入力される校正信号が２段目に波形変化を開始するまでの間のタイミングまたは前記２段目の波形変化を終了したときよりも後のタイミングで前記反射信号が前記コンパレータに入力されるように前記電気長を設定したことを特徴とする。

この半導体試験装置によれば、反射信号がコンパレータに入力されるタイミングを設定していることで、校正信号に反射信号が干渉しなくなる。これにより、誤差のない電気長の測定を行うことができ、正確なタイミング校正を行うことができるようになる。

本発明の第３の半導体試験装置は、第２の半導体試験装置であって、前記２段目に波形変化を終了したときのタイミングを、前記校正信号に前記経路の伝送損失による波形なまりを生じていないときと比較して、前記波形なまりの分だけ遅延させたタイミングに設定したことを特徴とする。

この半導体試験装置によれば、波形なまりの分だけ２段目の波形変化の終了タイミングを遅延させている。校正信号の経路には伝送損失が生じているため、この伝送損失分の遅延を考慮したタイミングとすることにより、タイミング校正の正確性をさらに向上させることができるようになる。

本発明の第４の半導体試験装置は、第１乃至第３の半導体試験装置であって、前記各分割経路の電気長は、遅延素子を用いて設定していることを特徴とする。

この半導体試験装置によれば遅延素子を用いて電気長を設定している。遅延素子を用いることで、経路の配線長をコントロールする必要がなく、小型且つ容易に正確なタイミング校正を行うことができるようになる。

本発明は、ドライバのタイミングを校正する校正信号に対して、校正信号の経路に設けられる反射物で多重反射した反射信号が干渉しないような電気長に各分割経路を設定している。これにより、反射信号が校正信号に干渉することなく、正確なタイミング校正を行うことができるようになる。

半導体試験装置の構成を示すブロック図である。 経路選択部を説明するための図である。 校正経路、その波形および反射信号の波形を示す図である。 コンパレータの入力の波形を示すグラフである。 校正経路、その波形および別の反射信号の波形を示す図である。 校正経路、その波形およびさらに別の反射信号の波形を示す図である。 コンパレータの入力波形の波形なまりを説明するグラフである。

以下、図面を参照して、本発明の実施形態について説明する。図１はＤＵＴ（Device Under Test）１の試験を行う半導体試験装置２の概略を示している。ＤＵＴ１は半導体試験装置２の試験対象となる被試験デバイスである。図中ではＤＵＴ１の個数は１つになっているが、複数を設けるようにしてもよい。半導体試験装置２はピンエレクトロニクスカード（図中ではＰＥカード）３を有して構成している。ピンエレクトロニクスカード３は１枚を装着してもよいし、複数枚を装着してもよい。

ピンエレクトロニクスカード３はｎ（ｎは２以上の整数）個の駆動部４−１〜４−ｎ（総称して駆動部４）と経路選択部５と基準コンパレータ６とタイミング制御部７とを備えて構成している。また、各駆動部４とＤＵＴ１との間の経路には半導体スイッチ８−１〜８―ｎ（総称して半導体スイッチ８）が設けられている。

駆動部４はドライバ１０とコンパレータ１１と抵抗１２と電気長検出部１３とタイミング校正部１４とを備えて構成している。ドライバ１０はＤＵＴ１に対して信号を出力している。ドライバ１０が出力した信号はＤＵＴ１に入力されて、ＤＵＴ１はこの信号に基づいて応答信号を出力する。この応答信号をコンパレータ１１が入力する。

コンパレータ１１は所定の閾値と入力した信号との電圧の比較を行い、ＤＵＴ１の良否判定を行う。コンパレータ１１はドライバ１０の出力側と接続されている関係になる。抵抗１２はドライバ１０の出力側に接続した抵抗である。電気長検出部１３はドライバ１０と基準コンパレータ６との間の電気長を検出する。検出した電気長はタイミング制御部７に出力される。

タイミング校正部１４はドライバ１０のタイミングを校正する可変遅延素子である。タイミング校正部１４がドライバ１０のタイミングを遅延させ、且つ遅延量を可変にすることで、ドライバ１０の信号出力タイミングを変化させている。このタイミングを変化させることで、ドライバ１０のタイミングを校正している。タイミング校正部１４の遅延量の制御はタイミング制御部７が行っている。

各駆動部４の出力側の経路は分岐して、一方がＤＵＴ１に入力され、他方が経路選択部５に入力される。経路選択部５に入力される側の経路はドライバ１０のタイミングを校正する側の経路になる。経路選択部５を図２に示している。なお、同図において、ドライバ１０は１０−１〜１０−ｎとして各駆動部４−１〜４−ｎに対応させている。

経路選択部５はトーナメント方式により各ドライバ１０と基準コンパレータ６との間の経路を確立するために複数の半導体スイッチ１５を設けている。トーナメント方式は複数の校正経路Ｌから１つの校正経路Ｌを選択し、選択された複数の校正経路Ｌから１つの校正経路Ｌを選択する。そして、最終的に１つの校正経路Ｌを選択する。

トーナメント方式は１つの校正経路Ｌを選択するために半導体スイッチ１５のオンとオフとを制御する（１つの校正経路Ｌのみが選択されるようにオンとオフとを制御する）。これにより、１つのドライバ１０と基準コンパレータ６とが接続される校正経路Ｌが確立される。

トーナメント方式を採用することで、各ドライバ１０と基準コンパレータ６との間のそれぞれの校正経路Ｌの電気長を等しい長さに近づけることができる。よって、トーナメント方式を採用することが望ましいが、各ドライバ１０からの経路にそれぞれ１つの半導体スイッチ１５を設けて基準コンパレータ６に接続する方式を採用してもよい。

基準コンパレータ６はｎ個の駆動部４に対して１つを設けており、ピンエレクトロニクスカード３に１つを設けている。この基準コンパレータ６は経路選択部５を介して各駆動部４に接続される。基準コンパレータ６は所定の閾値と駆動部４のドライバ１０が出力した信号との間で電圧の比較を行っている。比較結果はタイミング制御部７に出力される。

タイミング制御部７は電気長検出部１３が検出した電気長を取得し、取得した電気長を使用してタイミング校正部１４の可変遅延素子の遅延量を校正値として得る。そして、この校正値をタイミング校正部１４に設定することで、ドライバ１０の信号出力タイミングを校正して、タイミング校正を行う。

以上が構成である。次に、動作について説明する。図３ａ）は校正信号の経路を示しており、同図ｂ）は校正信号および反射信号を示している。

なお、同図ａ）において、校正経路Ｌは３つの半導体スイッチ１５により３つの分割経路Ｌ１、Ｌ２、Ｌ３に分割されており、これらを分割経路Ｌ１、Ｌ２、Ｌ３とする（つまり、校正経路Ｌ＝Ｌ１＋Ｌ２＋Ｌ３）。分割経路Ｌ３は抵抗２１に接続され、この抵抗２１はグランド２２に接地される。そして、分割経路Ｌ３に基準コンパレータ６が接続される。

同図ｂ）において、ドライバ１０は校正信号を基準コンパレータ６に出力する。抵抗２１とグランド２２との間にはスイッチ２１Ｓを設けており、このスイッチ２１Ｓをオフにすることにより、抵抗２１をハイ・インピーダンスに設定する。これにより、校正信号は全反射する。そして、校正経路Ｌを伝送されてコンパレータ１１に入力される。つまり、校正信号は校正経路Ｌを往復することになる。

図４はコンパレータ１１に入力される信号のグラフを示している。ドライバ１０が出力した信号が伝送される校正経路Ｌにはコンパレータ１１が接続される。このため、ドライバ１０が出力した信号が分圧されてコンパレータ１１にも入力される。これにより、コンパレータ１１の電圧はドライバ１０が出力した分圧された電圧（半分の電圧）にまで波形変化する（立ち上がる）。

よって、ドライバ１０が出力した校正信号の半分の電圧の信号がコンパレータ１１に入力される。この信号によりコンパレータ１１の電圧の波形が変化する（立ち上がる）。図４の１段目の波形変化（立ち上がり）はその状態を示している。そして、ドライバ１０の校正信号の半分の電圧にまで立ち上がったときに電圧は一定になる。

分割された校正信号のうち半分は校正経路Ｌを往復してコンパレータ１１に入力される。この校正経路Ｌを往復した校正信号がコンパレータ１１に入力されることで、さらにコンパレータ１１の電圧が変化する（立ち上がる）。図４の２段目の立ち上がりはその状態を示している。そして、ドライバ１０が出力した電圧にまで立ち上がったときに電圧は一定になる。

コンパレータ１１は所定の閾値Ｖｃｍｐ１、Ｖｃｍｐ２（＞Ｖｃｍｐ１）と比較を行っている。閾値Ｖｃｍｐ１を１段目の電圧の立ち上がりの所定の割合（ここでは、５０％：ドライバ１０が出力する電圧の２５％）に設定し、閾値Ｖｃｍｐ２を２段目の電圧の立ち上がりの所定の割合（ここでは、５０％：ドライバ１０が出力する電圧の７５％）に設定する。

コンパレータ１１は入力する校正信号の電圧と閾値Ｖｃｍｐ１およびＶｃｍｐ２とを比較して、その変化点を得る。これら２つの変化点の時間差は校正信号が校正経路Ｌを往復する時間になる。よって、片道分の時間は前記の時間差の半分になり、この半分の時間差が校正経路Ｌの電気長Ｔｐｄになる。電気長検出部１３はこの電気長Ｔｐｄを検出している。

図３ｂ）に示すように、校正経路Ｌにはトーナメント方式により複数（３つ）の半導体スイッチ１５が介在している。各半導体スイッチ１５は校正信号を反射させる要因となる反射物となる。よって、校正信号は半導体スイッチ１５で一部が反射する。この反射した一部の信号が反射信号となり、ドライバ１０およびコンパレータ１１に向かう信号となる。

なお、校正経路Ｌには半導体スイッチ１５以外にも校正信号を反射させる反射物が存在する。例えば、経路インピーダンスの不整合等によっても、校正信号を反射させる。このような経路インピーダンスの不整合等も反射物となる。

反射信号Ａはドライバ１０側の最初の半導体スイッチ１５で反射をした信号、反射波信号Ｂは次の半導体スイッチ１５で反射をした信号、反射信号Ｃは最後の半導体スイッチ１５で反射をした信号を示している。反射信号Ａ〜Ｃは全てコンパレータ１１に入力される。よって、コンパレータ１１が検出している電圧の波形に影響を与える。ただし、反射信号Ａ〜Ｃは全て１段目の波形変化が終了した後から２段目の波形変化が開始するまでの間のタイミングで入力している。

反射信号Ａ〜Ｃは何れも半導体スイッチ１５で反射した信号になる。このため、ドライバ１０から出力された校正信号が直接的にコンパレータ１１に入力されるタイミングよりも後のタイミングで反射信号Ａ〜Ｃはコンパレータ１１に入力される。このために、図４に示すコンパレータ１１に入力される校正信号の電圧の波形が１段目に立ち上がったよりも後のタイミングで反射信号Ａ〜Ｃは入力される。

また、反射信号Ａ〜Ｃは校正信号が校正経路Ｌを往復するよりも前のタイミングでコンパレータ１１に入力される。よって、図４に示すコンパレータ１１に入力される校正信号の電圧の波形が２段目に立ち上がるよりも前のタイミングで反射信号Ａ〜Ｃは入力される。

従って、反射信号Ａ〜Ｃは図４の波形が１段目の波形変化が終了した後のタイミング（１段目の波形が立ち上がった後のタイミング：図中の時刻ｔ１）と２段目の波形変化が開始する前のタイミング（２段目の波形が立ち上がる前のタイミング：図中の時刻ｔ２）との電圧が一定値になっている間に入力される。

反射信号は校正信号の一部が反射した信号であり、反射信号の影響は小さなものになる。よって、電圧が一定値になっている間に反射信号がコンパレータ１１に入力されたとしても、閾値Ｖｃｍｐ１、Ｖｃｍｐ２に影響を与えることはない。このため、半導体スイッチ１５で反射した反射信号Ａ〜Ｃの影響は無視できる。

一方、図５で示す反射信号ＤおよびＥ、そして図６で示す反射信号ＦおよびＧは校正信号に影響を与える可能性がある。図５の反射信号ＤおよびＥは３回の多重反射を行っており、図６の反射信号ＦおよびＧは５回の多重反射を行っている。最初に、図５の反射信号ＤおよびＥについて説明する。

反射信号Ｄはドライバ１０が出力した校正信号がドライバ１０から見て３個目の半導体スイッチ１５で反射し、２個目の半導体スイッチ１５でさらに反射し、再び３個目の半導体スイッチ１５で反射する信号になる。つまり、合計３回の多重反射を行った信号が反射信号Ｄであり、この反射信号Ｄはコンパレータ１１に入力される。

反射信号Ｅは３個目の半導体スイッチ１５で反射し、１個目の半導体スイッチ１５でさらに反射し、再び３個目の半導体スイッチ１５で反射する信号になる。この反射信号Ｅも合計３回の多重反射を行っており、コンパレータ１１に入力される。

ここで、ドライバ１０およびコンパレータ１１と基準コンパレータ６との間の電気長（つまり、電気長検出部１３が検出する電気長）をＴｐｄとする。ドライバ１０から出力されて、基準コンパレータ６で全反射をして、コンパレータ１１に入力される校正信号は校正経路Ｌを１回往復する。

よって、校正信号がドライバ１０から出力されてコンパレータ１１に入力されるまでの時間ＴＸは「ＴＸ＝２×Ｔｐｄ」となる。校正経路Ｌは分割経路Ｌ１、Ｌ２およびＬ３に分割されていることは既に述べたとおりである。分割経路Ｌ１の電気長をＴｐｄ１、分割経路Ｌ２の電気長をＴｐｄ２、分割経路Ｌ３の電気長をＴｐｄ３としたときに、校正経路Ｌの電気長は「Ｔｐｄ＝Ｔｐｄ１＋Ｔｐｄ２＋Ｔｐｄ３」となる。

従って、ドライバ１０から出力された校正信号がコンパレータ１１に入力されるまでの時間ＴＸは「ＴＸ＝２×（Ｔｐｄ１＋Ｔｐｄ２＋Ｔｐｄ３）」となる。一方、反射信号Ｄは分割経路Ｌ１を１回往復し、分割経路Ｌ２を２回往復する。よって、ドライバ１０が校正信号を出力した時点から反射信号Ｄがコンパレータ１１に入力されるまでの時間ＴＤは「ＴＤ＝２×Ｔｐｄ１＋４×Ｔｐｄ２」になる。

この時間ＴＤとＴＸとが同じ或いはほぼ同じタイミングになることがある。前記の２つの式から「ＴＸ＝ＴＤ」となるのは、「Ｔｐｄ２＝Ｔｐｄ３」となるときである。つまり、分割経路Ｌ２とＬ３との電気長が等しい場合には、時間ＴＤとＴＸとが等しくなる。

この場合に、コンパレータ１１に校正信号と反射信号Ｄとが同じタイミングで入力される。そうすると、図４に示す２段目に立ち上がる波形変化のタイミングで反射信号Ｄが干渉し、本来の校正信号の波形に変化を生じさせる。これにより、校正信号と閾値Ｖｃｍｐ２との比較に影響を与える（校正信号が閾値Ｖｃｍｐ２になった時点が時間軸方向に変化する）。この影響はタイミング校正の精度を低下させる要因となる。

反射信号Ｅも同様である。反射信号Ｅは分割経路Ｌ１およびＬ２を２回往復する。よって、ドライバ１０が校正信号を出力した時点から反射信号Ｅがコンパレータ１１に入力されるまでの間の時間ＴＥは「ＴＥ＝４×（Ｔｐｄ１＋Ｔｐｄ２）」になる。この時間ＴＥと時間ＴＸとが同じ或いはほぼ同じタイミングになることがある。つまり、「Ｔｐｄ１＋Ｔｐｄ２＝Ｔｐｄ３」となるときに、時間ＴＥとＴＸとが等しくなる。これにより、校正信号と反射信号Ｅとが干渉して、タイミング校正の精度を低下させる要因となる。

図６の反射信号ＦおよびＧは往復の回数が反射信号ＤおよびＥよりも増えている。反射信号Ｆは分割経路Ｌ１を１回往復し、分割経路Ｌ２を３回往復している。よって、反射信号Ｆが入力されるまでの間の時間ＴＦは「ＴＦ＝２×Ｔｐｄ１＋６×Ｔｐｄ２」になる。この時間ＴＦと時間ＴＸとが同じ或いはほぼ同じタイミングになることがある。つまり、「２×Ｔｐｄ２＝Ｔｐｄ３」となるときに、時間ＴＦとＴＸとが等しくなる。これにより、校正信号と反射信号Ｆとが干渉して、タイミング校正の精度を低下させる。

反射信号Ｇは分割経路Ｌ１を３回往復している。よって、反射信号Ｇが入力されるまでの間の時間ＴＧは「ＴＧ＝６×Ｔｐｄ１」になる。この時間ＴＧと時間ＴＸとが同じ或いはほぼ同じタイミングになることがある。つまり、「２×Ｔｐｄ１＝Ｔｐｄ２＋Ｔｐｄ３」となるときに、時間ＴＧとＴＸとが等しくなる。これにより、校正信号と反射信号Ｇとが干渉して、タイミング校正の精度を低下させる。

以上のような反射信号Ｄ〜Ｇが校正信号と干渉するのは、校正信号と反射信号とが同じタイミング或いはほぼ同じタイミングでコンパレータ１１に入力される場合である。各反射信号がコンパレータ１１に入力されるタイミングは分割経路Ｌ１〜Ｌ３の電気長Ｔｐｄ１〜Ｔｐｄ３によって定められる。

よって、反射信号が校正信号と干渉しないように電気長Ｔｐｄ１〜Ｔｐｄ３を設定する。電気長Ｔｐｄ１〜Ｔｐｄ３の設定は多重反射の反射回数を何回まで考慮するかによって変わる。つまり、多重反射の回数を多くするほど、電気長Ｔｐｄ１〜Ｔｐｄ３の設定は複雑になる。なお、多重反射の最も少ない回数は３回になる（図５の反射信号ＤおよびＥ）。

反射回数を何回まで考慮するかは、半導体スイッチ１５の種類や校正経路Ｌのパターンインピーダンス、ドライバ１０のタイミング校正に必要な精度等によって総合的に判断される。半導体スイッチ１５はオン抵抗が小さければオフ容量が大きくなり、オフ容量が小さければオン抵抗が大きくなる傾向を持つ。いずれにしても、インピーダンスの不整合により反射物としての半導体スイッチ１５で所定の反射率を生じる。

ただし、反射信号は校正信号の一部が反射した信号であり、多重反射によって生じる反射信号はさらにその一部となる。よって、多重反射の回数が多くなると、その影響は非常に小さなものとなり、コンパレータ１１で校正信号と干渉したとしても、その誤差は殆ど無視できるものとなる。図５の反射信号ＤおよびＥであっても、３回の多重反射を行っていることから、コンパレータ１１に入力される反射信号ＤおよびＥは非常に小さな信号（電圧が低い信号）になる。

３回までの多重反射を考慮する場合には、前述したように「Ｔｐｄ２＝Ｔｐｄ３」および「Ｔｐｄ１＋Ｔｐｄ２＝Ｔｐｄ３」となったときに、校正信号に干渉する。よって、電気長Ｔｐｄ２およびＴｐｄ３を「Ｔｐｄ２≠Ｔｐｄ３」および「Ｔｐｄ１＋Ｔｐｄ２≠Ｔｐｄ３」となるように設定する。これにより、多重反射した反射信号ＤおよびＥが校正信号に干渉しなくなる。

ドライバ１０のタイミング校正に高精度が要求される場合には、さらに５回までの多重反射を考慮する。この場合には、前述した条件の他に図６の反射信号ＦおよびＧが校正信号に干渉しないような条件を追加する。すなわち、「２×Ｔｐｄ２＝Ｔｐｄ３」「２×Ｔｐｄ１＝Ｔｐｄ２＋Ｔｐｄ３」となったときに、校正信号に干渉する。

よって、電気長Ｔｐｄ１、Ｔｐｄ２およびＴｐｄ３を「２×Ｔｐｄ２≠Ｔｐｄ３」および「２×Ｔｐｄ１≠Ｔｐｄ２＋Ｔｐｄ３」となる条件をさらに追加して設定する。これらの条件を追加して電気長を設定することで、５回までの多重反射の反射信号が校正信号に干渉しないようにすることができる。

従って、多重反射の反射信号が校正信号に干渉しないように各分割経路Ｌ１〜Ｌ３の電気長Ｔｐｄ１〜Ｔｐｄ３を設定している。反射信号と校正信号とを干渉させないために、本実施形態では、コンパレータ１１に入力される校正信号が１段目に波形変化を終了してから２段目に波形変化を開始するまで（１段目に波形が立ち上がり終わった後から２段目に波形が立ち上がり始めるまで）または２段目に波形変化を終了した後（２段目に波形が立ち上がり終わった後）に、反射信号がコンパレータ１１に入力されるように電気長Ｔｐｄ１〜Ｔｐｄ３を設定する。

図４に示すように、時刻ｔ１で１段目の波形変化が終了し、時刻ｔ２で２段目の波形変化を開始するまでの間は電圧の値は一定になっている。また、時刻ｔ３で２段目の波形変化を終了した後も電圧の値は一定になっている。

逆に、時刻ｔ２からｔ３までの間はコンパレータ１１が入力する信号の電圧の値が変化しており、この間に校正経路Ｌを往復した校正信号を入力している。そして、閾値Ｖｃｍｐ２と比較を行っている。つまり、この時刻ｔ２から時刻ｔ３までの間に反射信号が入力されると、校正信号に対して反射信号が干渉して、電気長の測定に誤差を生じさせる（ドライバ１０のタイミング校正の精度を低下させる）。

よって、時刻ｔ１からｔ２の間、または時刻ｔ３よりも後のタイミングで反射信号がコンパレータ１１に入力されるように電気長Ｔｐｄ１〜Ｔｐｄ３を設定する。これにより、校正信号と多重反射を起こした反射信号とが干渉しなくなり、ドライバ１０のタイミング校正の精度を向上させることができる。

ところで、ドライバ１０から基準コンパレータ６に至るまでの経路には校正信号に伝送損失を生じさせる種々の要因が存在する。半導体スイッチ１５もその要因の１つとなる。この伝送損失により校正信号の波形になまりを生じさせる。図７は伝送損失を生じた校正信号の波形（コンパレータ１１に入力される波形）を示している。

同図の一点鎖線は伝送損失を生じていない状態の理想的な波形である。ただし、実際には伝送損失を生じており、校正経路Ｌを往復した校正信号がコンパレータ１１に入力される波形（２段目に波形変化を生じている波形）にはなまりを生じている。これにより、波形変化の度合いが緩やかになっている（緩やかに立ち上がっている）。

この場合には、校正信号と多重反射を起こした反射信号とが干渉しない範囲を拡張する必要がある。つまり、図４で説明した２段目に波形変化を終了した時刻ｔ３が遅延することになる。図７の時刻ｔ４は波形なまりを生じた場合における波形変化を終了した時刻ｔ４（＞ｔ３）を示している。

よって、伝送損失による波形なまりを考慮した場合、時刻ｔ１からｔ２の間のタイミングまたは時刻ｔ４よりも後のタイミングで多重反射の反射信号がコンパレータ１１に入力されるように、電気長Ｔｐｄ１〜Ｔｐｄ３を設定する。これにより、伝送損失により校正信号に波形なまりを生じたとしても、干渉を生じないようにすることができる。

電気長Ｔｐｄ１〜Ｔｐｄ３の設定は実際の配線パターンを長くし、或いは短くすることにより設定することができる。ただし、配線パターンの長さをコントロールすることは難しく、また配線パターンを長くするような設定を行うときには、基板（ピンエレクトロニクスカード３）の配線領域を確保しなければならない。これにより、実装面積が大型になる。また、回路間の配線パターンの長さには所定の長さが必要になり、必要最低限の長さより短くすることはできない。この場合にも、配線パターンの長さをコントロールして電気長Ｔｐｄ１〜Ｔｐｄ３を設定することができなくなる。

そこで、電気長Ｔｐｄ１〜Ｔｐｄ３の設定を遅延素子（ディレイライン）により行う。遅延素子は適宜に遅延量を設定できることから、電気長Ｔｐｄ１〜Ｔｐｄ３を容易にコントロールすることができる。また、配線パターンを長く確保する必要がないことから、実装面積を小型化することができ、基板全体のコンパクト化を実現できる。

１ ＤＵＴ
２ 半導体試験装置
３ ピンエレクトロニクスカード
４ 駆動部
５ 経路選択部
６ 基準コンパレータ
７ タイミング制御部
１０ ドライバ
１１ コンパレータ
１３ 電気長検出部
１４ タイミング校正部
１５ 半導体スイッチ
Ｌ 校正経路

Claims (4)

1. 被試験デバイスに信号を出力するドライバおよびこのドライバに接続されるコンパレータと前記ドライバのタイミングを校正するために設けた基準コンパレータとの間の経路に信号を反射する複数の反射物が設けられる半導体試験装置であって、
   前記コンパレータが前記ドライバから出力されて前記基準コンパレータで反射した校正信号を検出するときに、前記反射物で多重反射した反射信号が前記校正信号の検出に干渉しないように、前記経路を前記反射物が分割した各分割経路の電気長を設定したこと
   を特徴とする半導体試験装置。
2. 前記各分割経路の電気長は、
   前記ドライバから前記コンパレータに直接的に入力される校正信号が１段目に波形変化を終了したときから前記コンパレータに入力される校正信号が２段目に波形変化を開始するまでの間のタイミングまたは前記２段目の波形変化を終了したときよりも後のタイミングで前記反射信号が前記コンパレータに入力されるように前記電気長を設定したこと
   を特徴とする請求項１記載の半導体試験装置。
3. 前記２段目に波形変化を終了したときのタイミングを、
   前記校正信号に前記経路の伝送損失による波形なまりを生じていないときと比較して、前記波形なまりの分だけ遅延させたタイミングに設定したこと
   を特徴とする請求項２記載の半導体試験装置。
4. 前記各分割経路の電気長は、遅延素子を用いて設定していること
   を特徴とする請求項１乃至３の何れか１項に記載の半導体試験装置。

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