JPH06281704A - タイミング校正装置 - Google Patents

Abstract

(57)【要約】 【目的】 自動的にタイミング校正を行えるタイミング
校正装置を実現することを目的にする。 【構成】 本装置は、２以上のドライバと、コンパレー
タと、被試験対象が入力する信号を遅延する第１の遅延
部と、コンパレータが出力する信号をラッチするラッチ
回路と、ドライバに信号を出力し、ラッチ回路にストロ
ーブ信号を出力し、ラッチ回路の出力を入力し、第１の
遅延部の遅延量を制御し、タイミング校正を行うコント
ローラと、被試験対象までの遅延時間の２倍の遅延をさ
せるケーブルと、各ドライバからの信号を選択し、コン
パレータに選択した信号を出力するチャンネル選択回路
と、ドライバの１つからの信号を、ケーブルの一端に入
力させる第１のスイッチと、ケーブルからの出力信号を
コンパレータに出力する第２のスイッチと、を設け、チ
ャンネル選択回路で選択された信号経路の遅延時間を、
ケーブルの遅延時間に基づいて補正できるようにしたこ
とを特徴とするものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ試験装置のタイ
ミングを校正するタイミング校正装置に関し、自動的に
しかも正確にタイミング校正を行えるタイミング校正装
置に関するものである。

【０００２】

【従来の技術】ＬＳＩ試験装置においては被試験対象
（以下ＤＵＴと略す）に例えば１０ps（picosecond）の
時間的分解能でパルス信号を加えたり、同様な時間的分
解能でＤＵＴの各ピンから出力されるパルス信号のタイ
ミング測定を行いＤＵＴの機能試験を行う。このような
高速領域になると通過する電子素子、および伝送路長な
どにより、パルス信号の遅延する量が問題となる。すな
わち、パルス信号発生器から同一時刻にパルスを発生さ
せ、ＤＵＴの例えば１番ピン，２番ピン，３番ピンにパ
ルス信号を加えたつもりであっても、それぞれのピンに
至るまでの伝送路長や通過する電子素子により遅延量が
ことなるので、実際に３つのピンに到達するパルスの時
刻は異なってしまう。同様に、ＤＵＴの複数のピンから
同一時刻にパルス信号が出力されたとしても、このパル
ス信号を検出する検出回路までに、それぞれ異なった遅
延量が存在すると、ＤＵＴから異なった時刻にパルス出
力があったと誤って判断されてしまう。従って、パルス
信号発生器からＤＵＴに至るまでの伝送回路により発生
する遅延量の校正、および、ＤＵＴから検出回路へ至る
までの伝送回路により発生する遅延量の校正が必要とな
る。

【０００３】以下に従来のタイミング校正について説明
する。ＬＳＩ試験装置の概略図を図３に示す。図におい
て、１はＬＳＩ試験装置の本体、２は本体１に接続され
るテストヘッドで、定電圧、定電流などを出力する出力
モジュールや電圧、電流などを測定する測定モジュール
などが格納されている。そして、３は、テストヘッド２
に接続され、ＤＵＴ４に接続するパフォーマンスボード
で、テストヘッド２の各種モジュールを選択し、ＤＵＴ
４に接続するリレーなどのＤＵＴを測定するために必要
な回路を含んでいる。

【０００４】以上の構成のＬＳＩ試験装置のタイミング
校正を行うため、パフォーマンスボード３を外し、タイ
ミング校正を行う。図４は、従来のＬＳＩ試験装置のタ
イミング校正の説明図である。図３と同一のものは同一
符号を付す。図において、テストヘッド２は、複数のピ
ンエレクトロニクスカード２０を有する。ピンエレクト
ロニクスカード２０は、ドライバやコンパレータなどを
有している。２１はスプリングコネクタで、ピンエレク
トロニクスカード２０と接続している。そして、スプリ
ングコネクタ２１は、パフォーマンスボードをテストヘ
ッド２に接続するときに用いる。５は同軸ケーブルで、
パフォーマンスボードの信号入力部からＤＵＴまでの遅
延時間の２倍の遅延をさせる長さを有する。但し、パフ
ォーマンスボードの信号入力部からＤＵＴまでの遅延時
間と、ＤＵＴから信号出力部までの遅延時間は同じとす
る。同軸ケーブル５の一端に１つのピンエレクトロニク
スカード２０のコンパレータを基準コンパレータとして
接続し、他端に他のピンエレクトロニクスカード２０の
ドライバに接続する。そして、ドライバ側のタイミング
校正を行う。次に、同軸ケーブルの他端を、他のピンエ
レクトロニクスカード２０のドライバの接続に変更す
る。そして、同じくドライバ側のタイミング校正を行
う。このように、同軸ケーブルの他端の接続を次々替え
て、ドライバ側の校正を行う。同様に、コンパレータ側
の校正は、同軸ケーブルの接続を１つのドライバを基準
ドライバとし、基準ドライバと各ピンエレクトロニクス
カードのコンパレータとの接続を順次替えて、コンパレ
ータ側のタイミング校正を行う。

【０００５】

【発明が解決しようとする課題】このような構成の場
合、一定の遅延量の同軸ケーブルの切り換えを手動で切
り換えて、タイミング校正を行わなければならないとい
う問題点があった。

【０００６】本発明の目的は、自動的にタイミング校正
を行えるタイミング校正装置を実現することにある。

【０００７】

【課題を解決するための手段】本発明は、被試験対象に
信号を出力する少なくとも２以上のドライバと、前記被
試験対象が出力する信号を入力する１つのコンパレータ
と、前記被試験対象が入力する信号を遅延する第１の遅
延部と、前記コンパレータが出力する信号をラッチする
ラッチ回路と、前記ドライバに信号を出力し、前記ラッ
チ回路にストローブ信号を出力し、ラッチ回路の出力を
入力し、前記第１の遅延部の遅延量を制御し、タイミン
グ校正を行うコントローラと、前記被試験対象を試験す
るときに用いる所定信号経路で発生する遅延時間に応じ
た遅延時間を有する遅延素子と、前記各ドライバからの
信号を選択し、前記コンパレータに選択した信号を出力
するチャンネル選択回路と、前記ドライバの１つからの
信号を、前記遅延素子の一端に入力させる第１のスイッ
チと、前記遅延素子からの出力信号を前記コンパレータ
に出力する第２のスイッチと、を設け、前記チャンネル
選択回路で選択された信号経路の遅延時間を、前記遅延
素子の遅延時間に基づいて補正できるようにしたことを
特徴とするものである。また、被試験対象に信号を出力
する１つのドライバと、前記被試験対象が出力する信号
を入力する少なくとも２以上のコンパレータと、前記コ
ンパレータが出力する信号をラッチするラッチ回路と、
このラッチ回路がラッチするタイミングを調整する第２
の遅延部と、前記ドライバに信号を出力し、前記ラッチ
回路にストローブ信号を出力し、ラッチ回路の出力を入
力し、前記第２の遅延部の遅延量を制御し、タイミング
校正を行うコントローラと、前記被試験対象を試験する
ときに用いる所定信号経路で発生する遅延時間に応じた
遅延時間を有する遅延素子と、前記ドライバからの信号
を前記コンパレータの１つに選択して出力するチャンネ
ル選択回路と、前記ドライバからの信号を、前記遅延素
子の一端に入力させる第１のスイッチと、前記遅延素子
からの出力信号を前記コンパレータの１つに出力する第
２のスイッチと、を設け、前記チャンネル選択回路で選
択された信号経路の遅延時間を、前記遅延素子の遅延時
間に基づいて補正できるようにしたことを特徴とするも
のである。

【０００８】

【作用】このような本発明では、チャンネル選択回路に
より、ドライバとコンパレータの接続を行い、チャンネ
ル選択回路で選択された信号経路の遅延時間を、遅延素
子の遅延時間に基づいて補正する。

【０００９】

【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。図は、テスト
ヘッドから、ＬＳＩ試験用のパフォーマンスボードを取
り外し、タイミング校正に用いるパフォーマンスボード
をテストヘッドに取り付けたものである。図において、
テストヘッドは以下で構成される。２１〜２ｎは第１の
遅延部であるディレーラインで、ＤＵＴが入力する信号
を遅延する。３１〜３ｎはドライバで、それぞれディレ
ーライン２１〜２ｎが出力する信号を入力し、ＤＵＴに
信号を出力する。６はコンパレータで、ＤＵＴが出力す
る信号を入力する。７はラッチ回路で、コンパレータ６
が出力する信号をラッチする。８はディレーラインで、
ラッチ回路７が入力するストローブ信号を遅延する。

【００１０】テストヘッドに接続するタイミング校正に
用いるパフォーマンスボードは以下で構成される。５は
遅延素子である同軸ケーブルで、ＤＵＴまでの遅延時間
の２倍の遅延をさせる。９はチャンネル選択回路で、ド
ライバ３１〜３ｎからの信号を選択し、コンパレータ６
に選択した信号を出力する。ＳＷ１は第１のスイッチ
で、ドライバ３１からの信号を同軸ケーブル５の一端に
入力させる。ＳＷ２は第２のスイッチで、同軸ケーブル
５からの出力信号をコンパレータ６に出力する。

【００１１】テストヘッドに接続する本体の校正は以下
の構成である。１０はコントローラで、ドライバ３１〜
３ｎに信号を出力し、ラッチ回路７にストローブ信号を
出力し、ラッチ回路７の出力を入力し、ディレーライン
２１〜２ｎとディレーライン８との遅延量を制御し、タ
イミング校正を行う。１１は制御部で、スイッチＳＷ１
を同軸ケーブル５に接続させ、スイッチＳＷ２を同軸ケ
ーブル５に接続させる。そして、コントローラ１０に信
号を出力させ、信号を取り込むタイミングをディレーラ
イン２１の調整により行わす。次に、スイッチＳＷ１を
同軸ケーブル５の接続からチャンネル選択回路９の接続
に変更し、スイッチＳＷ２を同軸ケーブル５の接続から
チャンネル選択回路９の接続に変更する。チャンネル選
択回路９の接続をスイッチＳＷ１が接続するドライバ３
１とスイッチＳＷ２が接続するコンパレータ６との接続
にする。コントローラ１０に信号を出力させ、信号を取
り込むタイミングをストローブ信号のタイミングを変化
させることにより行わせ、チャンネル選択回路９の遅延
量を求める。そして、ドライバ３１〜３ｎとコンパレー
タ６の接続をチャンネル選択回路９により選択する。コ
ントローラ１０に信号を出力させ、信号を取り込むタイ
ミングをディレーライン２１〜２ｎの調整により行わ
す。最後に、コントローラ１０にディレーライン２１〜
２ｎに対してチャンネル選択回路９による遅延量の補正
を行わす。

【００１２】このような装置の動作を以下で説明する。
図２は図１の装置の動作を示したフローチャートであ
る。制御部１１は、スイッチＳＷ１，ＳＷ２を同軸ケー
ブル５に接続させる。そして、コントローラ１０は、ド
ライバ３１に信号を与え、同軸ケーブル５を介してコン
パレータ６が出力する信号を、ラッチ回路７に入力する
タイミングをディレーライン２１を変化させることによ
り行う。これがタイミング校正の基準となる。次に、制
御部１１は、スイッチＳＷ１，ＳＷ２をチャンネル選択
回路９の接続に変更し、チャンネル選択回路９により、
ドライバ３１とコンパレータ６とを接続する。制御部１
１の命令により、コントローラ１０は、ドライバ３１に
信号を出力する。そして、コントローラ１０はストロー
ブ信号のタイミングを変化させて、ラッチ回路７が信号
を保持するタイミングの調整を行う。そして、制御部１
１は、ストローブ信号のタイミングの変化量を記憶す
る。この変化量がチャンネル選択回路９による遅延量で
ある。ここでは、同長パターン及び遅延量の同じリレー
を使用しているので、チャンネル選択回路９の各信号経
路における遅延量の差は無視できる。したがって、ドラ
イバ３１とコンパレータ６とを接続する信号経路の遅延
量でチャンネル選択回路９の全信号経路の遅延量を代表
した。そして、制御部１１はチャンネル選択回路９によ
りドライバとコンパレータ６とを接続する。コントロー
ラ１０は基準タイミング時におけるストローブ信号のタ
イミングを変化させないストローブ信号を出力し、ドラ
イバ側のディレーラインを変化させ、ラッチ回路７が信
号を保持するタイミングの調整を行う。このとき、コン
パレータ６のディレーライン８は、変化させない。上記
の動作をドライバの数だけ行う。最後に、制御部１１
は、記憶したストローブ信号のタイミングの変化量に相
当する遅延量に応じてコントローラ１０に各ドライバ側
のディレーラインを変化させて、タイミング校正の補正
を行う。

【００１３】以上のように、同軸ケーブル５により、正
確なタイミング校正を行い、制御部１１によりチャンネ
ル選択回路９を自動的に各ドライバに接続し、ドライバ
側のタイミング校正を行う。そして、チャンネル選択回
路９の遅延による誤差の補正を行うことにより、自動的
にしかも正確にタイミング校正が行える。

【００１４】なお、本発明はこれに限定されるものでは
なく、以下のようなものも本発明に含まれる。コンパレ
ータ側のタイミング校正を行う構成、つまり、実施例の
ドライバとコンパレータの関係を逆にすることにより、
コンパレータ側のタイミング校正が行える。ここで、チ
ャンネル選択回路は、コンパレータを選択して、１つの
ドライバに接続することになる。また、制御部を以下の
ような制御を行ってもよい。図１により説明する。制御
部１１は、同軸ケーブル５を介してドライバ３１とコン
パレータ６とを接続する。そして、コントローラ１０
は、ドライバ３１に信号を与え、コンパレータ６が出力
する信号を、ラッチ回路７に入力するタイミングをディ
レーライン２１を変化させることにより行う。そして、
チャンネル選択回路９を介してドライバ３１とコンパレ
ータ６とを接続する。制御部１１の命令により、コント
ローラ１０は、ドライバ３１に信号を出力し、ストロー
ブ信号のタイミングを変化させ、ラッチ回路７が信号を
保持するタイミングの調整を行う。次に、チャンネル選
択回路９を介して、各ドライバとコンパレータ６とを接
続する。そして、コントローラ１０はタイミングを変化
させたときのストローブ信号を出力し、ドライバ側のデ
ィレーライン２ｎを変化させ、ラッチ回路７に信号が入
力されるタイミングの調整を行う。このとき、コンパレ
ータ６のディレーライン８は、変化させない。上記の動
作をドライバの数だけ行う。他に、ラッチ回路がラッチ
するタイミングを調整する構成として、第２の遅延部を
コンパレータとラッチ回路の間に設ける構成にしてもよ
い。。

【００１５】

【発明の効果】本発明によれば、チャンネル選択回路に
より、ドライバあるいはコンパレータの選択を行い、チ
ャンネル選択回路で選択された信号経路の遅延時間を、
遅延素子の遅延時間に基づいて補正するので、自動的に
しかも正確にタイミング校正を行えるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】図１の装置の動作を示したフローチャートであ
る。

【図３】ＬＳＩ試験装置の概略図である。

【図４】従来のＬＳＩ試験装置のタイミング校正の説明
図である。

【符号の説明】

５ 同軸ケーブル ６ コンパレータ ７ ラッチ回路 ８，２１〜２ｎ ディレーライン ９ チャンネル選択回路 １０ コントローラ １１ 制御部 ３１〜３ｎ ドライバ ＳＷ１，ＳＷ２ スイッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被試験対象に信号を出力する少なくとも
   ２以上のドライバと、 前記被試験対象が出力する信号を入力する１つのコンパ
   レータと、 前記被試験対象が入力する信号を遅延する第１の遅延部
   と、 前記コンパレータが出力する信号をラッチするラッチ回
   路と、 前記ドライバに信号を出力し、前記ラッチ回路にストロ
   ーブ信号を出力し、ラッチ回路の出力を入力し、前記第
   １の遅延部の遅延量を制御し、タイミング校正を行うコ
   ントローラと、 前記被試験対象を試験するときに用いる所定信号経路で
   発生する遅延時間に応じた遅延時間を有する遅延素子
   と、 前記各ドライバからの信号を選択し、前記コンパレータ
   に選択した信号を出力するチャンネル選択回路と、 前記ドライバの１つからの信号を、前記遅延素子の一端
   に入力させる第１のスイッチと、 前記遅延素子からの出力信号を前記コンパレータに出力
   する第２のスイッチと、を設け、前記チャンネル選択回
   路で選択された信号経路の遅延時間を、前記遅延素子の
   遅延時間に基づいて補正できるようにしたことを特徴と
   するタイミング校正装置。
2. 【請求項２】 被試験対象に信号を出力する１つのドラ
   イバと、 前記被試験対象が出力する信号を入力する少なくとも２
   以上のコンパレータと、 前記コンパレータが出力する信号をラッチするラッチ回
   路と、 このラッチ回路がラッチするタイミングを調整する第２
   の遅延部と、 前記ドライバに信号を出力し、前記ラッチ回路にストロ
   ーブ信号を出力し、ラッチ回路の出力を入力し、前記第
   ２の遅延部の遅延量を制御し、タイミング校正を行うコ
   ントローラと、 前記被試験対象を試験するときに用いる所定信号経路で
   発生する遅延時間に応じた遅延時間を有する遅延素子
   と、 前記ドライバからの信号を前記コンパレータの１つに選
   択して出力するチャンネル選択回路と、 前記ドライバからの信号を、前記遅延素子の一端に入力
   させる第１のスイッチと、 前記遅延素子からの出力信号を前記コンパレータの１つ
   に出力する第２のスイッチと、を設け、前記チャンネル
   選択回路で選択された信号経路の遅延時間を、前記遅延
   素子の遅延時間に基づいて補正できるようにしたことを
   特徴とするタイミング校正装置。