JP4846134B2

JP4846134B2 - 試験装置、及びキャリブレーション方法

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Publication number: JP4846134B2
Application number: JP2001232930A
Authority: JP
Inventors: 晃一城山; 寿弘市橋
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2001-07-31
Filing date: 2001-07-31
Publication date: 2011-12-28
Anticipated expiration: 2021-07-31
Also published as: JP2003043124A

Description

【０００１】
【発明の属する技術分野】
本発明は、試験装置のキャリブレーションを行うキャリブレーション方法、及び電子デバイスを試験する試験装置に関する。特に、試験装置のドライバ、コンパレータのキャリブレーション方法に関する。
【０００２】
【従来の技術】
従来、電子デバイスを試験する試験装置は、電子デバイスの複数のピンに対応した複数のドライバ、複数のコンパレータ等を備えている。電子デバイスを精度よく試験するためには、当該複数のドライバ、当該複数のコンパレータ等のキャリブレーションを行う必要がある。
【０００３】
従来のキャリブレーション方法は、デバイス試験用のコンパレータとは別に、キャリブレーション用の基準コンパレータを用意し、試験用の複数のドライバを順次基準コンパレータと接続し、試験用ドライバのキャリブレーションを行っていた。また、複数のコンパレータにそれぞれ基準電圧を供給してコンパレータのキャリブレーションを行っていた。
【０００４】
【発明が解決しようとする課題】
前述したように、従来のキャリブレーション方法では、複数のドライバと基準コンパレータとを接続し、基準コンパレータに基づいて順次複数のドライバのキャリブレーションを行っているため、キャリブレーションに手間がかかる方法であった。また、複数のコンパレータに対してもそれぞれ基準電圧を供給する必要があり、手間がかかっていた。
【０００５】
そこで本発明は、上記の課題を解決することのできる試験装置及びキャリブレーション方法を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生部と、試験パターンを整形する波形整形部と、波形整形部が整形した試験パターンを電子デバイスに供給する複数の第１ドライバを有する第１入出力部と、波形整形部が整形した試験パターンを電子デバイスに供給する複数の第２ドライバと、複数の第２ドライバのそれぞれに対応して設けられ、電子デバイスが試験パターンに基づいて出力する出力信号を受け取る複数のコンパレータとを含む、複数のドライバコンパレータを有する第２入出力部と、第１入出力部と第２入出力部との間に設けられ、第１入出力部と第２入出力部とを電気的に接続するか否かを選択する第１リレーＡ及び第１リレーＢと、第１リレーＡ及び第１リレーＢとの間に設けられ、複数のコンパレータのうち、所定の基準コンパレータに、予め定められた基準電圧を供給するか否かを選択する第２リレーと、コンパレータが受け取った出力信号に基づいて電子デバイスの良否を判定する判定部とを備え、第１入出力部は、複数の第１ドライバと、第１リレーＡとの間に、複数の第１ドライバのそれぞれに対応して設けられ、複数の第１ドライバと第１リレーＡとを電気的に接続するか否かを選択する複数の第３リレーとを有し、第２入出力部は、複数のドライバコンパレータと、第１リレーＢとの間に、複数のドライバコンパレータのそれぞれに対応して設けられ、複数のドライバコンパレータと第１リレーＢとを電気的に接続するか否かを選択する第４リレーとを有することを特徴とする試験装置を提供する。
【０００７】
第１入出力部は、第１リレーＡと複数の第３リレーとの間に設けられ、それぞれが少なくとも１つの第３リレーと、第１リレーＡとを電気的に接続するか否かを選択する複数の第５リレーを更に有し、第２入出力部は、第１リレーＢと複数の第４リレーとの間に設けられ、それぞれが少なくとも１つの第４リレーと、第１リレーＢとを電気的に接続するか否かを選択する複数の第６リレーを更に有してよい。
【０００８】
また、それぞれの第３リレーは、第５リレーと直列に接続され、且つそれぞれの第３リレーは、他の第３リレーと並列に設けられ、それぞれの第５リレーは、第１リレーＡと直列に接続され、且つそれぞれの第５リレーは、他の第５リレーと並列に設けられ、それぞれの第４リレーは、第６リレーと直列に接続され、且つそれぞれの第６リレーは、第１リレーＢと直列に接続され、且つそれぞれの第６リレーは、他の第６リレーと並列に設けられてよい。
【０００９】
また、第１リレーＡと、複数の第１ドライバのそれぞれとの間における信号伝送の遅延量は、略同一であり、第１リレーＢと、複数のドライバコンパレータのそれぞれとの間における信号伝送の遅延量は略同一であることが好ましい。また、第１リレーＡと、複数の第１ドライバのそれぞれとを電気的に接続する経路の長さは、略同一であり、第１リレーＢと、複数のドライバコンパレータのそれぞれとを電気的に接続する経路の長さは、略同一であってよい。
【００１０】
また、第１リレーＡと第１ドライバとの間における信号伝送の遅延量と、第１リレーＢとドライバコンパレータとの間における信号伝送の遅延量とは、略同一であることが好ましい。また、第１リレーＡと第１ドライバとを電気的に接続する経路の長さと、第１リレーＢとドライバコンパレータとを電気的に接続する経路の長さとは、略同一であってよい。また、第１入出力部は、複数の第１ドライバのそれぞれに対応した複数のコンパレータを更に有してよい。
【００１１】
本発明の第２の形態においては、電子デバイスを試験するための試験パターンを電子デバイスに供給する複数の第１ドライバを有する第１入出力部と、試験パターンを電子デバイスに供給する複数の第２ドライバと、複数の第２ドライバのそれぞれに対応して設けられ、電子デバイスが試験パターンに基づいて出力する出力信号を受け取る複数のコンパレータとを含む、複数のドライバコンパレータを有する第２入出力部とを備える試験装置のキャリブレーション方法であって、複数のコンパレータのうち、予め定められた基準コンパレータに、基準電圧を与え、基準コンパレータをキャリブレーションする段階と、基準コンパレータと複数の第１ドライバを順次接続し、基準コンパレータに基づいて複数の第１ドライバのそれぞれをキャリブレーションする段階と、複数の第１ドライバのうち、予め定められた基準ドライバと、複数のコンパレータとを順次接続し、基準ドライバに基づいて複数のコンパレータのそれぞれをキャリブレーションする段階と、キャリブレーションされた複数のコンパレータに基づいて、複数のコンパレータに対応する第２ドライバのそれぞれをキャリブレーションする段階とを備えることを特徴とするキャリブレーション方法を提供する。
【００１２】
本発明の第２の形態において、第１ドライバの信号出力タイミングと、第２ドライバの信号出力タイミングとをキャリブレーションする段階を更に備えてよい。
【００１３】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１４】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、パターン発生部１０、波形整形部２０、信号入出力部５０、及び判定部４０を備える。パターン発生部１０は、電子デバイス３０を試験するための試験パターンを発生する。パターン発生部１０は、電子デバイス３０を試験する試験項目に応じて、様々な試験パターンを生成することが好ましい。例えば、電子デバイス３０が半導体メモリである場合、パターン発生部１０は、半導体メモリの全てのアドレスについて、正常に書き込みできるか否かを試験する試験パターンを生成する。
【００１６】
波形整形部２０は、パターン発生部１０が生成した試験パターンを整形し、整形した試験パターンを信号入出力部５０に供給する。波形整形部２０は、整形した試験パターンを、所望のタイミングで信号入出力部５０に供給してよい。例えば、波形整形部２０は、試験パターンを所望の時間だけ遅延させて出力する可変遅延回路を有する。
【００１７】
信号入出力部５０は、電子デバイス３０との信号の授受を行う。例えば、信号入出力部５０は、波形整形部２０から試験パターンを受け取り、電子デバイス３０の所望のピンに試験パターンを供給する。信号入出力部５０は、電子デバイス３０の複数のピンに対応して設けられ、対応するピンに試験パターンを供給する複数のドライバを有してよい。また、電子デバイス３０が例えば半導体メモリである場合、信号入出力部５０は試験パターンとして、半導体メモリの所定のアドレスに書き込むべきデータを受け取り、半導体メモリの所定のピンに当該データを供給してよい。
【００１８】
また、信号入出力部５０は、電子デバイス３０が試験パターンに基づいて出力する出力信号を受け取る。信号入出力部５０は、電子デバイス３０の複数のピンに対応して設けられ、対応するピンからの出力信号を受け取る複数のコンパレータを有してよい。また、信号入出力部５０は、電子デバイス３０が半導体メモリである場合に、当該半導体メモリの所定のアドレスに格納されたデータを読み込む手段を有してよい。信号入出力部５０は、電子デバイス３０から受け取った出力信号又はデータを判定部４０に供給する。
【００１９】
判定部４０は、信号入出力部５０から受け取った出力信号又はデータに基づいて電子デバイス３０の良否を判定する。判定部４０は、電子デバイス３０が試験パターンに基づいて出力するべき出力信号又は電子デバイス３０が格納するべきデータの期待値信号と、信号入出力部５０から受け取った出力信号又はデータとを比較し、電子デバイス３０の良否を判定してよい。この場合、パターン発生部１０は、生成した試験パターンに基づいて、当該期待値信号を生成し、当該期待値信号を信号入出力部５０に供給してよい。
【００２０】
図２は、信号入出力部５０の構成の一例を示す。信号入出力部５０は、第１入出力部７０、第２入出力部８０、第１リレーＡ６４、第１リレーＢ６６、第２リレー６８、及び第７リレー８６を有する。第１入出力部７０は、波形整形部２０（図１参照）が整形した試験パターンを電子デバイス３０に供給する複数の第１ドライバ５２を有する。また、第２入出力部８０は、複数のドライバコンパレータ５４を有する。ドライバコンパレータ５４はそれぞれ、波形整形部２０が整形した試験パターンを電子デバイス３０に供給する第２ドライバ５６と、第２ドライバ５６に対応して設けられ、電子デバイス３０が試験パターンに基づいて出力する出力信号を受け取るコンパレータ５８を有する。第１リレーＡ６４及び第１リレーＢ６６は、第１入出力部７０と第２入出力部８０とを電気的に接続する。
【００２１】
複数の第１ドライバ５２は、それぞれ試験パターンを受け取り、リレー７２を介して試験パターンを電子デバイス３０に供給する。つまり、電子デバイス３０を試験する場合、電子デバイス３０の試験するべきピンに対応したリレー７２を導通状態とし、電子デバイス３０のピンに試験パターンを供給する。また、第１ドライバ５２をキャリブレーションする場合、リレー７２を開放状態とする。
【００２２】
同様に、複数の第２ドライバ５４は、それぞれ試験パターンを受け取り、リレー７２を介して試験パターンを電子デバイス３０に供給する。また、複数のコンパレータ５８は、リレー７２を介して出力信号又はデータを電子デバイス３０から受け取り、受けとった出力信号又はデータを判定部４０に供給する。本例において、コンパレータ５８は、それぞれ判定電圧が与えられ、当該判定電圧と、当該出力信号又はデータの信号レベルとを比較し、比較結果を判定部４０に供給する。
【００２３】
第１入出力部７０は、複数の第５リレー８２と、複数の第３リレー６０とを有する。複数の第５リレー８２は、第１リレーＡ６４と複数の第３リレー６０との間に設けられ、それぞれが少なくとも１つの第３リレー６０と、第１リレーＡ６４とを電気的に接続するか否かを選択する。それぞれの第５リレーは、前記第１リレーＡと直列に接続され、且つそれぞれの前記第５リレーは、他の前記第５リレーと並列に設けられる。つまり、第５リレー８２はそれぞれ、１端が１つ又は複数の第３リレー６０と接続され、他端が第１リレーＡ６４に接続される。
【００２４】
複数の第３リレー６０は、複数の第１ドライバ５２と、第５リレー８２との間に、複数の第１ドライバ５２のそれぞれに対応して設けられ、複数の第１ドライバ５２と第５リレー８２とを電気的に接続するか否かを選択する。また、それぞれの第３リレー６０は、第５リレー８２と直列に接続され、且つそれぞれの第３リレー６０は、他の第３リレー６０と並列に設けられる。図２に示すように、複数の第３リレー６０は、第２リレー６４と、他のリレーを介して接続されてよい。
【００２５】
また、第１入出力部７０は図２に示すように、第５リレー８２と、複数の第３リレー６０との間に更に他のリレーを有してよい。例えば、第１入出力部７０において、所定の第３リレー６０と、他の第３リレー６０とを接続する経路に一端が接続され、他端が第５リレー８２と、他のリレーを介して接続されるリレーを更に有してよい。この場合、当該リレーの当該他端は、第５リレー８２と直接接続されていてもよい。例えば、第１入出力部７０は図２に示すように、下段のリレー２つと、上段のリレー１つとの間に設けられ、下段のリレー２つと上段のリレー１つとを電気的に接続するか否かを選択する複数のリレーを更に有してよい。図２に示すようなリレー構成を第１入出力部７０が有することにより、第１リレーＡ６４と任意の第１ドライバ５２との電気的な接続を選択することができる。
【００２６】
第２入出力部８０は、複数の第４リレー６２と、複数の第６リレー８４とを有する。複数の第６リレー８４は、第１リレーＢ６６と複数の第４リレー６２との間に設けられ、それぞれが少なくとも１つの第４リレー６２と、第１リレーＢ６６とを電気的に接続するか否かを選択する。それぞれの第６リレー８４は、第１リレーＢ６６と直列に接続され、且つそれぞれの第６リレー８４は、他の第６リレー８４と並列に設けられる。つまり、第６リレー８４はそれぞれ、１端が１つ又は複数の第４リレー６２と接続され、他端が第１リレーＢ６６に接続される。
【００２７】
複数の第４リレー６２は、複数のドライバコンパレータ５４と、第１リレーＢ６６との間に、複数のドライバコンパレータ５４のそれぞれに対応して設けられ、複数のドライバコンパレータ５４と第１リレーＢ６６とを電気的に接続するか否かを選択する。また、それぞれの第４リレー６２は、第６リレー８４と直列に接続され、且つそれぞれの第４リレー６２は、他の第４リレー６２と並列に設けられる。図２に示すように、複数の第４リレー６２は、第１リレーＢ６６と、他のリレーを介して接続されてよい。
【００２８】
また、第２入出力部８０は図２に示すように、第６リレー８４と、複数の第４リレー６２との間に更に他のリレーを有してよい。例えば、第２入出力部８０において、所定の第４リレー６２と、他の第４リレー６２とを接続する経路に一端が接続され、他端が第６リレー８４と、他のリレーを介して接続されるリレーを更に有してよい。この場合、当該リレーの当該他端は、第６リレー８４と直接接続されていてもよい。例えば、第２入出力部８０は図２に示すように、下段のリレー２つと、上段のリレー１つとの間に設けられ、下段のリレー２つと上段のリレー１つとを電気的に接続するか否かを選択する複数のリレーを更に有してよい。図２に示すようなリレー構成を第２入出力部８０が有することにより、第１リレーＢ６６と任意のドライバコンパレータ５４との電気的な接続を選択することができる。
【００２９】
本例において説明した信号入出力部５０によれば、所定のリレーを導通状態にすることにより、第１入出力部７０の所定の第１ドライバ５２と、第２入出力部８０の所定のドライバコンパレータ５４とを電気的に接続することができる。
【００３０】
また、本例において、第１リレーＡ６４と、複数の第１ドライバ５２のそれぞれとの間における信号伝送の遅延量は、略同一であることが好ましい。同様に、第１リレーＢ６６と、複数のドライバコンパレータ５４のそれぞれとの間における信号伝送の遅延量は略同一であることが好ましい。また、第１リレーＡ６４と第１ドライバ５２との間における信号伝送の遅延量と、第１リレーＢ６６とドライバコンパレータ５４との間における信号伝送の遅延量とは、略同一であることが好ましい。
【００３１】
例えば、第１リレーＡ６４と、複数の第１ドライバ５２のそれぞれとを電気的に接続する経路の長さは、略同一であってよい。同様に、第１リレーＢ６６と、複数のドライバコンパレータ５４のそれぞれとを電気的に接続する経路の長さは、略同一であってよい。また、第１リレーＡ６４と第１ドライバ５２とを電気的に接続する経路の長さと、第１リレーＢ６６とドライバコンパレータ５４とを電気的に接続する経路の長さとは、略同一であってよい。また、本例において第１入出力部７０は、複数の第１ドライバ５２を有していたが、他の例においては、第１入出力部７０は、複数の第１ドライバ５２のそれぞれに対応した複数のコンパレータを更に有してよい。つまり、第１入出力部７０は、第２入出力部８０と同一又は同様の構成を有してよい。
【００３２】
第２リレー６８は、第１リレーＡ６４及び第１リレーＢ６６との間に設けられ、複数のコンパレータ５８のうち、所定の基準コンパレータに、予め定められた基準電圧を供給するか否かを選択する。第２リレー６８は、第１リレーＡ６４及び第１リレーＢ６６を接続する経路に一端が接続され、他端から当該基準電圧を受け取る。例えば、第２リレー６８の当該他端には、当該基準電圧を発生する基準電圧発生器が接続される。また、第７リレー８６は、本例における信号入出力部５０と、他の試験装置の信号入出力部とを接続してよい。例えば、第７リレー８６は、後述するキャリブレーションボード１５０を介して、本例における信号入出力部５０と、他の試験装置の信号入出力部とを接続してよい。また、第１リレーＡ６４及び第１リレーＢ６６が、本例における信号入出力部５０と、他の試験装置の信号入出力部とを接続してもよい。
【００３３】
以上説明した信号入出力部５０のリレー構成により、試験装置１００の信号入出力部５０におけるキャリブレーションを容易に行うことができる。以下、信号入出力部５０のキャリブレーション方法について説明する。
【００３４】
図３は、信号入出力部５０のキャリブレーション方法の一例のフローチャートを示す。まず、基準コンパレータキャリブレーション段階で、複数のコンパレータ５８（図２参照）のうち、予め定められた基準コンパレータに、第２リレー６８、第１リレーＢ６６、第６リレー８４、第６リレー８４と第４リレー６２との間に設けられたリレー、及び第４リレー６２を介して、基準電圧を与え、当該基準コンパレータをキャリブレーションする（Ｓ１００）。例えば、当該基準コンパレータにおいて、基準電圧が正しく測定されるように、当該基準コンパレータをキャリブレーションする。Ｓ１００では、当該基準コンパレータに対応する第４リレー６２以外の、図２に示した複数の第４リレー６２は、開放状態であることが好ましい。また、第１リレーＡ６４も開放状態であることが好ましい。
【００３５】
次に、第１ドライバキャリブレーション段階で、基準コンパレータと複数の第１ドライバ５２（図２参照）を順次接続し、当該基準コンパレータに基づいて、複数の第１ドライバ５２のそれぞれをキャリブレーションする（Ｓ１０２）。例えば、第１ドライバ５２が基準電圧を正しく出力するように、それぞれの第１ドライバ５２をキャリブレーションする。この場合、第１ドライバ５２には、キャリブレーション用の試験パターンが与えられてよい。
【００３６】
Ｓ１０２では、図２に示したリレーのうち、基準コンパレータに対応する、第４リレー６２、第６リレー８４、第１リレーＢ６６、及び第４リレー６２と第６リレー８４との間のリレーを導通状態とし、キャリブレーションするべき第１ドライバ５２に対応する、第３リレー６０、第５リレー８２、第１リレーＡ６４、及び第３リレー６０と第５リレー８２との間のリレーを導通状態として、それぞれの第１ドライバ５２を順次キャリブレーションする。キャリブレーションするべき第１ドライバ５２を順次接続し、他の第１ドライバ５２に対応するリレーを開放することにより、精度よく第１ドライバをキャリブレーションできる。
【００３７】
次に、コンパレータキャリブレーション段階で、複数の第１ドライバ５２のうち、予め定められた基準ドライバと、複数のコンパレータ５８とを順次接続し、当該基準ドライバに基づいて複数のコンパレータ５８のそれぞれをキャリブレーションする（Ｓ１０４）。例えば、基準ドライバが出力する基準電圧を正しく測定するように、複数のコンパレータ５８のそれぞれをキャリブレーションする。
【００３８】
Ｓ１０４では、Ｓ１０２と同様に、基準ドライバに対応する、第３リレー６０、第５リレー８２、第１リレーＡ６４、及び第３リレー６０と第５リレー８２との間のリレーを導通状態とし、キャリブレーションするべきコンパレータ５８に対応する、第４リレー６２、第６リレー８４、第１リレーＢ６６、及び第４リレー６２と第６リレー８４との間のリレーを導通状態として、それぞれのコンパレータ５８を順次キャリブレーションする。キャリブレーションするべきコンパレータ５８を順次接続し、他のコンパレータ５８に対応するリレーを開放することにより、精度よくコンパレータをキャリブレーションできる。
【００３９】
次に、第２ドライバキャリブレーション段階で、キャリブレーションされた複数のコンパレータ５８に基づいて、複数のコンパレータ５８に対応する第２ドライバ５６（図２参照）のそれぞれをキャリブレーションする（Ｓ１０６）。例えば、それぞれの第２ドライバ５６が基準電圧を正しく出力するように、それぞれの第２ドライバ５６をキャリブレーションする。この場合、複数の第４リレー６２は、開放状態であることが好ましい。
【００４０】
また、第１ドライバ５２の信号出力タイミングと、第２ドライバ５６の信号出力タイミングとをキャリブレーションする段階を更に備えてよい。本段階では、それぞれの第１ドライバ５２が電子デバイス３０に供給した試験パターンが、電子デバイス３０に到達するタイミングと、それぞれの第２ドライバ５６が電子デバイス３０に供給した試験パターンが、電子デバイス３０に到達するタイミングとが略同一となるように、キャリブレーションを行う。それぞれの第１ドライバ５２から電子デバイス３０までの経路における信号伝送の遅延量、それぞれの第２ドライバ５６から電子デバイス３０までの経路における信号伝送の遅延量、及びそれぞれの第１ドライバ５２からそれぞれの第２ドライバ５６までの経路における信号伝送の遅延量を測定し、測定した値に基づいて、波形整形部２０（図１参照）がそれぞれのドライバに試験パターンを供給するタイミングを調整する。前述したように、波形整形部２０が可変遅延回路を有する場合、測定した値に基づいて、当該可変遅延回路における遅延量を調整してよい。
【００４１】
また、それぞれの第１ドライバ５２から電子デバイス３０までの経路における信号伝送の遅延量は略同一であり、それぞれの第２ドライバ５６から電子デバイス３０までの経路における信号伝送の遅延量も略同一であることが好ましい。遅延量を略同一とすることにより、基準第１ドライバ５２と、第２ドライバ５６とをキャリブレーションすれば、それぞれのドライバの信号出力タイミングを調整することができる。
【００４２】
本例において説明したキャリブレーション方法によれば、外部から基準コンパレータ接続することなく、すべてのドライバ及びコンパレータをキャリブレーションすることができ、効率よくキャリブレーションを行うことができる。また、試験装置１００によれば、第１リレーＡ６４及び第１リレーＢ６６により第１入出力部７０と第２入出力部８０とを電気的に接続するか否かを選択できるため、複数のコンパレータ５８のうち所定のコンパレータを基準コンパレータとして、外部の基準コンパレータを用いずに、すべてのドライバのキャリブレーションを行うことができる。本例において、第１入出力部７０が、複数の第１ドライバ５２を有する場合について説明したが、第２入出力部７０が複数のドライバコンパレータ５４を有する場合についても、上述したキャリブレーション方法と同様の方法で容易にキャリブレーションできることは明らかである。
【００４３】
図４は、複数の試験装置１００をキャリブレーションするためのキャリブレーションボード１５０の構成の一例を示す。キャリブレーションボード１５０は、図２に関連して説明した信号入出力部５０と同様のリレー構成を有する。キャリブレーションボード１５０は、複数の第８リレー７４、複数の第９リレー７６、及び第１０リレー７８を有する。第７リレー７４及び第８リレー７６のそれぞれは、試験装置１００の信号入出力部５０の第１リレー６８（図２参照）に電気的に接続される。第１０リレー７８は、いずれかの試験装置１００の基準コンパレータに、基準電圧を供給するか否かを選択する。第１０リレー７８は、図４に示すように、当該基準電圧を発生する基準電圧発生器と接続される。試験装置１００はそれぞれ、１枚の基板上に設けられてよい。試験装置１００は、図１に関連して説明した試験装置１００と同一又は同様の機能及び構成を有する。試験装置１００は、それぞれの試験装置１００の動作を制御するＣＰＵ及び／又は電源を備えてよい。それぞれのＣＰＵは、ホストコンピュータ（図示せず）から命令を受け取り、試験装置１００の動作を制御してよい。
【００４４】
キャリブレーションボード１５０は、図３に関連して説明したキャリブレーション方法と同様の方法で、試験装置１００のそれぞれのドライバ及びコンパレータをキャリブレーションする。例えば、第８リレー７４に接続される信号入出力部５０は、複数の第１ドライバ５２（図２参照）を有し、第９リレー７６に接続される信号入出力部５０は、複数のドライバコンパレータ５４（図２参照）を有してよい。図２に関連して説明した信号入出力部５０のリレー構成と、キャリブレーションボード１５０のリレー構成により、任意の試験装置１００の第１ドライバと５２と、他の試験装置１００のコンパレータ５８とを電気的に接続するか否かを選択でき、それぞれのドライバ及びコンパレータを容易にキャリブレーションすることができる。本例において説明したキャリブレーションを行う場合、基準電圧を発生する基準電圧発生器は、第１０リレー７８と接続されるため、それぞれの試験装置１００は、図２に関連して説明した第２リレー６８を有さなくともよい。
【００４５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４６】
【発明の効果】
上記説明から明らかなように、本発明によれば、外部の基準コンパレータを用いずに、容易に試験装置のキャリブレーションを行うことができる。
【図面の簡単な説明】
【図１】本発明に係る試験装置１００の構成の一例を示す。
【図２】信号入出力部５０の構成の一例を示す。
【図３】信号入出力部５０のキャリブレーション方法の一例のフローチャートを示す。
【図４】複数の試験装置１００をキャリブレーションするためのキャリブレーションボード１５０の構成の一例を示す。
【符号の説明】
１０・・・パターン発生部、２０・・・波形整形部、３０・・・電子デバイス、４０・・・判定部、５０・・・信号入出力部、５２・・・第１ドライバ、５４・・・ドライバコンパレータ、５６・・・第２ドライバ、５８・・・コンパレータ、６０・・・第３リレー、６２・・・第４リレー、６４・・・第１リレーＡ、６６・・・第１リレーＢ、６８・・・第２リレー、７０・・・第１入出力部、７２・・・リレー、７４・・・第８リレー、７６・・・第９リレー、７８・・・第１０リレー、８０・・・第２入出力部、８２・・・第５リレー、８４・・・第６リレー、８６・・・第７リレー、１００・・・試験装置、１５０・・・キャリブレーションボード

Claims

電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生部と、
前記試験パターンを整形する波形整形部と、
前記波形整形部が整形した試験パターンを前記電子デバイスに供給する複数の第１ドライバを有する第１入出力部と、
前記波形整形部が整形した試験パターンを前記電子デバイスに供給する複数の第２ドライバと、前記複数の第２ドライバのそれぞれに対応して設けられ、前記電子デバイスが前記試験パターンに基づいて出力する出力信号を受け取る複数のコンパレータとを含む、複数のドライバコンパレータを有する第２入出力部と、
前記第１入出力部と前記第２入出力部との間に設けられ、前記第１入出力部と前記第２入出力部とを電気的に接続するか否かを選択する第１リレーＡ及び第１リレーＢと、
前記第１リレーＡ及び第１リレーＢとの間に設けられ、前記複数のコンパレータのうち、所定の基準コンパレータに、予め定められた基準電圧を供給するか否かを選択する第２リレーと、
前記コンパレータが受け取った前記出力信号に基づいて前記電子デバイスの良否を判定する判定部と
を備え、
前記第１入出力部は、
前記複数の第１ドライバと、前記第１リレーＡとの間に、前記複数の第１ドライバのそれぞれに対応して設けられ、前記複数の第１ドライバと前記第１リレーＡとを電気的に接続するか否かを選択する複数の第３リレーと
を有し、
前記第２入出力部は、
前記複数のドライバコンパレータと、前記第１リレーＢとの間に、前記複数のドライバコンパレータのそれぞれに対応して設けられ、前記複数のドライバコンパレータと前記第１リレーＢとを電気的に接続するか否かを選択する第４リレーと
を有し、
前記所定の基準コンパレータに前記基準電圧を与え、当該基準コンパレータをキャリブレーションし、
前記基準コンパレータと前記複数の第１ドライバを順次接続し、当該基準コンパレータに基づいて前記複数の第１ドライバのそれぞれをキャリブレーションし、
キャリブレーションされた前記複数の第１ドライバのうち、予め定められた基準ドライバと前記複数のコンパレータとを順次接続し、当該基準ドライバに基づいて前記複数のコンパレータのそれぞれをキャリブレーションし、
キャリブレーションされた前記複数のコンパレータに基づいて、前記複数のコンパレータに対応する前記複数の第２ドライバのそれぞれをキャリブレーションする、ことを特徴とする試験装置。
前記第１入出力部は、前記第１リレーＡと前記複数の第３リレーとの間に設けられ、それぞれが少なくとも１つの前記第３リレーと、前記第１リレーＡとを電気的に接続するか否かを選択する複数の第５リレーを更に有し、
前記第２入出力部は、前記第１リレーＢと前記複数の第４リレーとの間に設けられ、それぞれが少なくとも１つの前記第４リレーと、前記第１リレーＢとを電気的に接続するか否かを選択する複数の第６リレーを更に有することを特徴とする請求項１に記載の試験装置。
それぞれの前記第３リレーは、前記第５リレーと直列に接続され、且つそれぞれの前記第３リレーは、他の前記第３リレーと並列に設けられ、
それぞれの前記第５リレーは、前記第１リレーＡと直列に接続され、且つそれぞれの前記第５リレーは、他の前記第５リレーと並列に設けられ、
それぞれの前記第４リレーは、前記第６リレーと直列に接続され、且つそれぞれの前記第６リレーは、前記第１リレーＢと直列に接続され、且つそれぞれの前記第６リレーは、他の前記第６リレーと並列に設けられることを特徴とする請求項２に記載の試験装置。
前記第１リレーＡと、前記複数の第１ドライバのそれぞれとの間における信号伝送の遅延量は、略同一であり、
前記第１リレーＢと、前記複数のドライバコンパレータのそれぞれとの間における信号伝送の遅延量は略同一であることを特徴とする請求項３に記載の試験装置。
前記第１リレーＡと、前記複数の第１ドライバのそれぞれとを電気的に接続する経路の長さは、略同一であり、
前記第１リレーＢと、前記複数のドライバコンパレータのそれぞれとを電気的に接続する経路の長さは、略同一であることを特徴とする請求項４に記載の試験装置。
前記第１リレーＡと前記第１ドライバとの間における信号伝送の遅延量と、前記第１リレーＢと前記ドライバコンパレータとの間における信号伝送の遅延量とは、略同一であることを特徴とする請求項５に記載の試験装置。
前記第１リレーＡと前記第１ドライバとを電気的に接続する経路の長さと、前記第１リレーＢと前記ドライバコンパレータとを電気的に接続する経路の長さとは、略同一であることを特徴とする請求項６に記載の試験装置。
前記第１入出力部は、前記複数の第１ドライバのそれぞれに対応した複数のコンパレータを更に有することを特徴とする請求項１から７のいずれか１項に記載の試験装置。
電子デバイスを試験するための試験パターンを前記電子デバイスに供給する複数の第１ドライバを有する第１入出力部と、
前記試験パターンを前記電子デバイスに供給する複数の第２ドライバと、前記複数の第２ドライバのそれぞれに対応して設けられ、前記電子デバイスが前記試験パターンに基づいて出力する出力信号を受け取る複数のコンパレータとを含む、複数のドライバコンパレータを有する第２入出力部と
を備える試験装置のキャリブレーション方法であって、
前記複数のコンパレータのうち予め定められた基準コンパレータに基準電圧を与え、前記基準コンパレータをキャリブレーションする段階と、
前記基準コンパレータと前記複数の第１ドライバを順次接続し、当該基準コンパレータに基づいて前記複数の第１ドライバのそれぞれをキャリブレーションする段階と、
キャリブレーションされた前記複数の第１ドライバのうち、予め定められた基準ドライバと前記複数のコンパレータとを順次接続し、当該基準ドライバに基づいて前記複数のコンパレータのそれぞれをキャリブレーションする段階と、
キャリブレーションされた前記複数のコンパレータに基づいて、前記複数のコンパレータに対応する前記第２ドライバのそれぞれをキャリブレーションする段階と
を備えることを特徴とするキャリブレーション方法。
前記第１ドライバの信号出力タイミングと、前記第２ドライバの信号出力タイミングとをキャリブレーションする段階を更に備えることを特徴とする請求項９に記載のキャリブレーション方法。