JP2010025916A - 半導体試験装置および半導体試験装置の校正方法 - Google Patents
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Abstract
【課題】プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる半導体試験装置および半導体試験装置の校正方法を実現する。
【解決手段】複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置において、基準校正部と、基準校正部によってタイミング校正されるサブ基準ピンと、サブ基準ピンに基準校正部またはサブ基準ピン以外の複数のドライバのいずれかを接続させる経路選択部と、予め補正データが記憶された補正データ記憶部と、経路選択部の接続を切り替えさせて、基準校正部によってサブ基準ピンのタイミングを校正させた後に、サブ基準ピンによってドライバから出力されるドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して補正データ記憶部の補正データで補正を行うタイミング制御部とを設ける。
【選択図】 図1
【解決手段】複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置において、基準校正部と、基準校正部によってタイミング校正されるサブ基準ピンと、サブ基準ピンに基準校正部またはサブ基準ピン以外の複数のドライバのいずれかを接続させる経路選択部と、予め補正データが記憶された補正データ記憶部と、経路選択部の接続を切り替えさせて、基準校正部によってサブ基準ピンのタイミングを校正させた後に、サブ基準ピンによってドライバから出力されるドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して補正データ記憶部の補正データで補正を行うタイミング制御部とを設ける。
【選択図】 図1
Description
本発明は、複数のドライバそれぞれからDUTの各端子にドライブ信号を出力し、前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置および半導体試験装置の校正方法に関し、詳しくは、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことが可能な半導体試験装置および半導体試験装置の校正方法に関するものである。
一般に、半導体試験装置は、被試験デバイス(以下、DUT(Device Under Test)と略す)に信号を印加し、DUTから出力される信号を期待値データと比較してDUTの機能試験を行う。この機能試験において、DUTに印加する信号やDUTから出力される信号を期待値データと比較する際に使用されるストローブ信号は、例えば、10ps(pico-second)の時間分解能でタイミングが設定される。
このような高速領域になると、リレーやコネクタ等の部品およびプリント基板のパターン長(伝送路長)等により、信号の遅延量が問題となる。すなわち、半導体試験装置の信号発生部から同一時刻に信号を発生させ、DUTの複数のピンにそれぞれ印加する場合であっても、それぞれのピンに至るまでの伝送路長や通過する部品により遅延量が異なるので、実際にDUTのそれぞれのピンに到達する信号のタイミングは異なってしまう。
同様に、DUTの複数のピンから同一時刻に信号が出力されたとしても、この信号を比較判定する判定回路までの経路でそれぞれ異なる遅延量が存在すると、DUTから異なったタイミングで信号の出力があったと判定されてしまう。
従って、信号発生部からDUTに至るまでの伝送経路により発生する遅延量の校正、および、DUTから判定回路に至るまでの伝送経路により発生する遅延量の校正が必要となる。これらの校正をタイミング校正という。
また、半導体試験装置の校正にかかる時間(以下、校正時間と略す)は短くするようにユーザからの要請がある。これは、半導体試験装置の校正を行っている間はデバイスの試験を行うことができず、デバイスの生産が止まってしまうためである。
図4は従来の半導体試験装置の一例を示した構成図である。
図4において、テストヘッド200は、ピンエレクトロニクスカード(以下、PEカードと略す)101〜103を有し、各PEカードはタイミング制御部1およびピン21〜2n(nは整数)を有している。
図4において、テストヘッド200は、ピンエレクトロニクスカード(以下、PEカードと略す)101〜103を有し、各PEカードはタイミング制御部1およびピン21〜2n(nは整数)を有している。
タイミング制御部1は、CPU(Central Processing Unit)等から構成され、PEカードに実装されているハードウェアを統括的に制御する。
ピン21〜2n(nは2以上の整数)は、それぞれタイミング発生部(Timing Generator:以下、TGと略す)21a〜2na、ドライバ21b〜2nb、コンパレータ21c〜2ncおよび判定部21d〜2ndから構成される。ピン21〜ピン2nは、信号を出力するピンとして動作する場合と信号が入力されるピンとして動作する場合がある。
TG21a〜2naは、ドライバ21b〜2nbから出力されるドライブ信号のエッジのタイミングやコンパレータ21c〜2ncの出力信号と期待値データを比較するタイミングを決める信号(以下、ストローブ信号と略す)のタイミングを発生させる。ドライバ21b〜2nbは、TG21a〜2naから入力される入力信号の電圧レベルを予め設定された値に変換してDUTの端子それぞれにドライブ信号として出力する。
コンパレータ21c〜2ncは、予め設定されている上限電圧(VOH)および下限電圧(VOL)とDUTからの入力信号を比較した結果の信号(以下、比較結果信号と略す)を出力する。判定部21d〜2ndは、コンパレータ21c〜2ncからの比較結果信号とTG21a〜2naからのストローブ信号がそれぞれ入力され、ストローブ信号のタイミングでコンパレータからの比較結果信号と期待値データを比較してPASS/FAIL(一致/不一致)を判定する。なお、期待値データは半導体試験装置のパターン発生部(図示せず)から入力される。
校正用パフォーマンスボード(以下、校正用PFBと略す)3は経路選択部3a、基準ドライバ3bおよび基準コンパレータ3cを有し、各PEカード101〜103のピン21〜2nにそれぞれ接続され、各PEカード101〜103のドライバ21b〜2nbから出力されるドライブ信号のエッジのタイミングおよび判定部21d〜2ndで使用されるストローブ信号のエッジのタイミングを校正するために使用される。
経路選択部3aは、半導体試験装置の制御部(図示せず)からの指示により、PEカード101〜103のピン21〜2nの中から1つを選択し、選択したピンと基準ドライバ3b、基準コンパレータ3cとを電気的に接続する。基準ドライバ3bは、抵抗および経路選択部3aを介してPEカード101〜103に信号を出力する。基準コンパレータ3cは、PEカード101〜103からの信号が経路選択部3aを介して入力される。
このような装置の動作を説明する。
まず、ドライバ側のタイミング校正について説明する。校正用PFB3の経路選択部3aは、半導体試験装置の制御部(図示せず)の指示により、PEカード101のドライバ21bと基準コンパレータ3cを接続する。ドライバ21bはドライブ信号を出力し、基準コンパレータ3cがこのドライブ信号を受信する。
まず、ドライバ側のタイミング校正について説明する。校正用PFB3の経路選択部3aは、半導体試験装置の制御部(図示せず)の指示により、PEカード101のドライバ21bと基準コンパレータ3cを接続する。ドライバ21bはドライブ信号を出力し、基準コンパレータ3cがこのドライブ信号を受信する。
基準コンパレータ3cは、例えば、ドライバ21bから出力されるドライブ信号の振幅の50%の電圧レベルで比較する。基準コンパレータ3cの出力がハイレベル(Hレベル)からローレベル(Lレベル)、または、LレベルからHレベルへ変化したポイントがドライバ21bから出力されるドライブ信号のエッジ位置となる。
基準コンパレータ3cでドライバ21bから出力されるドライブ信号のエッジが検出されるまで、タイミング制御部1はTG21aの遅延量を調整する。具体的には、基準コンパレータ3cの出力と期待値データを比較判定する簡易的な判定部(図示せず)が校正用PFB3上にあり、この判定部(図示せず)では一定のタイミングで基準コンパレータ3cからの出力と期待値データを比較してPASS/FAIL(一致/不一致)を判定している。
半導体試験装置の制御部(図示せず)がこのPASS/FAIL情報をモニタし、このPASS/FAIL情報に基づいてタイミング制御部1を制御する。通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。ここまでの動作でPEカード101のピン21のドライバ21bのタイミング校正が終了する。
そして、校正用PFB3の経路選択部3aは、半導体試験装置の制御部(図示せず)の指示により、PEカード101のドライバ22bと基準コンパレータ3cを接続する。ドライバ22bからドライブ信号を出力し、基準コンパレータ3cで受信する。以下、ドライバ21bと同様にタイミングの校正を実行する。
ドライバ21bおよびドライバ22bの校正と同様の方法でドライバ2nbまで順次タイミング校正を実行する。この校正をPEカード102およびPEカード103に実装されているドライバ21b〜2nbに対しても実行し、半導体試験装置の全てのピンのドライバのタイミングを校正する。
次に、コンパレータ側のタイミング校正について説明する。校正用PFB3の経路選択部3aは、半導体試験装置の制御部(図示せず)の指示により、PEカード101のコンパレータ21cと基準ドライバ3bを接続する。基準ドライバ3bから信号を出力し、コンパレータ21cで受信する。
コンパレータ21cは、例えば、基準ドライバ3bから出力される信号の振幅の50%の電圧レベルで比較する。コンパレータ21cの出力がHレベルからLレベル、または、LレベルからHレベルへ変化したポイントが基準ドライバ3bから出力される信号のエッジ位置となる。
そして、タイミング制御部1は、判定部21dの結果をモニタしながら、判定部21dでこのエッジ位置が検出されるまで、PEカード101のTG21aから出力されるストローブ信号の遅延量を調整する。通常、コンパレータのストローブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。ここまでの動作でPEカード101のピン21のドライバ21cのタイミング校正が終了する。
そして、校正用PFB3の経路選択部3aは、半導体試験装置の制御部(図示せず)の指示により、PEカード101のコンパレータ22cと基準ドライバ3bを接続する。基準ドライバ3bから信号を出力し、コンパレータ22cで受信する。以下、コンパレータ21cと同様にタイミングの校正を実行する。
コンパレータ21cおよびコンパレータ22cの校正と同様の方法でコンパレータ2ncまで順次タイミング校正を実行する。この校正をPEカード102およびPEカード103に実装されているコンパレータ21c〜2ncに対しても実行し、半導体試験装置の全てのピンのコンパレータのタイミングを校正する。
半導体試験装置の制御部(図示せず)は、全てのピンの校正終了時に、タイミング校正で取得した校正値を半導体試験装置のハードディスク等の校正値記憶部(図示せず)に記憶する。そして、半導体試験装置の制御部(図示せず)は、半導体試験装置の起動時に、校正値記憶部(図示せず)からこの校正値を読み出し、各PEカード101〜103のタイミング制御部1へ送信する。各PEカード101〜103のタイミング制御部1は、受信した校正値に基づいて、ドライバ21b〜2nbから出力されるドライブ信号のエッジのタイミングと判定部21d〜2ndで使用されるストローブ信号のエッジのタイミングをそれぞれ補正する。
図5は従来の半導体試験装置の一例を示した構成図である。ここで、図4と同一のものは同一符号を付し、説明を省略する。図5において、テストヘッド210は、PEカード111〜113を有し、各PEカードはタイミング制御部1、ピン21〜2n(nは整数)および経路選択部4を有している。経路選択部4は、半導体試験装置の制御部(図示せず)からの指示により、ピン21〜2nの中から1つを選択する。
基準校正部5は経路選択部5a、基準ドライバ5bおよび基準コンパレータ5cを有し、各PEカード111〜113のドライバ21b〜2nbから出力されるドライブ信号のエッジのタイミングおよび判定部21d〜2ndで使用されるストローブ信号のエッジのタイミングを校正するために使用される。
経路選択部5aは、半導体試験装置の制御部(図示せず)からの指示により、PEカード111〜113の中から1つを選択する。基準ドライバ5bは、抵抗および経路選択部5aを介して選択されたPEカードに信号を出力する。基準コンパレータ5cは、選択されたPEカードからの信号が経路選択部5aを介して入力される。
このような装置の動作を説明する。
まず、ドライバ側のタイミング校正について説明する。基準校正部5の経路選択部5aは、半導体試験装置の制御部(図示せず)の指示により、PEカード111のドライバ21bと基準コンパレータ5cを接続する。ドライバ21bはドライブ信号を出力し、基準コンパレータ5cがこのドライブ信号を受信する。
まず、ドライバ側のタイミング校正について説明する。基準校正部5の経路選択部5aは、半導体試験装置の制御部(図示せず)の指示により、PEカード111のドライバ21bと基準コンパレータ5cを接続する。ドライバ21bはドライブ信号を出力し、基準コンパレータ5cがこのドライブ信号を受信する。
基準コンパレータ5cは、例えば、ドライバ21bから出力されるドライブ信号の振幅の50%の電圧レベルで比較する。基準コンパレータ5cの出力がハイレベル(Hレベル)からローレベル(Lレベル)、または、LレベルからHレベルへ変化したポイントがドライバ21bから出力されるドライブ信号のエッジ位置となる。
基準コンパレータ5cでドライバ21bから出力されるドライブ信号のエッジが検出されるまで、タイミング制御部1はTG21aの遅延量を調整する。具体的には、基準コンパレータ5cの出力と期待値データを比較判定する判定部(図示せず)が基準校正部5上にあり、この判定部(図示せず)では一定のタイミングで基準コンパレータ5cからの出力と期待値データを比較してPASS/FAIL(一致/不一致)を判定している。
半導体試験装置の制御部(図示せず)がこのPASS/FAIL情報をモニタし、このPASS/FAIL情報に基づいてタイミング制御部1を制御する。通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。ここまでの動作でPEカード111のピン21のドライバ21bのタイミング校正が終了する。
そして、基準校正部5の経路選択部5aは、半導体試験装置の制御部(図示せず)の指示により、PEカード111のドライバ22bと基準コンパレータ5cを接続する。ドライバ22bからドライブ信号を出力し、基準コンパレータ5cで受信する。以下、ドライバ21bと同様にタイミングの校正を実行する。
ドライバ21bおよびドライバ22bの校正と同様の方法でドライバ2nbまで順次タイミング校正を実行する。この校正をPEカード112およびPEカード113に実装されているドライバ21b〜2nbに対しても実行し、半導体試験装置の全てのピンのドライバのタイミングを校正する。
次に、コンパレータ側のタイミング校正について説明する。校正用PFB3の経路選択部5aは、半導体試験装置の制御部(図示せず)の指示により、PEカード111のコンパレータ21cと基準ドライバ5bを接続する。基準ドライバ5bから信号を出力し、コンパレータ21cで受信する。
コンパレータ21cは、例えば、基準ドライバ5bから出力される信号の振幅の50%の電圧レベルで比較する。コンパレータ21cの出力がHレベルからLレベル、または、LレベルからHレベルへ変化したポイントが基準ドライバ5bから出力される信号のエッジ位置となる。
そして、タイミング制御部1は、判定部21dの結果をモニタしながら、判定部21dでこのエッジ位置が検出されるまで、PEカード111のTG21aから出力されるストローブ信号の遅延量を調整する。通常、コンパレータのストローブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。ここまでの動作でPEカード111のピン21のコンパレータ21cのタイミング校正が終了する。
そして、基準校正部5の経路選択部5aは、半導体試験装置の制御部(図示せず)の指示により、PEカード111のコンパレータ22cと基準ドライバ5bを接続する。基準ドライバ5bから信号を出力し、コンパレータ22cで受信する。以下、コンパレータ21cと同様にタイミングの校正を実行する。
コンパレータ21cおよびコンパレータ22cの校正と同様の方法でコンパレータ2ncまで順次タイミング校正を実行する。この校正をPEカード112およびPEカード113に実装されているコンパレータ21c〜2ncに対しても実行し、半導体試験装置の全てのピンのコンパレータのタイミングを校正する。
半導体試験装置の制御部(図示せず)は、全てのピンの校正終了時に、タイミング校正で取得した校正値を半導体試験装置のハードディスク等の校正値記憶部(図示せず)に記憶する。そして、半導体試験装置の制御部(図示せず)は、半導体試験装置の起動時に、校正値記憶部(図示せず)からこの校正値を読み出し、各PEカード111〜113のタイミング制御部1へ送信する。各PEカード111〜113のタイミング制御部1は、受信した校正値に基づいて、ドライバ21b〜2nbから出力されるドライブ信号のエッジのタイミングと判定部21d〜2ndで使用されるストローブ信号のエッジのタイミングをそれぞれ補正する。
図4に示す従来例のように、校正用PFB3を使用した場合、PEカード101〜103やテストヘッド200に校正用のパス(伝送経路)を持たないので、特性インピーダンスや誘電損等のPEカード101〜103のそれぞれのプリント基板の特性のばらつきに影響されることなくタイミング校正を行うことができる。
しかしながら、各PEカードのピン21〜2nと校正用PFB3の基準ドライバ3bまたは基準コンパレータ3cが1対1で接続されてタイミング校正が行われるため、半導体試験装置のピン数が増えると校正時間が長くなるという問題があった。
また、図5に示す従来例は校正用PFBが無くなるという利点があるが、テストヘッド210内に基準校正部5を設けた場合、PEカード111〜113のそれぞれの校正用パス、すなわち、プリント基板上のパターンの特性インピーダンスや誘電損等の特性のばらつきに影響されるため、タイミング校正の誤差要因になるという問題があった。
また、基準校正部5までの伝送経路で、PEカード111〜113のそれぞれに実装されたドライバ21b〜2nbの出力波形がなまり、タイミング校正の誤差要因になるという問題があった。
そこで本発明の目的は、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる半導体試験装置および半導体試験装置の校正方法を実現することにある。
請求項1記載の発明は、
複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項2記載の発明は、
DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のコンパレータのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項3記載の発明は、
複数のドライバそれぞれからDUTの各端子にドライブ信号を出力し、前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項4記載の発明は、請求項1または3に記載の発明において、
前記複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とするものである。
請求項5記載の発明は、請求項2または3に記載の発明において、
前記複数のコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とするものである。
請求項6記載の発明は、
複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの2つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項7記載の発明は、
複数のドライバおよびコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからDUTの各端子にドライブ信号を出力して前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの2つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項8記載の発明は、請求項1〜7のいずれかに記載の発明において、
前記補正データ記憶部は、ピン毎に前記補正データを記憶し、
前記タイミング制御部は、前記補正データで前記校正値をピン毎に補正することを特徴とするものである。
請求項9記載の発明は、請求項1〜8のいずれかに記載の発明において、
前記補正データ記憶部は、前記補正データとしてIC端用の補正データと出力端用の補正データの2種類を記憶し、
前記タイミング制御部は、前記IC端用の補正データと前記出力端用の補正データの2種類の補正データで前記校正値を補正することを特徴とするものである。
請求項10記載の発明は、
複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンによって同ピンのコンパレータを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記複数のドライバを校正させるステップと
を有することを特徴とするものである。
請求項11記載の発明は、
DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンのドライバによって前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とするものである。
請求項12記載の発明は、
複数のドライバそれぞれからDUTの各端子にドライブ信号を出力し、前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
校正された前記サブ基準ピンのドライバによって同ピンの前記ストローブ信号のタイミングを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記サブ基準ピン以外の前記複数のドライバを校正させるステップと、
このサブ基準ピン以外のドライバで同ピンの前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とするものである。
複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項2記載の発明は、
DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のコンパレータのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項3記載の発明は、
複数のドライバそれぞれからDUTの各端子にドライブ信号を出力し、前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項4記載の発明は、請求項1または3に記載の発明において、
前記複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とするものである。
請求項5記載の発明は、請求項2または3に記載の発明において、
前記複数のコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とするものである。
請求項6記載の発明は、
複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの2つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項7記載の発明は、
複数のドライバおよびコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからDUTの各端子にドライブ信号を出力して前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの2つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とするものである。
請求項8記載の発明は、請求項1〜7のいずれかに記載の発明において、
前記補正データ記憶部は、ピン毎に前記補正データを記憶し、
前記タイミング制御部は、前記補正データで前記校正値をピン毎に補正することを特徴とするものである。
請求項9記載の発明は、請求項1〜8のいずれかに記載の発明において、
前記補正データ記憶部は、前記補正データとしてIC端用の補正データと出力端用の補正データの2種類を記憶し、
前記タイミング制御部は、前記IC端用の補正データと前記出力端用の補正データの2種類の補正データで前記校正値を補正することを特徴とするものである。
請求項10記載の発明は、
複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンによって同ピンのコンパレータを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記複数のドライバを校正させるステップと
を有することを特徴とするものである。
請求項11記載の発明は、
DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンのドライバによって前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とするものである。
請求項12記載の発明は、
複数のドライバそれぞれからDUTの各端子にドライブ信号を出力し、前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
校正された前記サブ基準ピンのドライバによって同ピンの前記ストローブ信号のタイミングを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記サブ基準ピン以外の前記複数のドライバを校正させるステップと、
このサブ基準ピン以外のドライバで同ピンの前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とするものである。
本発明によれば、以下のような効果がある。
基準校正部によってサブ基準ピンのタイミングを校正させた後に、サブ基準ピンを基準としてサブ基準ピン以外のピンを同時に校正することができ、記憶部に予め記憶された補正データを用いて特性インピーダンスや誘電損等のPEカードのプリント基板の特性のばらつきによる影響を補正することができる。これにより、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる。
基準校正部によってサブ基準ピンのタイミングを校正させた後に、サブ基準ピンを基準としてサブ基準ピン以外のピンを同時に校正することができ、記憶部に予め記憶された補正データを用いて特性インピーダンスや誘電損等のPEカードのプリント基板の特性のばらつきによる影響を補正することができる。これにより、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる。
以下、図面を用いて本発明の実施の形態を説明する。
[第1の実施例]
図1は、本発明の第1の実施例を示した構成図である。ここで、図5と同一のものは同一符号を付し、説明を省略する。図1において、テストヘッド220は、PEカード121〜123を有し、PEカード121〜123は図5に示すPEカード111〜113に対して補正データ記憶部6が新たに設けられ、通常ピンの代わりにサブ基準ピン7、経路選択部4の代わりに経路選択部8がそれぞれ設けられる。
[第1の実施例]
図1は、本発明の第1の実施例を示した構成図である。ここで、図5と同一のものは同一符号を付し、説明を省略する。図1において、テストヘッド220は、PEカード121〜123を有し、PEカード121〜123は図5に示すPEカード111〜113に対して補正データ記憶部6が新たに設けられ、通常ピンの代わりにサブ基準ピン7、経路選択部4の代わりに経路選択部8がそれぞれ設けられる。
補正データ記憶部6は、ROM(Read Only Memory)やフラッシュメモリ等で構成され、タイミング校正で取得された校正値に対して補正を行う時に使用される補正データが予め記憶されている。この補正データは、PEカードのプリント基板の特性インピーダンスや誘電損等の特性のばらつきを補正するデータであり、PEカードの検査時に補正データ記憶部6に書き込まれる。さらに、補正データは、IC端用と出力端用の2種類があり、2種類とも補正データ記憶部6に書き込まれる。
サブ基準ピン7は、ピン21〜2nと同等の機能を持つピンであり、TG7a、ドライバ7b、コンパレータ7cおよび判定部7dから構成される。サブ基準ピン7は、信号を出力するピンとして動作する場合と信号が入力されるピンとして動作する場合がある。
TG7aは、ドライバ7bから出力されるドライブ信号のエッジのタイミングやコンパレータ7cの出力信号と期待値データを比較する際に使用するストローブ信号のタイミングを発生させる。ドライバ7bは、TG7aから入力される入力信号の電圧レベルを予め設定された値に変換してドライブ信号として出力する。
コンパレータ7cは、予め設定されている上限電圧(VOH)および下限電圧(VOL)と入力信号を比較し、比較結果信号を出力する。判定部7dは、コンパレータ7cからの比較結果信号とTG7aからのストローブ信号がそれぞれ入力され、ストローブ信号のタイミングでコンパレータからの比較結果信号と期待値データを比較してPASS/FAIL(一致/不一致)を判定する。なお、期待値データは半導体試験装置のパターン発生部(図示せず)から入力される。
経路選択部8は、図5に示す経路選択部4とは異なる機能を持つ。経路選択部4がピン21〜2nの中から1つを選択して基準校正部5と接続するのに対し、経路選択部8は、半導体試験装置の制御部(図示せず)からの指示により、基準校正部5とサブ基準ピン7、または、ピン21〜2nの中の1つのピンとサブ基準ピン7を接続する。
このような装置の動作を図2を用いて説明する。
図2は、本装置の動作を説明したフローチャートである。フローチャートに示す動作は、サブ基準ピンのタイミング校正と各ピンのタイミング校正の大きく2つに分けられる。まず、基準校正部5の経路選択部5aは、半導体試験装置の制御部(図示せず)からの指示により、PEカード121を選択する。PEカード121の経路選択部8は、タイミング制御部1からの指示により、PEカード121のサブ基準ピン7を選択する。これにより、基準校正部5とPEカード121のサブ基準ピン7が接続される(S001)。
図2は、本装置の動作を説明したフローチャートである。フローチャートに示す動作は、サブ基準ピンのタイミング校正と各ピンのタイミング校正の大きく2つに分けられる。まず、基準校正部5の経路選択部5aは、半導体試験装置の制御部(図示せず)からの指示により、PEカード121を選択する。PEカード121の経路選択部8は、タイミング制御部1からの指示により、PEカード121のサブ基準ピン7を選択する。これにより、基準校正部5とPEカード121のサブ基準ピン7が接続される(S001)。
そして、サブ基準ピン7のドライバ7bはドライブ信号を出力し、基準校正部5の基準コンパレータ5cがこのドライブ信号を受信する。基準コンパレータ5cは、例えば、ドライバ7bから出力されるドライブ信号の振幅の50%の電圧レベルで比較する。基準コンパレータ5cの出力がハイレベル(Hレベル)からローレベル(Lレベル)、または、LレベルからHレベルへ変化したポイントがドライバ7bから出力されるドライブ信号のエッジ位置となる。
基準コンパレータ5cでドライバ7bから出力されるドライブ信号のエッジが検出されるまで、タイミング制御部1はサブ基準ピン7のTG7aの遅延量を調整する。具体的には、基準コンパレータ5cの出力と期待値データを比較判定する簡易的な判定部(図示せず)が基準校正部5上にあり、この簡易的な判定部(図示せず)では一定のタイミングで基準コンパレータ5cからの出力と期待値データを比較してPASS/FAIL(一致/不一致)を判定している。
半導体試験装置の制御部(図示せず)がこのPASS/FAIL情報をモニタし、このPASS/FAIL情報に基づいてタイミング制御部1を制御する。通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う(S002)。
PEカード121のドライバ7bから出力されるドライブ信号のタイミング校正が終わった後に、経路選択部5aは、半導体試験装置の制御部(図示せず)からの指示により、PEカード122を選択する。PEカード122の経路選択部8は、タイミング制御部1からの指示により、PEカード122のサブ基準ピン7を選択する。これにより、基準校正部5とPEカード122のサブ基準ピン7が接続される。以下、PEカード121のドライバ7bと同様の方法でPEカード122のドライバ7bのタイミング校正を行う。そして、全てのPEカード121〜123のサブ基準ピン7のドライバ7bのタイミング校正を行う(S003)。
全てのPEカード121〜123のサブ基準ピン7のドライバ7bのタイミング校正が終わった後に、各PEカードのタイミング制御部1は、補正データ記憶部6からIC端用補正データを読み出す。各PEカードのタイミング制御部1は、ドライバ7bのタイミング校正で得られた校正値に対して、IC端用補正データを用いて補正を行う(S004)。この補正は、各PEカードで同時に行われる。
ここで、補正について詳細に説明する。例えば、各PEカードのサブ基準ピン7のドライバ7bから基準校正部5の基準コンパレータ5cまでの経路(以下、校正経路と略す)が理想的である場合、ドライバ7bのスルーレートに依存されずに、タイミング校正が行える。しかし、校正経路が理想的でない場合、すなわち、特性インピーダンスや誘電損等にばらつきがある場合、ドライバ7bから出力されたドライブ信号の波形は基準コンパレータ5cに到達するまでに校正経路の減衰により、なまってしまう。
この波形のなまりの程度はドライバ7bのスルーレートに依存するので、補正データとしてドライバ7bのスルーレート値が補正データ記憶部6に記憶されている。IC端用補正データはドライバ7bの出力端でのスルーレート値であり、出力端用補正データは半導体試験装置の出力端(ポゴピン端またはコネクタ端)でのスルーレート値である。
図2のフローチャートに戻り、動作の説明を続ける。各PEカードのドライバ7bの補正が終わった後に、このドライバ7bと同じサブ基準ピン7にあるコンパレータ7cのタイミング校正を行う。具体的には、ドライバ7bからドライブ信号を出力し、サブ基準ピン7内で折り返してコンパレータ7cがこのドライブ信号を受信する。
コンパレータ7cは、例えば、ドライバ7bから出力される信号の振幅の50%の電圧レベルで比較する。コンパレータ7cの出力がHレベルからLレベル、または、LレベルからHレベルへ変化したポイントがドライバ7bから出力される信号のエッジ位置となる。
そして、タイミング制御部1は、判定部7dの結果をモニタしながら、判定部7dでこのエッジ位置が検出されるまで、TG7aから出力されるストローブ信号の遅延量を調整する。通常、コンパレータのストローブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。コンパレータ7cのタイミング校正は、各PEカードで同時に行われる(S005)。ステップS001〜S005によって、サブ基準ピン7のタイミング校正が完了する。
全てのPEカード121〜123のサブ基準ピン7のコンパレータ7cのタイミング校正が終わった後に、各PEカードの経路選択部8は、タイミング制御部1からの指示により、ピン21とサブ基準ピン7を接続する。これにより、ピン21のドライバ21bとサブ基準ピン7のコンパレータ7cが接続される(S006)。
ピン21のドライバ21bはドライブ信号を出力し、サブ基準ピン7のコンパレータ7cがこのドライブ信号を受信する。コンパレータ7cは、例えば、ドライバ21bから出力されるドライブ信号の振幅の50%の電圧レベルで比較する。コンパレータ7cの出力がハイレベル(Hレベル)からローレベル(Lレベル)、または、LレベルからHレベルへ変化したポイントがドライバ21bから出力されるドライブ信号のエッジ位置となる。
コンパレータ7cでドライバ21bから出力されるドライブ信号のエッジが検出されるまで、タイミング制御部1はピン21のTG21aの遅延量を調整する。通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う(S007)。
そして、ピン21のコンパレータ21cのタイミング校正が終わった後に、経路選択部8は、タイミング制御部1からの指示により、ピン22とサブ基準ピン7を接続する。これにより、ピン22のドライバ22bとサブ基準ピン7のコンパレータ7cが接続される。以下、コンパレータ21cと同様に、コンパレータ22cのタイミング校正を行う。
以下同様に、順次、経路選択部8で経路を切り替えてコンパレータ2nまでタイミング校正を行う(S008)。ドライバ21b〜2nbのタイミング校正は、各PEカードで同時に行われる。
全てのPEカード121〜123のそれぞれのピン21〜2nのドライバ21b〜2nbのタイミング校正が終わった後に、各PEカードのタイミング制御部1は、補正データ記憶部6からIC端用補正データを読み出す。各PEカードのタイミング制御部1は、ドライバ21b〜2nbのタイミング校正で得られた校正値に対して、IC端用補正データを用いて補正を行う(S009)。この補正は、各PEカードで同時に行われる。
各PEカードのドライバ21b〜2nbの補正が終わった後に、このドライバと同じピンにあるコンパレータのタイミング校正を行う。具体的には、ドライバ2nbからドライブ信号を出力し、ピン2n内で折り返してコンパレータ2ncがこのドライブ信号を受信する。
コンパレータ2ncは、例えば、ドライバ2nbから出力される信号の振幅の50%の電圧レベルで比較する。コンパレータ2ncの出力がHレベルからLレベル、または、LレベルからHレベルへ変化したポイントがドライバ2nbから出力される信号のエッジ位置となる。
そして、タイミング制御部1は、判定部2ndの結果をモニタしながら、判定部2ndでこのエッジ位置が検出されるまで、TG2naから出力されるストローブ信号の遅延量を調整する。通常、コンパレータのストローブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う。コンパレータ2ncのタイミング校正は、各PEカードの各ピンで同時に行われる(S010)。
全てのピンのコンパレータのタイミング校正が終わった後に、各PEカードのタイミング制御部1は、補正データ記憶部6から出力端用補正データを読み出す。各PEカードのタイミング制御部1は、コンパレータ21c〜2ncのタイミング校正で得られた校正値に対して、出力端用補正データを用いて補正を行う(S011)。この補正は、各PEカードで同時に行われる。
半導体試験装置の制御部(図示せず)は、補正された校正値を半導体試験装置のハードディスク等の校正値記憶部(図示せず)に記憶する。そして、半導体試験装置の制御部(図示せず)は、半導体試験装置の起動時に、校正値記憶部(図示せず)からこの補正された校正値を読み出し、各PEカード121〜123のタイミング制御部1へ送信する。各PEカード121〜123のタイミング制御部1は、受信した校正値に基づいて、ドライバ21b〜2nbから出力されるドライブ信号のエッジのタイミングと判定部21d〜2ndで使用されるストローブ信号のエッジのタイミングをそれぞれ補正する。
このように、サブ基準ピン7のドライバ7bを基準コンパレータ5cで校正して補正データ記憶部6に予め記憶されているドライバ端補正データを用いて補正し、校正されたドライバ7bでサブ基準ピン7のコンパレータ7cを校正する。そして、校正されたコンパレータ7cでサブ基準ピン以外のピンのドライバを校正してドライバ端補正データを用いて補正し、校正された各ピンのドライバで同じピンのコンパレータを校正し、得られた校正値に対して、出力端用補正データを用いて補正を行う。これにより、各PEカードのサブ基準ピンを基準として各PEカード毎に同時にサブ基準ピン以外のピンを校正することができ、特性インピーダンスや誘電損等のPEカードのプリント基板の特性のばらつきによる影響を補正することができる。従って、プリント基板の特性のばらつきや波形のなまりによる誤差を補正して高速にタイミング校正を行うことができる。
[第2の実施例]
図3は、本発明の第2の実施例を示した構成図である。ここで、図1と同一のものは同一符号を付し、説明を省略する。図3において、経路選択部9は、経路選択部8の代わりに設けられ、半導体試験装置の制御部(図示せず)からの指示により、ピン21〜2nの中の1つのピンとサブ基準ピン7を接続する。時間測定部10は、基準校正部5の代わりに設けられ、PEカード121〜123の各サブ基準ピン7のドライバ7bからのドライブ信号から任意の2つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する。
図3は、本発明の第2の実施例を示した構成図である。ここで、図1と同一のものは同一符号を付し、説明を省略する。図3において、経路選択部9は、経路選択部8の代わりに設けられ、半導体試験装置の制御部(図示せず)からの指示により、ピン21〜2nの中の1つのピンとサブ基準ピン7を接続する。時間測定部10は、基準校正部5の代わりに設けられ、PEカード121〜123の各サブ基準ピン7のドライバ7bからのドライブ信号から任意の2つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する。
このような装置の動作を説明する。
図1に示す第1の実施例と異なる点は、第1の実施例ではサブ基準ピン7のタイミング校正を基準校正部5を用いて行っていたが、第2の実施例ではPEカード121〜123のうち任意のPEカードを選択し、選択されたPEカードのサブ基準ピン7のタイミングを基準として(本実施例ではPEカード121のサブ基準ピン7を基準としている)、その他のPEカードのサブ基準ピンとの時間差を時間測定部10を用いて測定し、その時間差を遅延量として調整することでサブ基準ピン7のタイミング校正を行っている。
図1に示す第1の実施例と異なる点は、第1の実施例ではサブ基準ピン7のタイミング校正を基準校正部5を用いて行っていたが、第2の実施例ではPEカード121〜123のうち任意のPEカードを選択し、選択されたPEカードのサブ基準ピン7のタイミングを基準として(本実施例ではPEカード121のサブ基準ピン7を基準としている)、その他のPEカードのサブ基準ピンとの時間差を時間測定部10を用いて測定し、その時間差を遅延量として調整することでサブ基準ピン7のタイミング校正を行っている。
時間測定部10は、半導体試験装置の制御部(図示せず)からの指示により、PEカード121のサブ基準ピン7とPEカード122のサブ基準ピン7を選択する。PEカード121のサブ基準ピン7のドライバ7bとPEカード122のサブ基準ピン7のドライバ7bはそれぞれドライブ信号を出力し、時間測定部10がこれらのドライブ信号を受信する。
そして、時間測定部10は、PEカード121のサブ基準ピン7のドライバ7bからのドライブ信号を基準にしてPEカード122のサブ基準ピン7のドライバ7bからのドライブ信号との時間差を測定する。測定された時間差に基づいて、PEカード122のタイミング制御部1は、PEカード122のサブ基準ピン7のTG7aの遅延量を調整し、PEカード121のサブ基準ピン7のドライバ7bとPEカード122のサブ基準ピン7のドライバ7bからそれぞれ出力されるドライブ信号の時間差を予め設定された許容範囲内に収めてタイミング校正を行う。
通常の半導体試験装置においては、ドライバから出力されるドライブ信号には複数のエッジが用意されているため、この調整を同様の手順で各エッジに対して行う
そして、時間測定部10は、半導体試験装置の制御部(図示せず)からの指示により、PEカード121のサブ基準ピン7とPEカード123のサブ基準ピン7を選択する。PEカード121のサブ基準ピン7のドライバ7bとPEカード123のサブ基準ピン7のドライバ7bはそれぞれドライブ信号を出力し、時間測定部10がこれらのドライブ信号を受信する。
時間測定部10は、PEカード121のサブ基準ピン7のドライバ7bからのドライブ信号を基準にしてPEカード123のサブ基準ピン7のドライバ7bからのドライブ信号との時間差を測定する。測定された時間差に基づいて、PEカード123のタイミング制御部1は、PEカード123のサブ基準ピン7のTG7aの遅延量を調整し、PEカード121のサブ基準ピン7のドライバ7bとPEカード123のサブ基準ピン7のドライバ7bからそれぞれ出力されるドライブ信号の時間差を予め設定された許容範囲内に収めてタイミング校正を行う。
以下、第1の実施例と同様にタイミング校正を行う。具体的には、図2に示すフローチャートのステップS004〜ステップS011を行う。この場合、ピン21〜ピン2nとサブ基準ピン7の接続は、タイミング制御部1からの指示により、経路選択部9を用いて行う。
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
図1および図3に示す実施例において、サブ基準ピンをPEカード毎に1ピンとする構成を示したが、PEカード毎に複数ピンあってもよい。
図1および図3に示す実施例において、サブ基準ピンをPEカード毎に1ピンとする構成を示したが、PEカード毎に複数ピンあってもよい。
図1および図3に示す実施例において、タイミング制御部1がIC端用補正データと出力端用補正データの2種類の補正データを用いて校正値を補正する構成を示したが、どちらか一方の補正で補正後のタイミングが仕様を満たすのであれば、どちらか一方の補正データを用いて補正するようにしてもよい。
図1および図3に示す実施例において、IC端用補正データと出力端用補正データをPEカード毎にそれぞれ1つとする構成を示したが、IC端用補正データと出力端用補正データをピン毎にそれぞれ1つとしてもよい。
図1および図3に示す実施例において、予め補正データが記憶された補正データ記憶部6をPEカードにのみ用意した構成を示したが、PEカード以外の基板で校正経路が通っている場合、この基板にも予め補正データが記憶された記憶部を用意してタイミング校正におけるこの基板の校正経路での影響を補正するようにしてもよい。例えば、PEカードと基準校正部がバックプレーンを介して接続される場合、このバックプレーン上に予め補正データが記憶された記憶部を用意し、バックプレーン上の校正経路のでの影響を補正する。
図1および図3に示す実施例において、ピン21〜2nおよびサブ基準ピン7がドライバとコンパレータの両方を持つ構成を示したが、コンパレータのみを持つ構成でもよい。この場合には、ドライバ21b〜2nbは削除される。
また、ピン21〜2nがコンパレータのみを持つ場合には、サブ基準ピン7のコンパレータ7cと判定部7dは無くてもよく、図2に示すフローチャートでステップS006〜S009が省略される。この場合、ステップS010のコンパレータ21c〜2ncのタイミング校正は経路選択部8または経路選択部9を介してサブ基準ピン7のドライバ7bにコンパレータ21c〜2ncが順次接続されて行われる。そして、コンパレータ21c〜2ncのタイミング校正終了後にIC端用補正データを用いて補正を行い、ステップS011へ進む。
図1に示す実施例において、ピン21〜2nおよびサブ基準ピン7がドライバとコンパレータの両方を持つ構成を示したが、ドライバのみを持つ構成でもよい。この場合には、コンパレータ21c〜2ncと判定部21d〜2ndは削除される。
また、ピン21〜2nがドライバのみを持つ場合には、サブ基準ピン7のドライバ7bは無くてもよく、図2に示すフローチャートでステップS010が省略される。この場合、サブ基準ピン7のコンパレータ7cのタイミング校正は基準校正部5の基準ドライバ5bを用いて行われる。
また、サブ基準ピン7は、自身が実装されるPEカードのドライバまたはコンパレータをタイミング校正の対象とし、自身が実装されない他のPEカードのドライバまたはコンパレータをタイミング校正の対象としない。
1 タイミング制御部
3 校正用パフォーマンスボード(校正用PFB)
3a,4,5a,8,9 経路選択部
3b,5b 基準ドライバ
3c,5c 基準コンパレータ
5 基準校正部
6 補正データ記憶部
7 サブ基準ピン
10 時間測定部
21,22,2n ピン
21a,22a,2na タイミング発生部(TG)
21b,22b,2nb ドライバ
21c,22c,2nc コンパレータ
21d,22d,2nd 判定部
101〜103,111〜113,121〜123 ピンエレクトロニクスカード(PEカード)
200,210,220 テストヘッド
3 校正用パフォーマンスボード(校正用PFB)
3a,4,5a,8,9 経路選択部
3b,5b 基準ドライバ
3c,5c 基準コンパレータ
5 基準校正部
6 補正データ記憶部
7 サブ基準ピン
10 時間測定部
21,22,2n ピン
21a,22a,2na タイミング発生部(TG)
21b,22b,2nb ドライバ
21c,22c,2nc コンパレータ
21d,22d,2nd 判定部
101〜103,111〜113,121〜123 ピンエレクトロニクスカード(PEカード)
200,210,220 テストヘッド
Claims (12)
- 複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。 - DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のコンパレータのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。 - 複数のドライバそれぞれからDUTの各端子にドライブ信号を出力し、前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
基準校正部と、
前記基準校正部によってタイミング校正されるサブ基準ピンと、
このサブ基準ピンに前記基準校正部または前記サブ基準ピン以外の前記複数のドライバのいずれかを接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記基準校正部によって前記サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。 - 前記複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とする請求項1または3に記載の半導体試験装置。 - 前記複数のコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、
前記サブ基準ピン、前記経路選択部および前記補正データ記憶部は、ピンエレクトロニクスカード毎に実装されることを特徴とする請求項2または3に記載の半導体試験装置。 - 複数のドライバが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの2つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。 - 複数のドライバおよびコンパレータが実装されるピンエレクトロニクスカードを複数枚有し、前記複数のドライバそれぞれからDUTの各端子にドライブ信号を出力して前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置において、
前記複数のピンエレクトロニクスカードそれぞれに実装されるサブ基準ピンと、
前記複数のピンエレクトロニクスカードの各サブ基準ピンのドライバからのドライブ信号のうちの2つのドライブ信号を選択し、一方のドライブ信号と他方のドライブ信号の時間差を測定する時間測定部と、
前記サブ基準ピン以外の前記複数のドライバのいずれかを前記サブ基準ピンに接続させる経路選択部と、
予め補正データが記憶された補正データ記憶部と、
前記経路選択部の接続を切り替えさせて、前記時間測定部によって測定された時間差に基づいて前記複数のピンエレクトロニクスカードの各サブ基準ピンのタイミングを校正させた後に、前記サブ基準ピンによって前記ドライバから出力される前記ドライブ信号のタイミングを校正させ、校正された前記ドライバによって前記ストローブ信号のタイミングを校正させ、これらの校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うタイミング制御部と
を設けたことを特徴とする半導体試験装置。 - 前記補正データ記憶部は、ピン毎に前記補正データを記憶し、
前記タイミング制御部は、前記補正データで前記校正値をピン毎に補正することを特徴とする請求項1〜7のいずれかに記載の半導体試験装置。 - 前記補正データ記憶部は、前記補正データとしてIC端用の補正データと出力端用の補正データの2種類を記憶し、
前記タイミング制御部は、前記IC端用の補正データと前記出力端用の補正データの2種類の補正データで前記校正値を補正することを特徴とする請求項1〜8のいずれかに記載の半導体試験装置。 - 複数のドライバそれぞれからDUTの各端子にドライブ信号を出力する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンによって同ピンのコンパレータを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記複数のドライバを校正させるステップと
を有することを特徴とする半導体試験装置の校正方法。 - DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
前記サブ基準ピンのドライバによって前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とする半導体試験装置の校正方法。 - 複数のドライバそれぞれからDUTの各端子にドライブ信号を出力し、前記DUTの各端子から複数のコンパレータそれぞれに入力信号が入力され、このコンパレータから出力される比較結果信号と期待値データをストローブ信号のタイミングで比較判定する半導体試験装置の校正方法において、
経路選択部が基準校正部にサブ基準ピンを接続させるステップと、
前記基準校正部によって前記サブ基準ピンのタイミングを校正させるステップと、
この校正で取得した校正値に対して前記補正データ記憶部の前記補正データで補正を行うステップと、
校正された前記サブ基準ピンのドライバによって同ピンの前記ストローブ信号のタイミングを校正させるステップと、
前記サブ基準ピンのコンパレータによって前記サブ基準ピン以外の前記複数のドライバを校正させるステップと、
このサブ基準ピン以外のドライバで同ピンの前記ストローブ信号のタイミングを校正させるステップと
を有することを特徴とする半導体試験装置の校正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009035007A JP2010025916A (ja) | 2008-06-18 | 2009-02-18 | 半導体試験装置および半導体試験装置の校正方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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JP2008158696 | 2008-06-18 | ||
JP2009035007A JP2010025916A (ja) | 2008-06-18 | 2009-02-18 | 半導体試験装置および半導体試験装置の校正方法 |
Publications (1)
Publication Number | Publication Date |
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JP2010025916A true JP2010025916A (ja) | 2010-02-04 |
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ID=41731877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2009035007A Pending JP2010025916A (ja) | 2008-06-18 | 2009-02-18 | 半導体試験装置および半導体試験装置の校正方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2010025916A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111537812A (zh) * | 2019-02-07 | 2020-08-14 | 新唐科技股份有限公司 | 自动测试电子器件的方法、装置及计算机软件产品 |
-
2009
- 2009-02-18 JP JP2009035007A patent/JP2010025916A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN111537812A (zh) * | 2019-02-07 | 2020-08-14 | 新唐科技股份有限公司 | 自动测试电子器件的方法、装置及计算机软件产品 |
JP2020128977A (ja) * | 2019-02-07 | 2020-08-27 | 新唐科技股▲ふん▼有限公司 | 電子デバイスを自動テストするための装置及び方法 |
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