JPH0755882A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 被試験対象の試験を精度よく行うことができ
るＩＣ試験装置を実現することを目的にする。 【構成】 本発明は、ドライバ側の第１のプログラマブ
ルディレーラインと、コンパレータ側の第２のプログラ
マブルディレーラインとによりタイミングの調整を行う
ＩＣ試験装置に改良を加えたものである。本装置は、タ
イミング校正における信号経路の遅延量と、パフォーマ
ンスボードにおける信号経路の遅延量との誤差による第
１または第２のプログラマブルディレーラインの補正値
を記憶する記憶部と、この記憶部の補正値に基づいて、
第１または第２のプログラマブルディレーラインの補正
を行う制御部と、を具備したことを特徴とする装置であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被試験対象の試験を精
度よく行えるＩＣ試験装置に関するものである。

【０００２】

【従来の技術】ＩＣ試験装置においては被試験対象（以
下ＤＵＴと略す）のＩＣに例えば１０ps（picosecond）
の時間的分解能でデジタル信号を加えたり、同様な時間
的分解能でＤＵＴの各ピンから出力されるデジタル信号
の測定を行いＤＵＴの機能試験を行う。このような高速
領域になると通過する電子素子、および伝送路長などに
より、デジタル信号の遅延する量が問題となる。すなわ
ち、信号発生器から同一時刻にデジタル信号を発生さ
せ、ＤＵＴの例えば１番ピン，２番ピン，３番ピンにデ
ジタル信号を加えたつもりであっても、それぞれのピン
に至るまでの伝送路長や通過する電子素子により遅延量
が異なるので、実際に３つのピンに到達するデジタル信
号の時刻は異なってしまう。同様に、ＤＵＴの複数のピ
ンから同一時刻にデジタル信号が出力されたとしても、
このデジタル信号を検出する検出回路までに、それぞれ
異なった遅延量が存在すると、ＤＵＴから異なった時刻
にデジタル信号の出力があったと誤って判断されてしま
う。従って、信号発生器からＤＵＴに至るまでの伝送回
路により発生する遅延量の校正、および、ＤＵＴから検
出回路へ至るまでの伝送回路により発生する遅延量の校
正が必要となる。これをタイミング校正という。

【０００３】そこで、従来のＩＣ試験装置は、ドライバ
がＤＵＴに出力するデジタル信号を遅延させるプログラ
マブルディレーラインと、ＤＵＴからコンパレータに入
力されるデジタル信号の取り込みのタイミング信号を遅
延させるプログラマブルディレーラインとを調整するこ
とで、デジタル信号のタイミング校正を行っていた。

【０００４】ＩＣ試験装置の構成概略図を図３に示す。
図において、１は本体で、装置の制御を司る制御部など
が格納されている。２は本体１に接続されるテストヘッ
ドで、ドライバやコンパレータやプログラマブルディレ
ーラインなどを複数有している。３はパフォーマンスボ
ードで、テストヘッド２に接続され、ドライバやコンパ
レータをＤＵＴ４に接続する。

【０００５】以上の構成のＩＣ試験装置のタイミング校
正を行うため、パフォーマンスボード３を取り外し、ド
ライバとコンパレータを選択的に接続する校正ボードを
取り付け、タイミング校正を行う。ここで、校正ボード
は、ドライバとコンパレータとの接続による信号経路の
遅延量を、パフォーマンスボード３の信号入力部からＤ
ＵＴ４までの信号経路の２倍の遅延量にしている。そし
て、タイミング校正が終了したら、パフォーマンスボー
ド３を取り付けて、ＤＵＴ４の測定を行う。

【０００６】

【発明が解決しようとする課題】このような装置は以下
のような問題点があった。 校正ボードによりタイミング校正を行い、校正ボード
を取り外し、パフォーマンスボード３を取り付けて、Ｄ
ＵＴ４の試験を行う。ここで、パフォーマンスボード３
におけるドライバからＤＵＴ４あるいはＤＵＴ４からコ
ンパレータまでの信号経路の距離は同一として、校正ボ
ードは遅延量を決めている。しかし、パフォーマンスボ
ード３におけるドライバからＤＵＴ４あるいはＤＵＴ４
からコンパレータまでの信号経路の距離は、同一とは限
らない。このため、パフォーマンスボード３の信号経路
の差が遅延量の誤差となり、正確なＤＵＴ４の試験が行
えない。

【０００７】例えば、校正ボードを接続して、タイミ
ング校正を行う条件を次のようにする。ドライバが０−
３Ｖのデジタル信号を出力して、コンパレータが入力す
るデジタル信号が１．５Ｖのときにデジタル信号を取り
込むタイミング信号を出力する。そして、パフォーマン
スボード３を接続して、ＤＵＴ４の試験を行う条件を次
のようにする。ドライバが０−５Ｖのデジタル信号を出
力して、コンパレータが入力するデジタル信号が２．５
Ｖのときにデジタル信号を取り込むタイミング信号を出
力する。このようにすると、ＤＵＴ４から出力されるデ
ジタル信号の取り込みのタイミングを信号が１．５Ｖの
ときにタイミング校正を行っている。しかし、ＤＵＴの
試験を行う条件は、デジタル信号が２．５Ｖのときにコ
ンパレータに入力されるデジタル信号を取り込む。ここ
で、デジタル信号のスルーレートは、同じであるとする
と、取り込みを行うときの電圧レベルが異なるとタイミ
ングもずれてしまい、正確なＤＵＴの試験が行えない。

【０００８】本発明の目的は、被試験対象の試験を精度
よく行うことができるＩＣ試験装置を実現することにあ
る。

【０００９】

【課題を解決するための手段】本発明は、ドライバが被
試験対象に出力するデジタル信号を遅延させる第１のプ
ログラマブルディレーラインと、被試験対象からコンパ
レータに入力されるデジタル信号の取り込みのタイミン
グ信号を遅延させる第２のプログラマブルディレーライ
ンとによりタイミングの調整を行うＩＣ試験装置におい
て、タイミング校正におけるドライバとコンパレータと
の接続による信号経路の遅延量と、パフォーマンスボー
ドにおける被試験対象とドライバあるいはコンパレータ
との接続による信号経路の遅延量との誤差による前記第
１または第２のプログラマブルディレーラインの補正値
を記憶する記憶部と、この記憶部の補正値に基づいて、
前記第１または第２のプログラマブルディレーラインの
補正を行う制御部と、を具備したことを特徴とするもの
である。また、ドライバが被試験対象に出力するデジタ
ル信号を遅延させる第１のプログラマブルディレーライ
ンと、被試験対象からコンパレータに入力されるデジタ
ル信号の取り込みのタイミング信号を遅延させる第２の
プログラマブルディレーラインとによりタイミングの調
整を行うＩＣ試験装置において、前記デジタル信号の電
圧レベルに対応する前記第１または第２のプログラマブ
ルディレーラインの補正値を記憶する記憶部と、この記
憶部の補正値に基づいて、前記第１または第２のプログ
ラマブルディレーラインの補正を行う制御部と、を具備
したことを特徴とするものである。そして、ドライバが
被試験対象に出力するデジタル信号を遅延させる第１の
プログラマブルディレーラインと、被試験対象からコン
パレータに入力されるデジタル信号の取り込みのタイミ
ング信号を遅延させる第２のプログラマブルディレーラ
インとにより、タイミングの調整を行うＩＣ試験装置に
おいて、デジタル信号の電圧レベルに対応するデジタル
値を出力するレベル手段と、このレベル手段が出力する
デジタル値を入力し、前記ドライバあるいは前記コンパ
レータの電圧レベルとして出力するＤ／Ａ変換部と、前
記レベル手段が出力するデジタル値をアドレスとし、ア
ドレスに対応する補正値に、前記第１または第２のプロ
グラマブルディレーラインの遅延量を補正するメモリ
と、を有することを特徴とするものである。

【００１０】

【作用】このような本発明では、記憶部から所望の第１
または第２のプログラマブルディレーラインの補正値を
取り出して、第１または第２のプログラマブルディレー
ラインの遅延量を補正する。また、レベル手段がドライ
バあるいはコンパレータに与える電圧レベルに応じたデ
ジタル値をＤ／Ａ変換部に出力する。そして、Ｄ／Ａ変
換部は、デジタル値をドライバあるいはコンパレータの
電圧レベルとして出力する。そのデジタル値をアドレス
とする記憶部が、第１または第２のプログラマブルディ
レーラインの遅延量を補正する。

【００１１】

【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。図３と同一の
ものは同一符号を付す。図において、６はピンエレクト
ロニクス（以下ＰＥと略す）カードで、テストヘッドに
複数設けられている。

【００１２】ＰＥカード６において、７は第１のプログ
ラマブルディレーラインで、ＤＵＴ４に出力するデジタ
ル信号を遅延させる。８はドライバで、プログラマブル
ディレーライン７が出力するデジタル信号を入力し、デ
ジタル信号に一定振幅の電圧を与えて、ＤＵＴ４に出力
する。９はコンパレータで、ＤＵＴ４が出力するデジタ
ル信号を入力し、一定の電圧と比較し比較結果を出力す
る。１０はラッチ回路で、コンパレータ９が比較した結
果を保持する。１１は第２のプログラマブルディレーラ
インで、ラッチ回路１０に入力されるタイミング信号を
遅延させる。

【００１３】１２は校正ボードで、ドライバ８とコンパ
レータ９とを選択的に接続する。１３は記憶部で、校正
ボード１２におけるドライバ８とコンパレータ９との接
続による信号経路の遅延量と、パフォーマンスボード３
におけるＤＵＴ４とドライバ８あるいはコンパレータ９
との接続による信号経路の遅延量との誤差によるドライ
バ８あるいはコンパレータ９ごとのプログラマブルディ
レーライン７，１１の補正値を記憶する。また、デジタ
ル信号の電圧レベルに対応するコンパレータ９ごとのプ
ログラマブルディレーライン１１の補正値を記憶する。

【００１４】１４は制御部で、ＤＵＴ４に与えるデジタ
ル信号を出力し、コンパレータ９からの信号をラッチ回
路１０が保持するタイミングであるタイミング信号を出
力し、ラッチ回路１０が保持する値を入力する。そし
て、プログラマブルディレーライン７，１１の遅延量を
制御する。また、ＤＵＴ４に出力するデジタル信号に与
える電圧をドライバ８に出力し、ＤＵＴ４から出力され
るデジタル信号と比較する電圧をコンパレータ９に与え
る。記憶部１３からプログラマブルディレーライン７，
１１のデジタル信号の遅延時間の補正値を取り出して、
プログラマブルディレーライン７，１１の補正を行う。

【００１５】このような装置の動作を以下で説明する。
まず、１つのコンパレータ９を基準として、ドライバ８
のタイミング校正について述べる。ドライバ８と、コン
パレータ９とを校正ボード１２により接続する。そし
て、制御部１４は、記憶部１３から信号経路差によるプ
ログラマブルディレーライン１１の補正値を読み出し
て、プログラマブルディレーライン１１を基準値から補
正値だけ遅延させる。そして、ドライバ８のタイミング
校正を行う。ここで、記憶部１３のアドレスはドライバ
８ごとに割り付けられている。上記のように順次ドライ
バ８のタイミング校正を行う。

【００１６】例えば、校正ボード１２の信号経路の遅延
時間が６ｎｓとする。そして、校正ボード１２を取り外
して、パフォーマンスボード３を取り付けた場合におい
て、ドライバ８からＤＵＴ４までの遅延時間が４ｎｓ、
ＤＵＴ４からコンパレータ９までの遅延時間は３ｎｓと
する。このとき、校正ボード１２とパフォーマンスボー
ド３との誤差は、（ドライバ８からＤＵＴ４までの遅延
時間）＋（ＤＵＴ４からコンパレータ９までの遅延時
間）−（校正ボード１２の遅延時間）である。つまり、
４＋３−６＝１ｎｓとなる。この１ｎｓを記憶部１３に
記憶させておく。そして、制御部１４がこの値を取り出
し、プログラマブルディレーライン１１を１ｎｓ遅らせ
る。そして、ドライバ８のタイミング調整を行う。

【００１７】同様に、１つのドライバ８を基準として、
コンパレータ９のタイミング校正を行う。つまり、制御
部１４が記憶部１３から補正値を読み出して、プログラ
マブルディレーライン７を基準値から補正値だけ遅延さ
せる。そして、コンパレータ９のタイミング校正を行
う。ここで、記憶部１３のアドレスはコンパレータ９ご
とに割り付けられている。このように、基準となる側の
プログラマブルディレーライン７，１１を遅延させるこ
とにより、校正ボード１２による遅延時間と、実際の信
号経路であるパフォーマンスボード３の遅延時間との誤
差をなくすので、正確なタイミング校正が行える。

【００１８】次に、タイミング校正が終了し、ＤＵＴ４
に出力するデジタル信号の電圧レベルを変化させる場合
について説明する。制御部１４は、記憶部１３からデジ
タル信号の電圧レベルに対応するプログラマブルディレ
ーライン１１ごとの補正値を取り出して、プログラマブ
ルディレーライン１１の遅延時間を補正する。ここで、
記憶部１３のアドレスはドライバ８ごとに割り付けられ
ている。校正ボード１２で校正を行う条件とパフォーマ
ンスボード３でＤＵＴ４の試験を行う条件とが異なって
も、制御部１４が記憶部１３よりプログラマブルディレ
ーライン１１ごとの補正値を取り出して補正を行うの
で、正確な試験が行える。

【００１９】その他の実施例を図２に示す。図１と同一
のものは同一符号を付す。図において、１５は制御部
で、ＤＵＴに与える信号をドライバ８に出力し、ＤＵＴ
からの信号をラッチ回路１０が保持するタイミングであ
るタイミング信号を出力し、ラッチ回路１０が保持する
値を入力する。そして、デジタル信号の電圧レベルに対
応するデジタル値を出力するレベル手段を有している。
１６ａ〜１６ｃはレジスタで、制御部１５が出力する電
圧レベルに対応するデジタル値を保持する。そして、そ
れぞれ、ドライバ８の出力するデジタル信号の振幅の上
限値，下限値，コンパレータ９のスレッショルドレベル
に対応するデジタル値を保持する。１７ａ〜１７ｃはＤ
／Ａ変換部で、それぞれ、レジスタ１６ａ〜１６ｃのデ
ジタル値を入力し、電圧レベルとして出力する。そし
て、それぞれドライバ８の出力するデジタル信号の振幅
の上限値の入力端子，下限値の入力端子，コンパレータ
９のスレッショルドレベルの入力端子に出力する。

【００２０】１８はメモリで、レジスタ１６ｃが出力す
るデジタル値をアドレスとし、アドレスに対応する補正
値に、プログラマブルディレーライン１１の遅延量を補
正する。

【００２１】このような装置の動作を以下で説明する。
タイミング校正が終了し、タイミング校正と異なる条件
で、つまり、ＤＵＴに出力するデジタル信号の電圧レベ
ルと、コンパレータ９がＤＵＴからのデジタル信号と比
較するスレッショルドレベルを変化させる。まず、制御
部１５が電圧レベルに対応するデジタル値をレジスタ１
６ａ〜１６ｃに出力する。そして、レジスタ１６ａ〜１
６ｃは、デジタル値を保持し、それぞれＤ／Ａ変換部１
７ａ〜１７ｃに出力する。Ｄ／Ａ変換部１７ａ〜１７ｃ
は、デジタル値を電圧レベルにして、それぞれドライバ
８の出力するデジタル信号の振幅の上限値の入力端子，
下限値の入力端子，コンパレータ９のスレッショルドレ
ベルの入力端子に出力する。

【００２２】メモリ１８は、レジスタ１６ｃの保持する
デジタル値をアドレスとし、アドレスに対応する補正値
に、プログラマブルディレーライン１１の遅延量を補正
する。そして、制御部１５は、プログラマブルディレー
ライン７を介して、ＤＵＴに与える信号をドライバ８に
与える。ドライバ８は、制御部１５から出力されるデジ
タル信号にＤ／Ａ変換部１７ａ，ｂからの電圧レベルを
与えて、ＤＵＴに出力する。また、コンパレータ９は、
ＤＵＴからのデジタル信号をＤ／Ａ変換部１７ｃからの
スレッショホルドレベルと比較し、スレッショホルドレ
ベルより高いときは、ハイレベルとし、低いときはロー
レベルとして出力する。

【００２３】最後に、制御部１５は、プログラマブルデ
ィレーライン１１を介して、タイミング信号をラッチ回
路１０に出力する。ラッチ回路１０は、タイミング信号
によりコンパレータ９からの信号を保持し、制御部１５
に出力する。そして、制御部１５は、ラッチ回路１０か
らの信号によりＤＵＴが正常に動作しているかどうか判
断する。

【００２４】このように、コンパレータ９に与える電圧
レベルに対応するデジタル値のデータをメモリ１８のア
ドレスとする。そして、メモリ１８がアドレスに対応す
る補正値にプログラマブルディレーライン１１の遅延量
を補正する。その結果、制御部１５が、コンパレータ９
に与える電圧レベルに対応するデジタル値を出力する
と、自動的にプログラマブルディレーライン１１の遅延
量を補正することができる。

【００２５】なお、本発明はこれに限定されるものでは
なく、以下のものも含まれる。図１の実施例において、
制御部１４の動作は、実施例の動作に限定されるもので
はなく、以下のような動作でもよい。タイミング校正前
にプログラマブルディレーライン７，１１を補正するの
ではなく、タイミング校正後にプログラマブルディレー
ライン７，１１の補正を行ってもよい。この場合、補正
するプログラマブルディレーライン７，１１は、実施例
と逆の関係になる。つまり、１つのコンパレータ９を基
準として、ドライバ８をタイミング校正する場合は、ド
ライバ８側のプログラマブルディレーライン７の遅延量
を補正することとなる。

【００２６】また、デジタル信号の電圧レベルを変化し
た場合、コンパレータ９側のプログラマブルディレーラ
イン１１を補正する例を示したが、ドライバ８側のプロ
グラマブルディレーライン７の補正をすることも考えら
れる。つまり、電圧レベルでスルーレートが異なるとき
などである。

【００２７】そして、図２の実施例において、コンパレ
ータ９側のプログラマブルディレーライン１１の遅延量
を補正するだけでなく、ドライバ８側のプログラマブル
ディレーライン７の遅延量を補正するメモリ１８の構成
も考えられる。また、スレッショルドレベルに対応する
デジタル値をアドレスとするだけでなく、ドライバ８の
デジタル信号の振幅の上限値あるいは下限値の電圧レベ
ルに対応するデジタル値をアドレスとするメモリ１８の
構成も考えられる。デジタル値の一部または複数のデジ
タル値の一部を合成してメモリ１８のアドレスとする構
成も考えられる。要するに電圧レベルに対応するデジタ
ル値をアドレスとして、アドレスに対応する補正値に、
プログラマブルディレーラインの遅延量を補正するメモ
リを有していれば、本発明に含まれる。

【００２８】

【発明の効果】本発明によれば、以下のような効果があ
る。 校正ボードによる信号経路による遅延時間と、パフォ
ーマンスボードの信号経路の遅延時間との誤差を、記憶
部の補正値により第１または第２のプログラマブルディ
レーラインの補正を行うので、精度のよい被試験対象の
試験が行える。 タイミング校正を行う条件と被試験対象の試験を行う
条件とが異なっても、記憶部の補正値により第１または
第２のプログラマブルディレーラインの補正を行うの
で、精度のよい被試験対象の試験が行える。 ドライバあるいはコンパレータに与える電圧レベルに
対応するデジタル値をメモリのアドレスとする。そし
て、メモリがアドレスに対応する補正値に第１または第
２のプログラマブルディレーラインの遅延量を補正す
る。その結果、レベル手段が、ドライバあるいはコンパ
レータに与える電圧レベルに対応するデジタル値を出力
すると、自動的に第１または第２のプログラマブルディ
レーラインの遅延量を補正することができる。そのた
め、被試験対象に与えるデジタル信号の電圧レベルが変
化しても、タイミング校正が自動的に行える。

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】本発明のその他の実施例を示した構成図であ
る。

【図３】ＩＣ試験装置の構成概略図である。

【符号の説明】

３ パフォーマンスボード ４ ＤＵＴ ７，１１ プログラマブルディレーライン ８ ドライバ ９ コンパレータ １０ ラッチ回路 １２ 校正ボード １３ 記憶部 １４，１５ 制御部 １６ａ〜１６ｃ レジスタ １７ａ〜１７ｃ Ｄ／Ａ変換部 １８ メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ドライバが被試験対象に出力するデジタ
   ル信号を遅延させる第１のプログラマブルディレーライ
   ンと、被試験対象からコンパレータに入力されるデジタ
   ル信号の取り込みのタイミング信号を遅延させる第２の
   プログラマブルディレーラインとによりタイミングの調
   整を行うＩＣ試験装置において、 タイミング校正におけるドライバとコンパレータとの接
   続による信号経路の遅延量と、パフォーマンスボードに
   おける被試験対象とドライバあるいはコンパレータとの
   接続による信号経路の遅延量との誤差による前記第１ま
   たは第２のプログラマブルディレーラインの補正値を記
   憶する記憶部と、 この記憶部の補正値に基づいて、前記第１または第２の
   プログラマブルディレーラインの補正を行う制御部と、
   を具備したことを特徴とするＩＣ試験装置。
2. 【請求項２】 ドライバが被試験対象に出力するデジタ
   ル信号を遅延させる第１のプログラマブルディレーライ
   ンと、被試験対象からコンパレータに入力されるデジタ
   ル信号の取り込みのタイミング信号を遅延させる第２の
   プログラマブルディレーラインとによりタイミングの調
   整を行うＩＣ試験装置において、 前記デジタル信号の電圧レベルに対応する前記第１また
   は第２のプログラマブルディレーラインの補正値を記憶
   する記憶部と、 この記憶部の補正値に基づいて、前記第１または第２の
   プログラマブルディレーラインの補正を行う制御部と、
   を具備したことを特徴とするＩＣ試験装置。
3. 【請求項３】 ドライバが被試験対象に出力するデジタ
   ル信号を遅延させる第１のプログラマブルディレーライ
   ンと、被試験対象からコンパレータに入力されるデジタ
   ル信号の取り込みのタイミング信号を遅延させる第２の
   プログラマブルディレーラインとにより、タイミングの
   調整を行うＩＣ試験装置において、 デジタル信号の電圧レベルに対応するデジタル値を出力
   するレベル手段と、 このレベル手段が出力するデジタル値を入力し、前記ド
   ライバあるいは前記コンパレータの電圧レベルとして出
   力するＤ／Ａ変換部と、 前記レベル手段が出力するデジタル値をアドレスとし、
   アドレスに対応する補正値に、前記第１または第２のプ
   ログラマブルディレーラインの遅延量を補正するメモリ
   と、を有することを特徴とするＩＣ試験装置。