JP2008045879A - コンパレータのスキュー測定方法 - Google Patents
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Abstract
【課題】測定精度の向上を図るとともに、その測定時の実行時間の短縮を図るようにしたコンパレータのスキュー測定方法の提供。
【解決手段】遅延回路16−1〜16−3に各遅延量を設定し、クロック遅延回路13に遅延量を設定する(S31〜S33)。コンパレータ18−1に基準クロックを校正用ドライバ2を経て供給すると同時に、その基準クロックをクロック遅延回路13、遅延回路16−1で遅延させてストローブ信号とする。コンパレータ18−1は、そのストローブ信号の供給タイミングで基準クロックのパス/フェイルの判定を100回行い、フェイル数を求める(S35)。同様に、コンパレータ18−2、18−3についても、その各フェイル数を求める(S38、S39)。その各フェイル数について、予め作成してあるフェイル分布と照合し、これによりコンパレータスキューを求める(S43)。
【選択図】 図1
【解決手段】遅延回路16−1〜16−3に各遅延量を設定し、クロック遅延回路13に遅延量を設定する(S31〜S33)。コンパレータ18−1に基準クロックを校正用ドライバ2を経て供給すると同時に、その基準クロックをクロック遅延回路13、遅延回路16−1で遅延させてストローブ信号とする。コンパレータ18−1は、そのストローブ信号の供給タイミングで基準クロックのパス/フェイルの判定を100回行い、フェイル数を求める(S35)。同様に、コンパレータ18−2、18−3についても、その各フェイル数を求める(S38、S39)。その各フェイル数について、予め作成してあるフェイル分布と照合し、これによりコンパレータスキューを求める(S43)。
【選択図】 図1
Description
本発明は、アナログIC、デジタルICやメモリICなどの被測定IC(半導体素子)が所望の性能を有するか否かをテストする半導体試験装置に関し、特にその半導体試験装置に使用されるコンパレータのスキュー測定方法に関するものである。
従来、半導体試験装置では、所定パターンのテスト信号を、テスト対象の被測定ICのIC端子に、半導体試験装置側の接触端子を接触させた状態でテスト信号を入力し、その被測定ICからの出力信号が、その入力したテスト信号に基づく所望のタイミングで出力されるかを正確に測定することが求められている。正確なタイミングで測定することで、被測定ICを高品質な良否判定ができる。
図5は、この種の半導体試験装置の一例の概略構成図であり、3チャンネルのコンパレータ間のスキュー補正を行うための簡明な構成例である。
この半導体試験装置は、図5に示すように、テストヘッド1と、校正用ドライバ2と、メインフレーム3とを備え、テストヘッド1とメインフレーム3とはケーブル4によって電気的に接続されている。
この半導体試験装置は、図5に示すように、テストヘッド1と、校正用ドライバ2と、メインフレーム3とを備え、テストヘッド1とメインフレーム3とはケーブル4によって電気的に接続されている。
テストヘッド1は、オンオフ制御レジスタ11と、アンドゲート12と、クロック遅延回路13と、n個(この例では3個)のセレクタ15−1〜15−3と、n個の遅延回路16−1〜16−3と、n個のレベルコンパレータ17−1〜17−3と、n個のタイミングコンパレータ18−1〜18−3と、フェイル・カウンタ19と、を備えている。
また、このテストヘッド1は、テスト信号(試験信号)TESTまたは基準クロックCLKが入力される入力端子IN、制御信号が入力される制御端子C、ストローブ信号が入力されるストローブ入力端子A1〜A3、および接触端子D1〜D3を含んでいる。接触端子D1〜D3は、被測定IC(IC)のIC端子の配列に対応して配設されて電気的に接触するICソケットの端子、ICソケット直下に配設されるソケットボードの基板電極、又はプローブカードのプローブピンである。
一般に、この種の半導体試験装置では、後述のように、テストヘッドにおけるコンパレータ間のスキューを補正する。特に、図5の3チャンネルのコンパレータ構成例において、同一タイミング条件の校正信号を接触端子D1〜D3から印加して、各々のタイミングコンパレータ18−1〜18−3で同一のタイミングでタイミング比較が行われるように遅延回路16−1〜16−3を補正する。
この補正により補正される経路及び回路は、一方の、接触端子D1〜D3からタイミングコンパレータ18−1〜18−3への経路とレベルコンパレータ17−1〜17−3であり、他方の、セレクタ15−1〜15−3の出力端からタイミングコンパレータ18−1〜18−3への経路と遅延回路16−1〜16−3であり、両方の経路が補正対象である。なお、メインフレーム3側からストローブ入力端子Aを介してセレクタ15の入力端までの経路は、他の手法で校正されるので対象外とする。
一般に、この種の半導体試験装置では、後述のように、テストヘッドにおけるコンパレータ間のスキューを補正する。特に、図5の3チャンネルのコンパレータ構成例において、同一タイミング条件の校正信号を接触端子D1〜D3から印加して、各々のタイミングコンパレータ18−1〜18−3で同一のタイミングでタイミング比較が行われるように遅延回路16−1〜16−3を補正する。
この補正により補正される経路及び回路は、一方の、接触端子D1〜D3からタイミングコンパレータ18−1〜18−3への経路とレベルコンパレータ17−1〜17−3であり、他方の、セレクタ15−1〜15−3の出力端からタイミングコンパレータ18−1〜18−3への経路と遅延回路16−1〜16−3であり、両方の経路が補正対象である。なお、メインフレーム3側からストローブ入力端子Aを介してセレクタ15の入力端までの経路は、他の手法で校正されるので対象外とする。
オンオフ制御レジスタ11は、アンドゲート12を制御するための制御信号が格納されるようになっている。その格納される制御信号は、制御端子Cに入力される。
アンドゲート12は、オンオフ制御レジスタ11に格納される制御信号がHレベルのときに、入力端子INに供給されるテスト信号TESTまたは基準クロックCLKを取り出すようになっている。
アンドゲート12は、オンオフ制御レジスタ11に格納される制御信号がHレベルのときに、入力端子INに供給されるテスト信号TESTまたは基準クロックCLKを取り出すようになっている。
クロック遅延回路13は、アンドゲート12から出力される基準クロックCLKを、設定される任意の遅延量(遅延時間)だけ遅延させるものである。その遅延量は、外部から任意に設定できるようになっている。
セレクタ15−1〜15−3は、クロック遅延回路13からのクロック信号CLKと、ストローブ入力端子A1〜A3から入力されるストローブ信号とを選択的に出力するものである。この選択は、外部から制御できるようになっている。なお、ストローブ入力端子A1〜A3の信号の発生を制御できるシステムの場合には、セレクタ15はORゲートを適用しても同様に実施できる。
セレクタ15−1〜15−3は、クロック遅延回路13からのクロック信号CLKと、ストローブ入力端子A1〜A3から入力されるストローブ信号とを選択的に出力するものである。この選択は、外部から制御できるようになっている。なお、ストローブ入力端子A1〜A3の信号の発生を制御できるシステムの場合には、セレクタ15はORゲートを適用しても同様に実施できる。
遅延回路16−1〜16−3は、セレクタ15−1〜15−3からの各出力信号を設定される遅延量だけそれぞれ遅延させるものである。その各遅延量は、外部から任意に設定できるようになっている。
レベルコンパレータ17−1〜17−3は、入力電圧を予め設定されている基準電圧VOHと比較し、その入力電圧が基準電圧VOHを上回る場合にHレベルを出力するようになっている。ここで、図5の構成例では基準電圧VOH側のみの構成を示したが、同様の回路構成として、基準電圧VOL側に対するレベルコンパレータ、タイミングコンパレータの回路を備えているが、図示を省略している。
レベルコンパレータ17−1〜17−3は、入力電圧を予め設定されている基準電圧VOHと比較し、その入力電圧が基準電圧VOHを上回る場合にHレベルを出力するようになっている。ここで、図5の構成例では基準電圧VOH側のみの構成を示したが、同様の回路構成として、基準電圧VOL側に対するレベルコンパレータ、タイミングコンパレータの回路を備えているが、図示を省略している。
タイミングコンパレータ18−1〜18−3は、レベルコンパレータ17−1〜17−3の各出力を、遅延回路16−1〜16−3から出力されるストローブ信号STB1〜STB3を用いてタイミング比較し、メインフレーム3側のパターン発生器34から受ける良否判定用の期待値信号(図示ない)との比較でタイミングの良否判定が行われる。ここでは、固定した期待値Hレベルとする。なお、期待値を使用しないで、タイミングコンパレータ18の出力をフェイル・カウンタ19で計数できるように構成しても良い。
タイミングコンパレータ18−1〜18−3は、前記で良否判定された比較結果を、例えば以下のように出力する。すなわち、そのストローブ信号STRB1〜STRB3の出力タイミングのときに、レベルコンパレータ17−1〜17−3の出力がLレベルのときには、期待値に反する旨のフェイル信号を出力し、一方、その出力がHレベルのときには、期待値に合致するのでフェイル信号の出力はされない。
タイミングコンパレータ18−1〜18−3は、前記で良否判定された比較結果を、例えば以下のように出力する。すなわち、そのストローブ信号STRB1〜STRB3の出力タイミングのときに、レベルコンパレータ17−1〜17−3の出力がLレベルのときには、期待値に反する旨のフェイル信号を出力し、一方、その出力がHレベルのときには、期待値に合致するのでフェイル信号の出力はされない。
ここで、タイミングコンパレータ18−1〜18−3は、被測定IC(図示せず)から出力される応答信号を受ける応答信号入力端子と、その応答信号入力端子で受信する応答信号を所定のタイミングでラッチするストローブ入力端子を備えている。
また、被測定ICから出力される応答信号は、当該被測定ICのIC端子、IC電極と接触するICソケット、またはプローブピンを介してコンパレータ18−1〜18−3の応答信号入力端子へ伝送されるようになっている。
フェイル・カウンタ19は、タイミングコンパレータ18−1〜18−3からの各フェイル信号の発生回数を、タイミングコンパレータごとに計数するようになっている。このフェイル・カウンタ19のタイミングコンパレータごとの計数値は、後述のように利用される。
また、被測定ICから出力される応答信号は、当該被測定ICのIC端子、IC電極と接触するICソケット、またはプローブピンを介してコンパレータ18−1〜18−3の応答信号入力端子へ伝送されるようになっている。
フェイル・カウンタ19は、タイミングコンパレータ18−1〜18−3からの各フェイル信号の発生回数を、タイミングコンパレータごとに計数するようになっている。このフェイル・カウンタ19のタイミングコンパレータごとの計数値は、後述のように利用される。
校正用ドライバ2は、校正を実施する時に接続される校正用の装置であり、コンパレータ17のタイミングを校正する専用のドライバであり、その校正出力端子Bが校正対象の接触端子D1〜D3へ順次、作業者が手動で移動させて接触させる場合と、移動装置(図示なし)によって自動で移動させて順次接触をする装置を適用する場合とがある。
校正用ドライバ2は、アンドゲート12から出力される基準クロックCLK(または基準クロックCLKに相当するテスト信号TEST)を所定の振幅に増幅して所定の出力インピーダンス(50Ω)で、所定の特性インピーダンスで校正出力端子Bから出力する。
校正出力端子Bは、接触端子Dに電気的に接触するプローブ構造であることが望ましい。なお、校正完了後は、通常のデバイス試験を実施する為に、校正用ドライバ2は除外される。
校正用ドライバ2は、アンドゲート12から出力される基準クロックCLK(または基準クロックCLKに相当するテスト信号TEST)を所定の振幅に増幅して所定の出力インピーダンス(50Ω)で、所定の特性インピーダンスで校正出力端子Bから出力する。
校正出力端子Bは、接触端子Dに電気的に接触するプローブ構造であることが望ましい。なお、校正完了後は、通常のデバイス試験を実施する為に、校正用ドライバ2は除外される。
メインフレーム3は、この半導体試験装置が被測定ICの試験を行う際に、テストヘッド2の各回路の制御を行うものであり、パターン発生器33、タイミング発生器34、制御部31、メモリ32、その他を含んでいる。
パターン発生器33は、被測定ICの入力端子へ所望の試験波形を印加する為の試験パターンを発生したり、良否判定に使用する期待値パターンを発生する。タイミング発生器34は、被測定ICへ印加する試験波形のタイミングを規定したり、ストローブ入力端子A1〜A3へ所望タイミングのストローブ信号を供給する。
メインフレーム3は、後述のようにテストヘッド2の遅延回路16−1〜16−3の各遅延量の調整(遅延タイミングのキャリブレーション)などを行う際に、テストヘッド2の各回路の設定や制御を行うようになっている。
パターン発生器33は、被測定ICの入力端子へ所望の試験波形を印加する為の試験パターンを発生したり、良否判定に使用する期待値パターンを発生する。タイミング発生器34は、被測定ICへ印加する試験波形のタイミングを規定したり、ストローブ入力端子A1〜A3へ所望タイミングのストローブ信号を供給する。
メインフレーム3は、後述のようにテストヘッド2の遅延回路16−1〜16−3の各遅延量の調整(遅延タイミングのキャリブレーション)などを行う際に、テストヘッド2の各回路の設定や制御を行うようになっている。
次に、このような構成からなる半導体試験装置のコンパレータスキューの校正動作の一例について図5および図6を参照して説明する。
まず、セレクタ15−1〜15−3は、ストローブ入力端子A1〜A3からの個別のストローブ信号を禁止し、入力端子INからの基準クロックCLK(または基準クロックCLKに相当するテスト信号TEST)を出力するように選択制御する。
また、オンオフ制御レジスタ11はHレベルに設定する。この結果、アンドゲート12からは基準クロックCLKが出力され、これが校正用ドライバ2へ供給され、校正用ドライバ2から一定したタイミングの校正用の校正信号が校正出力端子Bから発生する。
まず、セレクタ15−1〜15−3は、ストローブ入力端子A1〜A3からの個別のストローブ信号を禁止し、入力端子INからの基準クロックCLK(または基準クロックCLKに相当するテスト信号TEST)を出力するように選択制御する。
また、オンオフ制御レジスタ11はHレベルに設定する。この結果、アンドゲート12からは基準クロックCLKが出力され、これが校正用ドライバ2へ供給され、校正用ドライバ2から一定したタイミングの校正用の校正信号が校正出力端子Bから発生する。
一方、アンドゲート12から出力される基準クロックCLKは、クロック遅延回路13とセレクタ15−1と遅延回路16−1を介して対応するタイミングコンパレータ18−1に供給される。
タイミングコンパレータ18−1は、図6(B)に示すように、タイミングコンパレータの一方のデータ入力端では校正出力端子Bから発生する校正信号をレベルコンパレータ17−1で論理信号に変換した入力信号を受け、タイミングコンパレータの他方のストローブ入力端では、遅延回路16−1を介してストローブ信号STB1を受け、これに基づきタイミング比較が行われる。図6(B)に波形とストローブのタイミング例を示す。
遅延回路16−1に設定する遅延量を変えることでストローブ信号STB1が図6(C)のように移動する。この結果、タイミングコンパレータ18−1の比較結果は、図6(D)のようにPASS/FAILのタイミング比較の結果が得られる。
タイミングコンパレータ18−1は、図6(B)に示すように、タイミングコンパレータの一方のデータ入力端では校正出力端子Bから発生する校正信号をレベルコンパレータ17−1で論理信号に変換した入力信号を受け、タイミングコンパレータの他方のストローブ入力端では、遅延回路16−1を介してストローブ信号STB1を受け、これに基づきタイミング比較が行われる。図6(B)に波形とストローブのタイミング例を示す。
遅延回路16−1に設定する遅延量を変えることでストローブ信号STB1が図6(C)のように移動する。この結果、タイミングコンパレータ18−1の比較結果は、図6(D)のようにPASS/FAILのタイミング比較の結果が得られる。
すなわち、タイミングコンパレータ18−1は、比較サイクル「1」、「3」、「4」では期待値に合致する旨を示す「パス(PASS)」と判定してパス信号を出力し、比較サイクル「2」、「5」では期待値に反する旨を示す「フェイル(FAIL)」と判定してフェイル信号を出力する。出力されるフェイル信号は、フェイル・カウンタ19で計数される。
次に、図5に示す半導体試験装置では、タイミングコンパレータ18−1〜18−3の比較タイミングのスキューを測定するために、まず、それらに供給するストローブ信号STB1〜STB3の各遅延量の調整を、遅延回路16−1〜16−3を順次変更しながら測定するようにしている。また、その調整の後に、タイミングコンパレータ18−1〜18−3のスキューを測定するようにしている。
まず、遅延回路16−1〜16−3の各遅延量の調整手順について説明する。
〔A〕遅延回路16−1の遅延量を求める場合には、以下の手順により行う。
(1)セレクタ15−1〜15−3を、クロック遅延回路13の出力を選択して出力するように設定する。クロック遅延回路13の遅延量を所定の値に設定し固定させたままとする。以後、これらの状態を維持させる。
(2)校正出力端子Bと接触端子D1とを接触させる。
(3)オンオフ制御レジスタ11にHレベルを設定し、入力端子INに基準クロックCLKを入力させる。これにより、アンドゲート12から基準クロックCLKが出力され、これが校正用ドライバ2を経てタイミングコンパレータ18−1に供給される。また、その同じ基準クロックCLKは、クロック遅延回路13で遅延されたのち、セレクタ15−1を経由して遅延回路16−1で遅延されて、これがストローブ信号としてタイミングコンパレータ18−1に供給される。
〔A〕遅延回路16−1の遅延量を求める場合には、以下の手順により行う。
(1)セレクタ15−1〜15−3を、クロック遅延回路13の出力を選択して出力するように設定する。クロック遅延回路13の遅延量を所定の値に設定し固定させたままとする。以後、これらの状態を維持させる。
(2)校正出力端子Bと接触端子D1とを接触させる。
(3)オンオフ制御レジスタ11にHレベルを設定し、入力端子INに基準クロックCLKを入力させる。これにより、アンドゲート12から基準クロックCLKが出力され、これが校正用ドライバ2を経てタイミングコンパレータ18−1に供給される。また、その同じ基準クロックCLKは、クロック遅延回路13で遅延されたのち、セレクタ15−1を経由して遅延回路16−1で遅延されて、これがストローブ信号としてタイミングコンパレータ18−1に供給される。
(4)遅延回路16−1の遅延量の設定を徐々に変えていき、その遅延量を設定するたびに、タイミングコンパレータ18−1は、そのストローブ信号を用いてパス/フェイルの判定処理をN回(例えば100回)行う。このとき、タイミングコンパレータ18−1の判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ19で計数される。
(5)そこで、遅延量が設定されるたびに、そのときのフェイル・カウンタ19の計数値を求め、その計数値(総フェイル数)がN/2回(例えば50回)になったときの遅延量を、遅延回路16−1の調整された遅延量TD1とする。そして、この遅延量TD1をメモリに格納しておく。
(5)そこで、遅延量が設定されるたびに、そのときのフェイル・カウンタ19の計数値を求め、その計数値(総フェイル数)がN/2回(例えば50回)になったときの遅延量を、遅延回路16−1の調整された遅延量TD1とする。そして、この遅延量TD1をメモリに格納しておく。
〔B〕遅延回路16−2の遅延量を求める場合には、以下の手順により行う。
(1)校正出力端子Bと接触端子D2とを接触させる。
(2)遅延回路16−2の遅延量の設定を徐々に変えていき、その遅延量を設定するたびに、タイミングコンパレータ18−2にパス/フェイルの判定処理をN回行わせ、そのフェイル数をフェイル・カウンタ19で計数させる。
(3)そして、フェイル・カウンタ19の計数値がN/2回になったときの遅延量を遅延回路16−2の調整された遅延量TD2とする。この遅延量TD2をメモリに格納しておく。
(1)校正出力端子Bと接触端子D2とを接触させる。
(2)遅延回路16−2の遅延量の設定を徐々に変えていき、その遅延量を設定するたびに、タイミングコンパレータ18−2にパス/フェイルの判定処理をN回行わせ、そのフェイル数をフェイル・カウンタ19で計数させる。
(3)そして、フェイル・カウンタ19の計数値がN/2回になったときの遅延量を遅延回路16−2の調整された遅延量TD2とする。この遅延量TD2をメモリに格納しておく。
〔C〕遅延回路16−3の遅延量を求める場合には、以下の手順により行う。
(1)校正出力端子Bと接触端子D3とを接触させる。
(2)遅延回路16−3の遅延量の設定を徐々に変えていき、その遅延量を設定するたびに、タイミングコンパレータ18−3にパス/フェイルの判定処理をN回行わせ、そのフェイル数をフェイル・カウンタ19で計数させる。
(3)そして、フェイル・カウンタ19の計数値がN/2回になったときの遅延量を遅延回路16−3の調整された遅延量TD3とする。この遅延量TD3をメモリに格納しておく。
(1)校正出力端子Bと接触端子D3とを接触させる。
(2)遅延回路16−3の遅延量の設定を徐々に変えていき、その遅延量を設定するたびに、タイミングコンパレータ18−3にパス/フェイルの判定処理をN回行わせ、そのフェイル数をフェイル・カウンタ19で計数させる。
(3)そして、フェイル・カウンタ19の計数値がN/2回になったときの遅延量を遅延回路16−3の調整された遅延量TD3とする。この遅延量TD3をメモリに格納しておく。
図7は、以上のような遅延回路16−1〜16−3の遅延量の調整により、それらから出力されるストローブ信号STRB1、STRB2、STRB3の出力タイミングがほぼ一致していく過程を示している。
すなわち、図7は、接触端子D1、D2、D3の印加電圧の波形がそれぞれ図示のような場合に、それに対応するタイミングコンパレータ18−1〜18−3のストローブ信号STRB1〜STRB3の遅延量の推移について、調整前(アジャスト前)、調整中(アジャスト中)、および調整後(アジャスト後)のものについてそれぞれ示している。
ここで、図7において、調整後においても、遅延回路16−1〜16−3から出力されるストローブ信号STRB1〜STRB3の時間軸方向のずれが発生し、このずれ量をコンパレータスキューと呼んでいる。
すなわち、図7は、接触端子D1、D2、D3の印加電圧の波形がそれぞれ図示のような場合に、それに対応するタイミングコンパレータ18−1〜18−3のストローブ信号STRB1〜STRB3の遅延量の推移について、調整前(アジャスト前)、調整中(アジャスト中)、および調整後(アジャスト後)のものについてそれぞれ示している。
ここで、図7において、調整後においても、遅延回路16−1〜16−3から出力されるストローブ信号STRB1〜STRB3の時間軸方向のずれが発生し、このずれ量をコンパレータスキューと呼んでいる。
次に、コンパレータスキューの測定手順の従来例について、図5および図8を参照して説明する。
まず、ステップS1では、セレクタ15−1〜15−3をクロック遅延回路13の出力信号を選択して出力するように設定する。ステップS2では、遅延回路16−1〜16−3に対し、上記の遅延量の調整によって得られて遅延量TD1〜TD3をそれぞれ設定する。ステップS3では、校正出力端子Bと接触端子D1を接触させる。ステップS4では、クロック遅延回路13の遅延量を「0」に設定する。
まず、ステップS1では、セレクタ15−1〜15−3をクロック遅延回路13の出力信号を選択して出力するように設定する。ステップS2では、遅延回路16−1〜16−3に対し、上記の遅延量の調整によって得られて遅延量TD1〜TD3をそれぞれ設定する。ステップS3では、校正出力端子Bと接触端子D1を接触させる。ステップS4では、クロック遅延回路13の遅延量を「0」に設定する。
ステップS5では、入力端子INから基準クロックCLKを入力し、これをアンドゲート12から出力させて校正用ドライバ2を経てタイミングコンパレータ18−1に供給させる。また、その同じ基準クロックCLKは、クロック遅延回路13で遅延されたのち、セレクタ15−1を経由して遅延回路16−1で遅延されて、これがストローブ信号としてタイミングコンパレータ18−1に供給される。
このため、ステップS5では、タイミングコンパレータ18−1は、遅延回路16−1からの出力をストローブ信号として、基準クロックCLKについてパス/フェイルの判定処理を例えば100回行う。このとき、タイミングコンパレータ18−1の判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ19で計数される。その100回の判定の結果、例えばそのパス数が「60」、フェイル数が「40」というように求められる。
ステップS6では、その求めたパス数がフェイル数を上回るか否かの判定を行う。この判定の結果、パス数がフェイル数を上回らない場合には(ステップS6:No)、ステップS7に進み、クロック遅延回路13の遅延量を所定量だけ増加させた新たな値に設定してステップS5に戻る。
そして、ステップS6において、パス数がフェイル数を上回る場合には(ステップS6:Yes)、ステップS8に進み、このときにクロック遅延回路13に設定されている遅延量(例えば1300ps)をメモリ32に記憶する。
そして、ステップS6において、パス数がフェイル数を上回る場合には(ステップS6:Yes)、ステップS8に進み、このときにクロック遅延回路13に設定されている遅延量(例えば1300ps)をメモリ32に記憶する。
次に、ステップS9では、校正出力端子Bと接触端子D2を接触させる。ステップS10では、クロック遅延回路13の遅延量を「0」に設定する。ステップS11では、ステップS5と同様に、タイミングコンパレータ18−2が、遅延回路16−2の出力信号をストローブ信号として、基準クロックCLKについてパス/フェイルの判定処理を例えば100回行い、パス数とフェイル数を求める。
ステップS12では、その求めたパス数がフェイル数を上回るか否かの判定を行い、否定判定の場合には(ステップS12:No)、ステップS13に進み、クロック遅延回路13の遅延量を所定量だけ増加させた新たな値に設定してステップS11に戻る。
そして、ステップS12において、パス数がフェイル数を上回ると(ステップS12:Yes)、ステップS14に進み、このときにクロック遅延回路13に設定されている遅延量(例えば1200ps)を記憶する。
そして、ステップS12において、パス数がフェイル数を上回ると(ステップS12:Yes)、ステップS14に進み、このときにクロック遅延回路13に設定されている遅延量(例えば1200ps)を記憶する。
次に、ステップS15では、校正出力端子Bと接触端子D3を接触させる。ステップS16では、クロック遅延回路13の遅延量を「0」に設定する。ステップS17では、ステップS5と同様に、タイミングコンパレータ18−3が、遅延回路16−3の出力信号をストローブ信号として、基準クロックCLKについてパス/フェイルの判定処理を例えば100回行い、パス数とフェイル数を求める。
ステップS18では、その求めたパス数がフェイル数を上回るか否かの判定を行い、否定判定の場合には(ステップS18:No)、ステップS19に進み、クロック遅延回路13の遅延量を所定量だけ増加させた新たな値に設定してステップS17に戻る。
そして、ステップS18において、パス数がフェイル数を上回ると(ステップS18:Yes)、ステップS20に進み、このときにクロック遅延回路13に設定されている遅延量(例えば1100ps)を記憶する。
そして、ステップS18において、パス数がフェイル数を上回ると(ステップS18:Yes)、ステップS20に進み、このときにクロック遅延回路13に設定されている遅延量(例えば1100ps)を記憶する。
次に、ステップS21では、ステップS8、S14、S20で記憶させた遅延量を用いてコンパレータスキューを算出する。このコンパレータスキューは、その3つの遅延量のうちの最大値、最小値をMax、Minとすると、(Max−Min)によって求める。この例では、(1300−1100)=200psとなる。
ところで、従来のコンパレータスキューの測定方法では、以下のような不具合が挙げられる。
(1)従来の測定方法では、クロック遅延回路13によって、その設定するクロック遅延量を徐々に増加(変化)させていくが、その設定値と実際に設定される遅延量との間に、図9に示すように直線性がないのが一般的である。このため、コンパレータスキューの測定結果の精度の向上が図れないという不具合があり、この解決が望まれる。
(2)従来の測定方法では、その測定時の実行時間が長くなってしまうという不具合があり、この解決が望まれる。
そこで、本発明の目的は、上記の点に鑑み、測定精度の向上を図るとともに、その測定時の実行時間の短縮を図るようにしたコンパレータのスキュー測定方法を提供することにある。
(1)従来の測定方法では、クロック遅延回路13によって、その設定するクロック遅延量を徐々に増加(変化)させていくが、その設定値と実際に設定される遅延量との間に、図9に示すように直線性がないのが一般的である。このため、コンパレータスキューの測定結果の精度の向上が図れないという不具合があり、この解決が望まれる。
(2)従来の測定方法では、その測定時の実行時間が長くなってしまうという不具合があり、この解決が望まれる。
そこで、本発明の目的は、上記の点に鑑み、測定精度の向上を図るとともに、その測定時の実行時間の短縮を図るようにしたコンパレータのスキュー測定方法を提供することにある。
上記の課題を解決し本発明の目的を達成するために、本発明は以下のような構成からなる。
第1の発明は、校正対象となるn個のコンパレータと、前記n個のコンパレータへ供給するストローブ信号の各々を遅延させて、n個のコンパレータ間のスキューを調整するn個の第1遅延回路と、校正用の基準信号を受けて所定の振幅で前記n個のコンパレータへ順次供給する校正用ドライバと、前記基準信号を受けて任意に遅延して前記n個の第1遅延回路に供給する第2遅延回路と、を備えた半導体試験装置におけるコンパレータのスキュー測定方法であって、前記n個の第1遅延回路に以前にスキュー調整して取得した各遅延量を設定し、かつ、前記第2遅延回路に所定の遅延量を設定する第1ステップと、前記n個のコンパレータのうちの1つを選択し、この選択したコンパレータに前記基準信号を前記校正用ドライバを経由させて供給すると同時に、前記基準信号を前記第2遅延回路で遅延させたのち、前記選択したコンパレータに対応する第1遅延回路で遅延させてストローブ信号として前記選択したコンパレータに供給する第2ステップと、前記選択されたコンパレータが、前記ストローブ信号の供給タイミングで前記基準信号の良否判定をm回行う第3ステップと、前記第2および第3ステップの処理を、n個のコンパレータのうちの残余の(n−1)個の各コンパレータと、前記残余の各コンパレータに対応する(n−1)個の各第1遅延回路とを用いて行う第4ステップと、
第1の発明は、校正対象となるn個のコンパレータと、前記n個のコンパレータへ供給するストローブ信号の各々を遅延させて、n個のコンパレータ間のスキューを調整するn個の第1遅延回路と、校正用の基準信号を受けて所定の振幅で前記n個のコンパレータへ順次供給する校正用ドライバと、前記基準信号を受けて任意に遅延して前記n個の第1遅延回路に供給する第2遅延回路と、を備えた半導体試験装置におけるコンパレータのスキュー測定方法であって、前記n個の第1遅延回路に以前にスキュー調整して取得した各遅延量を設定し、かつ、前記第2遅延回路に所定の遅延量を設定する第1ステップと、前記n個のコンパレータのうちの1つを選択し、この選択したコンパレータに前記基準信号を前記校正用ドライバを経由させて供給すると同時に、前記基準信号を前記第2遅延回路で遅延させたのち、前記選択したコンパレータに対応する第1遅延回路で遅延させてストローブ信号として前記選択したコンパレータに供給する第2ステップと、前記選択されたコンパレータが、前記ストローブ信号の供給タイミングで前記基準信号の良否判定をm回行う第3ステップと、前記第2および第3ステップの処理を、n個のコンパレータのうちの残余の(n−1)個の各コンパレータと、前記残余の各コンパレータに対応する(n−1)個の各第1遅延回路とを用いて行う第4ステップと、
前記n個のコンパレータのm回の良否判定の処理結果についてそれぞれ取得し、この取得したコンパレータごとの処理結果に基づいてコンパレータスキューを求める第5ステップと、からなる。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることが可能となる。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることが可能となる。
ここで、上記の基準信号とは、典型的には基準クロックであるが、その基準クロックに相当する信号であれば良く、それを含む。
第2の発明は、第1の発明において、前記第3ステップでは、前記コンパレータのm回の良否判定の結果をカウンタで計数するようにし、前記第5ステップでは、n個のコンパレータごとの前記カウンタの各計数値を取得し、この取得した各計数値に基づいてコンパレータスキューを求めるようにした。
これによれば、コンパレータのスキュー測定において、コンパレータごとに各計数値を取得し、この取得した各計数値を活用してコンパレータスキューを求めることが可能となる。
第2の発明は、第1の発明において、前記第3ステップでは、前記コンパレータのm回の良否判定の結果をカウンタで計数するようにし、前記第5ステップでは、n個のコンパレータごとの前記カウンタの各計数値を取得し、この取得した各計数値に基づいてコンパレータスキューを求めるようにした。
これによれば、コンパレータのスキュー測定において、コンパレータごとに各計数値を取得し、この取得した各計数値を活用してコンパレータスキューを求めることが可能となる。
第3の発明は、第2の発明において、前記第5ステップでは、前記取得したカウンタの各計数値について、予め作成してあるストローブ信号の時間差と前記計数値との相関関係を示す計数分布と照合し、前記照合に基づいてコンパレータスキューを求めるようにした。
これによれば、コンパレータのスキュー測定において、カウンタの計数値と予め作成してある計数分布とを活用して、コンパレータスキューを容易に求めることができる。
これによれば、コンパレータのスキュー測定において、カウンタの計数値と予め作成してある計数分布とを活用して、コンパレータスキューを容易に求めることができる。
第4の発明は、第1乃至第3の発明において、前記第1ステップにおいて前記第2遅延回路に設定される所定の遅延量は、前記n個の第1遅延回路の各遅延量を予め調整する際に、前記第2遅延回路に設定される遅延量とした。
これによれば、コンパレータのスキュー測定において、その測定精度を確保することができる。
これによれば、コンパレータのスキュー測定において、その測定精度を確保することができる。
第5の発明は、複数のコンパレータのスキューが予め補正され、その補正後におけるコンパレータチャンネル間のスキューを測定するコンパレータのスキュー測定方法であって、校正用ドライバに対する校正信号の印加に基づいて、現在の当該各コンパレータのフェイル割合を測定する第1ステップと、前記測定したフェイル割合と、予め取得しておいたストローブ信号の時間差に対するフェイル割合の相関関係を示すフェイル数の分布との照合に基づいて、当該コンパレータチャンネルのスキュー時間を求める第2ステップと、前記複数の全てのコンパレータチャンネルに対して前記スキュー時間を求める第3ステップと、を備えるようにした。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることができる。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることができる。
第6の発明は、校正対象となる複数のコンパレータと、前記複数のコンパレータに対応する複数の遅延回路と、校正用ドライバと、を備えた半導体試験装置であって、前記複数のコンパレータは、被測定ICから出力される応答信号を受ける応答信号入力端子と、前記応答信号入力端子で受信する応答信号を所定のタイミングでラッチするストローブ入力端子を備えており、前複数の遅延回路は、前記コンパレータの各ストローブ入力端子に直列接続され、当該各コンパレータに対するストローブのタイミングを調整するものであり、前記被測定ICから出力される応答信号は、当該被測定ICのIC端子、IC電極と接触するICソケット、またはプローブピンを介して前記複数のコンパレータの応答信号入力端子へ伝送され、前記校正用ドライバは、校正信号を発生して、同一タイミング条件且つ同一波形条件で、順次移動させ又は順次切り替えて校正対象の複数のコンパレータの前記応答信号入力端子へ印加するものであり、前複数の遅延回路と前記校正用ドライバを用いて、前記複数のコンパレータチャンネル間のコンパレータスキューを測定するコンパレータスキューの測定方法であって、前記校正用ドライバからの校正信号に基づいて、前記各遅延回路の遅延を調整してコンパレータスキューが最小となる遅延補正量をコンパレータ毎に求める第1ステップと、その求めた前記各遅延補正量を当該各遅延回路にセットした状態で、現在の当該コンパレータのフェイル割合を測定する第2ステップと、その測定した前記フェイル割合と、予め取得しておいたストローブ信号の時間差に対するフェイル割合の相関関係を示すフェイル数の分布との照合に基づいて、当該コンパレータチャンネルのスキュー時間を求める第3ステップと、全てのコンパレータチャンネルに対して前記スキュー時間を求める第4ステップと、求めた全てのスキュー時間の最大値と最小値から、当該装置におけるスキュー量を求める第5ステップと、を備えている。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることができる。
これによれば、コンパレータのスキュー測定において、測定精度の向上、および測定時の実行時間の短縮を図ることができる。
本発明の測定方法によれば、測定精度の向上を図ることができるとともに、その測定時の実行時間の短縮を図ることができる。
以下、本発明の実施の形態を、図面を参照して説明する。
本発明のコンパレータのスキュー測定方法は、図5に示す半導体試験装置に適用できるので、この場合の実施形態について以下に説明する。
ただし、図5に示す半導体試験装置に適用した場合には、テストヘッド1や校正用ドライバ2などの構成は同一であるが、後述するスキュー測定の手順は従来の手順とは異なる。このため、その新たなスキュー測定の手順(プログラム)が、メインフレーム3のメモリ32に格納されている。そして、スキュー測定の際には、制御部31は、後述のようにその手順に従って、テストヘッド1の各回路などの設定制御や、各種の演算処理を行う。
本発明のコンパレータのスキュー測定方法は、図5に示す半導体試験装置に適用できるので、この場合の実施形態について以下に説明する。
ただし、図5に示す半導体試験装置に適用した場合には、テストヘッド1や校正用ドライバ2などの構成は同一であるが、後述するスキュー測定の手順は従来の手順とは異なる。このため、その新たなスキュー測定の手順(プログラム)が、メインフレーム3のメモリ32に格納されている。そして、スキュー測定の際には、制御部31は、後述のようにその手順に従って、テストヘッド1の各回路などの設定制御や、各種の演算処理を行う。
次に、この実施形態に係るスキュー測定方法について、図1および図5を参照して説明する。
なお、この実施形態では、そのスキュー測定に先立って、従来と同様の手順によって遅延回路16−1〜16−3の遅延量TD1〜TD3をそれぞれ予め求めておく。
まず、ステップS31では、セレクタ15−1〜15−3をクロック遅延回路13の出力信号を選択して出力するように設定する。ステップS32では、遅延回路16−1〜16−3に対し、上記の遅延量の調整によって得られた遅延量(遅延時間)TD1〜TD3をそれぞれ設定する。
なお、この実施形態では、そのスキュー測定に先立って、従来と同様の手順によって遅延回路16−1〜16−3の遅延量TD1〜TD3をそれぞれ予め求めておく。
まず、ステップS31では、セレクタ15−1〜15−3をクロック遅延回路13の出力信号を選択して出力するように設定する。ステップS32では、遅延回路16−1〜16−3に対し、上記の遅延量の調整によって得られた遅延量(遅延時間)TD1〜TD3をそれぞれ設定する。
ステップS33では、クロック遅延回路13に所定の遅延量を設定し、その遅延量に固定したままとする。すなわち、遅延回路16−1〜16−3の遅延量TD1〜TD3を求める際に(アジャスト時)、クロック遅延回路13に設定した遅延量と同じ遅延量を設定する。ステップS34では、校正出力端子Bと接触端子D1を接触させる。
ステップS35では、入力端子INの基準クロック(基準信号)CLKを入力し、これをアンドゲート12から出力させて校正用ドライバ2を経てタイミングコンパレータ18−1に供給させる。また、その同じ基準クロックCLKは、クロック遅延回路13で遅延されたのち、セレクタ15−1を経由して遅延回路16−1で遅延されて、これがストローブ信号としてタイミングコンパレータ18−1に供給される。
ステップS35では、入力端子INの基準クロック(基準信号)CLKを入力し、これをアンドゲート12から出力させて校正用ドライバ2を経てタイミングコンパレータ18−1に供給させる。また、その同じ基準クロックCLKは、クロック遅延回路13で遅延されたのち、セレクタ15−1を経由して遅延回路16−1で遅延されて、これがストローブ信号としてタイミングコンパレータ18−1に供給される。
このため、ステップS35では、タイミングコンパレータ18−1は、遅延回路16−1からの出力をストローブ信号として、基準クロックCLKのレベルについてパス/フェイルの判定処理を例えば100回行う。
このとき、基準クロックCLKのレベルが基準電圧VOH以下の場合であって、その判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ19で計数される。一方、基準クロックCLKのレベルが基準電圧VOH以上の場合であって、その判定がパスの場合には、そのパス数は計数されない。ステップS36では、フェイル・カウンタ19の計数値であるフェイル数をメモリ32に格納する。たとえば、このときのフェイル数は「30」とする。
このとき、基準クロックCLKのレベルが基準電圧VOH以下の場合であって、その判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ19で計数される。一方、基準クロックCLKのレベルが基準電圧VOH以上の場合であって、その判定がパスの場合には、そのパス数は計数されない。ステップS36では、フェイル・カウンタ19の計数値であるフェイル数をメモリ32に格納する。たとえば、このときのフェイル数は「30」とする。
次に、ステップS37では、校正出力端子Bと接触端子D2を接触させる。ステップS38では、ステップS35と同様に、タイミングコンパレータ18−2が、遅延回路16−2の出力信号をストローブ信号として、基準クロックCLKのレベルについてパス/フェイルの判定処理を例えば100回行う。このとき、タイミングコンパレータ18−2の判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ19で計数される。ステップS39では、フェイル・カウンタ19の計数値であるフェイル数をメモリ32に格納する。たとえば、このときのフェイル数は「50」とする。
次に、ステップS40では、校正出力端子Bと接触端子D3を接触させる。ステップS41では、ステップS35と同様に、タイミングコンパレータ18−3が、遅延回路16−3の出力信号をストローブ信号として、基準クロックCLKのレベルについてパス/フェイルの判定処理を例えば100回行う。このとき、タイミングコンパレータ18−3の判定がフェイルの場合には、そのフェイル数がフェイル・カウンタ19で計数される。ステップS42では、フェイル・カウンタ19の計数値であるフェイル数をメモリ32に格納する。たとえば、このときのフェイル数は「70」とする。
次に、ステップS43では、ステップS36、S39、S42で記憶したフェイル数に基づいてコンパレータスキューを算出する。このコンパレータスキューの算出は、例えば、その記憶した各フェイル数について、n個のタイミングコンパレータ数(ピン数)に対応して、予めステップS44で作成してある図2に示すような、信号経路長差を時間に換算した時間差とフェイル数の相関関係を示す典型的(標準的)なフェイル数の分布と照合し、この照合に基づいてコンパレータスキューを求める。
具体的には、その記憶したフェイル数「30」、「50」、および「70」を、予め作成してある図2に示すフェイル数の分布に当てはめ、これらのうちの最大値である「70」とその最小値である「30」とを選択し、これらに対応する2つの時間を求め、この求めた2つの時間の差をコンパレータスキューとする(図2参照)。
ここで、図2において、横軸は、アンドゲート12の出力端子から校正用ドライバ2を経由して各タイミングコンパレータの入力端子までに至る経路長と、アンドゲート12の出力端子からクロック遅延回路13、各セレクタ、および各遅延回路を経由して各タイミングコンパレータに至るまでの各経路長との差(経路長差)を、時間に換算した時間差である。また、縦軸は、その時間差に応じた各タイミングコンパレータのフェイル数である。
ここで、図2において、横軸は、アンドゲート12の出力端子から校正用ドライバ2を経由して各タイミングコンパレータの入力端子までに至る経路長と、アンドゲート12の出力端子からクロック遅延回路13、各セレクタ、および各遅延回路を経由して各タイミングコンパレータに至るまでの各経路長との差(経路長差)を、時間に換算した時間差である。また、縦軸は、その時間差に応じた各タイミングコンパレータのフェイル数である。
次に、図2に示すような分布図を使用する理由について、以下に説明する。
図5に示す半導体試験装置において、テストヘッド1や校正用ドライバ2を構成する回路にジッタ(時間軸方向の信号の動き)がない場合には、そのフェイル数の分布図は図3に示すようになり、これが理想的なものである。しかし、実際には上記のジッタが存在するので、そのジッタによってフェイル数の分布は、図2に示すようなものになると考えられるからである。
なお、所望により、校正用ドライバ2へジッタ印加回路(図示せず)と切替スイッチ(図示せず)を内蔵させ、必要なときにジッタを印加するかしないかをON/OFF制御できる構成を追加しても良い。
図5に示す半導体試験装置において、テストヘッド1や校正用ドライバ2を構成する回路にジッタ(時間軸方向の信号の動き)がない場合には、そのフェイル数の分布図は図3に示すようになり、これが理想的なものである。しかし、実際には上記のジッタが存在するので、そのジッタによってフェイル数の分布は、図2に示すようなものになると考えられるからである。
なお、所望により、校正用ドライバ2へジッタ印加回路(図示せず)と切替スイッチ(図示せず)を内蔵させ、必要なときにジッタを印加するかしないかをON/OFF制御できる構成を追加しても良い。
ここで、図2に示すような典型的なフェイル数の分布は、例えば図1と同様の処理によってn個(例えば全コンパレータのチャンネル数が10000個)のタイミングコンパレータのフェイル数を取得し、この取得したフェイル数と上記のジッタの量などを考慮してあらかじめ作成することが可能である。
また、フェイル数の分布は、複数のコンパレータによる変動が小さい場合には、全コンパレータ又は所望数のコンパレータに対するフェイル数の分布を測定し、測定した分布の平均値を求め、これをフェイル数と時間差の相関関係を示す典型的(標準的)なフェイル数の分布として利用しても良い。
また、フェイル数の分布は、複数のコンパレータによる変動が小さい場合には、全コンパレータ又は所望数のコンパレータに対するフェイル数の分布を測定し、測定した分布の平均値を求め、これをフェイル数と時間差の相関関係を示す典型的(標準的)なフェイル数の分布として利用しても良い。
以上説明したように、この実施形態では、ステップS33において、クロック遅延回路13に所定の遅延量を設定し、その遅延量に固定するようにした。このため、従来方式のように、クロック遅延回路13の遅延量を可変させていく場合におけるリニアリティーエラーによるスキュー測定への悪影響を排除できる。従って、この実施形態によれば、スキュー測定の精度を向上させることができる。
また、この実施形態では、図1に示すような手順でスキュー測定を行うので、従来方式に比べて、以下の具体例に示すように、その測定に要する全体の実行時間を大幅に短縮できる。
すなわち、この実施形態ではステップS34〜S36の一連の処理を1単位の測定(単位測定)とし、これに対応する従来方式の単位測定はステップS3〜S8の一連の処理である。この2つの単位測定を比較すると、従来方式のステップS5の処理と実施形態のステップS35の処理は基本的に同じである。
すなわち、この実施形態ではステップS34〜S36の一連の処理を1単位の測定(単位測定)とし、これに対応する従来方式の単位測定はステップS3〜S8の一連の処理である。この2つの単位測定を比較すると、従来方式のステップS5の処理と実施形態のステップS35の処理は基本的に同じである。
しかし、従来方法では、ステップS5〜S7からなる複数回のループ処理(繰り返し処理)が必要となり、この繰り返し処理が例えば16回程度となる。このため、その繰り返し回数16に比例した処理時間がかかる。これに対し、この実施形態では、その繰り返し処理は1回だけである。
上記の例では、タイミングコンパレータが3個の場合の簡明なチャンネル構成例で示したが、実際のシステムでは、タイミングコンパレータの個数(チャンネル数)が10000チャンネルを備えるシステムもある。このため、従来方式では、長い測定時間が必要であった。これに対して、この実施形態では、例えば1/16程度の処理時間で済む。
上記の例では、タイミングコンパレータが3個の場合の簡明なチャンネル構成例で示したが、実際のシステムでは、タイミングコンパレータの個数(チャンネル数)が10000チャンネルを備えるシステムもある。このため、従来方式では、長い測定時間が必要であった。これに対して、この実施形態では、例えば1/16程度の処理時間で済む。
以上説明した実施形態の測定方法は、半導体試験装置が製造される段階や、装置設置後に当該コンパレータを実装する基板の交換時や、新規のソケットボードに交換時、経年変化等により、実装部品のばらつきや配線遅延量のばらつきが発生するので、適宜に実施する必要がある。その実施例について図4を参照して説明する。
この測定方法が適用される半導体試験装置がメーカによって製造されると(ステップS51)、メーカは、従来方法と同様の手順でアジャスト(遅延量の調整)を行ったのち(ステップS52)、図1に示す手順でコンパレータスキュー測定を行う(ステップS53)。
この測定方法が適用される半導体試験装置がメーカによって製造されると(ステップS51)、メーカは、従来方法と同様の手順でアジャスト(遅延量の調整)を行ったのち(ステップS52)、図1に示す手順でコンパレータスキュー測定を行う(ステップS53)。
次に、そのコンパレータスキューの測定結果(測定値)に基づき、そのスキューの合否の判定を行う(ステップS54)。この判定の結果、システムの性能仕様に対して不合格の場合には修理を行い(ステップS55)、再びステップS52に戻る。一方、合格の場合は、メーカはその半導体試験装置を出荷する(ステップS56)。
その出荷された半導体試験装置を設置したユーザは、従来方法と同様の手順でアジャストを行ったのち(ステップS57)、図1に示す手順でコンパレータスキュー測定を行う(ステップS58)。
その出荷された半導体試験装置を設置したユーザは、従来方法と同様の手順でアジャストを行ったのち(ステップS57)、図1に示す手順でコンパレータスキュー測定を行う(ステップS58)。
次に、そのコンパレータスキューの測定結果に基づき、そのスキューの合否の判定を行う(ステップS59)。この判定の結果、システムの性能仕様又は必要なスキュー条件に対して不合格の場合にはメーカに修理を依頼し(ステップS55)、再びステップS52に戻る。一方、合格の場合は、ユーザはその半導体試験装置による試験を開始できる(ステップS60)。
ここで、ユーザは、ステップS58におけるコンパレータスキュー測定は必要に応じて行うようにすれば良い。例えば、半導体試験装置の使用に先立つ場合のようにその都度、行うというように不定期に行ない、あるいはその半導体試験装置の使用を開始後に一定の期間ごとに定期的に行なっても良い。
(他の実施例)
なお、上記の実施例では、本発明のスキュー測定方法を図5に示す半導体試験装置について適用した場合について説明した。
しかし、これは一例であり、適用される半導体試験装置としては、図5に示すようにテストヘッド1に相当するものと、校正用ドライバ2に相当するものとを備えていれば良い。そして、テストヘッド1は、クロック遅延回路13、セレクタ15−1〜15−3に相当する回路、遅延回路16−1〜16−3、およびタイミングコンパレータ18−1〜18−3に相当するものを、少なくとも含んでいれば良い。
また、上記の実施例では、タイミングコンパレータ18−1〜18−3が判定処理するフェイル数をフェイル・カウンタ19で計数し、この計数したファイル数を活用するようにしたが、フェイル・カウンタ19に代えてパスカウンタを設ける構成でも、上述同様にして実施できる。
なお、上記の実施例では、本発明のスキュー測定方法を図5に示す半導体試験装置について適用した場合について説明した。
しかし、これは一例であり、適用される半導体試験装置としては、図5に示すようにテストヘッド1に相当するものと、校正用ドライバ2に相当するものとを備えていれば良い。そして、テストヘッド1は、クロック遅延回路13、セレクタ15−1〜15−3に相当する回路、遅延回路16−1〜16−3、およびタイミングコンパレータ18−1〜18−3に相当するものを、少なくとも含んでいれば良い。
また、上記の実施例では、タイミングコンパレータ18−1〜18−3が判定処理するフェイル数をフェイル・カウンタ19で計数し、この計数したファイル数を活用するようにしたが、フェイル・カウンタ19に代えてパスカウンタを設ける構成でも、上述同様にして実施できる。
1 テストヘッド
2 校正用ドライバ
3 メインフレーム
4 ケーブル
11 オンオフ制御レジスタ
12 アンドゲート
13 クロック遅延回路
15−1〜15−3 セレクタ
16−1〜16−3 遅延回路
17−1〜17−3 レベルコンパレータ
18−1〜18−3 タイミングコンパレータ
19 フェイル・カウンタ
31 制御部
32 メモリ
2 校正用ドライバ
3 メインフレーム
4 ケーブル
11 オンオフ制御レジスタ
12 アンドゲート
13 クロック遅延回路
15−1〜15−3 セレクタ
16−1〜16−3 遅延回路
17−1〜17−3 レベルコンパレータ
18−1〜18−3 タイミングコンパレータ
19 フェイル・カウンタ
31 制御部
32 メモリ
Claims (6)
- 校正対象となるn個のコンパレータと、
前記n個のコンパレータへ供給するストローブ信号の各々を遅延させて、n個のコンパレータ間のスキューを調整するn個の第1遅延回路と、
校正用の基準信号を受けて所定の振幅で前記n個のコンパレータへ順次供給する校正用ドライバと、
前記基準信号を受けて任意に遅延して前記n個の第1遅延回路に供給する第2遅延回路と、
を備えた半導体試験装置におけるコンパレータのスキュー測定方法であって、
前記n個の第1遅延回路に以前にスキュー調整して取得した各遅延量を設定し、かつ、前記第2遅延回路に所定の遅延量を設定する第1ステップと、
前記n個のコンパレータのうちの1つを選択し、この選択したコンパレータに前記基準信号を前記校正用ドライバを経由させて供給すると同時に、前記基準信号を前記第2遅延回路で遅延させたのち、前記選択したコンパレータに対応する第1遅延回路で遅延させてストローブ信号として前記選択したコンパレータに供給する第2ステップと、
前記選択されたコンパレータが、前記ストローブ信号の供給タイミングで前記基準信号の良否判定をm回行う第3ステップと、
前記第2および第3ステップの処理を、n個のコンパレータのうちの残余の(n−1)個の各コンパレータと、前記残余の各コンパレータに対応する(n−1)個の各第1遅延回路とを用いて行う第4ステップと、
前記n個のコンパレータのm回の良否判定の処理結果についてそれぞれ取得し、この取得したコンパレータごとの処理結果に基づいてコンパレータスキューを求める第5ステップと、
からなるコンパレータのスキュー測定方法。 - 前記第3ステップでは、前記コンパレータのm回の良否判定の結果をカウンタで計数するようにし、
前記第5ステップでは、n個のコンパレータごとの前記カウンタの各計数値を取得し、この取得した各計数値に基づいてコンパレータスキューを求めることを特徴とする請求項1に記載のコンパレータのスキュー測定方法。 - 前記第5ステップでは、前記取得したカウンタの各計数値について、予め作成してあるストローブ信号の時間差と前記計数値との相関関係を示す計数分布と照合し、前記照合に基づいてコンパレータスキューを求めるようにしたことを特徴とする請求項2に記載のコンパレータのスキュー測定方法。
- 前記第1ステップにおいて前記第2遅延回路に設定される所定の遅延量は、前記n個の第1遅延回路の各遅延量を予め調整する際に、前記第2遅延回路に設定される遅延量であることを特徴とする請求項1乃至請求項3の何れかに記載のコンパレータのスキュー測定方法。
- 複数のコンパレータのスキューが予め補正され、その補正後におけるコンパレータチャンネル間のスキューを測定するコンパレータのスキュー測定方法であって、
校正用ドライバに対する校正信号の印加に基づいて、現在の当該各コンパレータのフェイル割合を測定する第1ステップと、
前記測定したフェイル割合と、予め取得しておいたストローブ信号の時間差に対するフェイル割合の相関関係を示すフェイル数の分布との照合に基づいて、当該コンパレータチャンネルのスキュー時間を求める第2ステップと、
前記複数の全てのコンパレータチャンネルに対して前記スキュー時間を求める第3ステップと、
を備えることを特徴とするコンパレータのスキュー測定方法。 - 校正対象となる複数のコンパレータと、前記複数のコンパレータに対応する複数の遅延回路と、校正用ドライバと、を備えた半導体試験装置であって、
前記複数のコンパレータは、被測定ICから出力される応答信号を受ける応答信号入力端子と、前記応答信号入力端子で受信する応答信号を所定のタイミングでラッチするストローブ入力端子を備えており、
前複数の遅延回路は、前記コンパレータの各ストローブ入力端子に直列接続され、当該各コンパレータに対するストローブのタイミングを調整するものであり、
前記被測定ICから出力される応答信号は、当該被測定ICのIC端子、IC電極と接触するICソケット、またはプローブピンを介して前記複数のコンパレータの応答信号入力端子へ伝送され、
前記校正用ドライバは、校正信号を発生して、同一タイミング条件且つ同一波形条件で、順次移動させ又は順次切り替えて校正対象の複数のコンパレータの前記応答信号入力端子へ印加するものであり、
前複数の遅延回路と前記校正用ドライバを用いて、前記複数のコンパレータチャンネル間のコンパレータスキューを測定するコンパレータスキューの測定方法であって、
前記校正用ドライバからの校正信号に基づいて、前記各遅延回路の遅延を調整してコンパレータスキューが最小となる遅延補正量をコンパレータ毎に求める第1ステップと、
その求めた前記各遅延補正量を当該各遅延回路にセットした状態で、現在の当該コンパレータのフェイル割合を測定する第2ステップと、
その測定した前記フェイル割合と、予め取得しておいたストローブ信号の時間差に対するフェイル割合の相関関係を示すフェイル数の分布との照合に基づいて、当該コンパレータチャンネルのスキュー時間を求める第3ステップと、
全てのコンパレータチャンネルに対して前記スキュー時間を求める第4ステップと、
求めた全てのスキュー時間の最大値と最小値から、当該装置におけるスキュー量を求める第5ステップと、
を備えることを特徴とするコンパレータのスキュー測定方法。
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