JP4249831B2 - タイミング校正方法、タイミング校正装置及びこのタイミング校正装置を備えたｉｃ試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は例えばＩＣ試験装置に適用した好適なタイミング校正方法、タイミング校正装置及びこのタイミング校正装置を具備したＩＣ試験装置に関する。
【０００２】
【従来の技術】
図４にＩＣ試験装置の概略構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２，タイミング発生器１１３，波形フォーマッタ１１４，論理比較器１１５，ドライバ１１６，アナログ比較器１１７，不良解析メモリ１１８，論理振幅基準電圧源１２１，比較基準電圧源１２２，デバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作成した試験プログラムに従って主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験ＩＣ１１９に印加し記憶させる。
【０００４】
被試験ＩＣ１１９から読み出した応答信号はアナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生ごとに不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
ここで、タイミング発生器１１３は被試験ＩＣ１１９に与える試験パターン信号の波形の立上がりのタイミング及び立下りのタイミングを規定するタイミングと、論理比較器１１５で論理比較のタイミングを規定するストローブパルスのタイミングを発生する。
これらの各タイミングは利用者が作成した試験プロクラムに記載され、利用者が意図したタイミングで被試験ＩＣ１１９を動作させ、またその動きが正常か否かを試験できるように構成されている。
【０００６】
つまり、被試験ＩＣ１１９の各入力端子に与える試験パターン信号の位相は、通常は同一位相に揃えた状態で試験を行うが、動作の限界を試験する場合には、各入力端子に与える試験パターン信号のそれぞれに位相差を与え、その位相差を限界まで拡げた状態でも被試験ＩＣ１１９が正常に動作するか否かを試験する。各試験パターン信号に位相差を持たせたり、同一の位相に揃えたりするために波形フォーマッタ１１４内には試験パターン信号の位相を例えば２ns程度のピッチで位相設定を行う位相設定回路と、この位相設定回路のリニアリティ誤差を補正する位相補正回路とが設けられる。
【０００７】
図５はその様子を示す。波形フォーマッタ１１４に位相設定回路１１４Ａと位相補正回路１１４Ｂとが縦続接続されて設けられ、位相設定回路１１４Ａに適当な遅延時間を設定することにより、ドライバ１１６からＩＣソケットＳＫに供給される試験パターン信号の位相が設定される。
タイミング発生器１１３にはクロック発生器１１３Ａとテスト周期発生器１１３Ｂと、コントローラ１１３Ｃとが設けられ、テスト周期発生器１１３Ｂがテスト周期を発生し、このテスト周期に従ってクロック発生器１１３ＡがクロックＣＬＫを発生する。
【０００８】
波形フォーマッタ１１４は、このクロックＣＬＫのタイミングから位相設定回路１１４Ａと位相補正回路１１４Ｂに設定される遅延時間に従って試験パターン信号の立上がりのタイミング及び立下りのタイミングが規定され、試験パターン信号の実波形を生成する。
ここで、従来のＩＣ試験装置で行われているタイミング校正方法を図６を用いて説明する。
【０００９】
図６に示す例では、３つのチャンネルＣＨ１，ＣＨ２，ＣＨ３のタイミングを校正する場合を示す。
▲１▼ 各波形フォーマッタ１１４に設けた位相設定回路１１４Ａに基準となる或る設定値Ｂ１，Ｂ２，Ｂ３を設定した状態で他の測定基準系（例えばオシロスコープ）を用いて各ドライバ１１６が出力する試験パターン信号の位相差が理想的にＯ_PSとなるように、各チャンネルＣＨ１，ＣＨ２，ＣＨ３の位相補正回路１１４Ｂを用いて調整する。
【００１０】
このときの位相補正回路１１４Ｂの遅延時間はＣ１，Ｃ２，Ｃ３である。各チャンネルＣＨ１，ＣＨ２，ＣＨ３のタイミング発生器１１３から位相設定回路１１４Ａまでの遅延時間Ａ１，Ａ２，Ａ３と、各ドライバ１１６からＩＣソケットＳＫの端子までの遅延時間Ｄ１，Ｄ２，Ｄ３は各チャンネルごとに固有値である。
【００１１】
▲２▼ 全てのドライバ１１６の出力がＩＣソケットＳＫの各端子部分において位相が揃えられた状態で、各ドライバ１１６の出力をリレーマトリクス１２４を通じて選択的にタイミング発生器１１３に帰還させ、閉ループ１２５を形成し、閉ループ発振回路を形成する。
閉ループ１２５にはそれぞれに位相設定回路１１４Ａと位相補正回路１１４Ｂの各遅延時間Ｂ１，Ｂ２，Ｂ３及びＣ１，Ｃ２，Ｃ３と、タイミング発生器１１３から波形フォーマッタ１１４までの回路の遅延時間Ａ１，Ａ２，Ａ３と、ドライバ１１６の出力端子からリレーマトリクス１２４を通じてタイミング発生器１１３までの信号伝送路の遅延時間Ｅ１，Ｅ２，Ｅ３の全遅延時間Ａ１＋Ｂ１＋Ｃ１＋Ｅ１，Ａ２＋Ｂ２＋Ｃ２＋Ｅ２，Ａ３＋Ｂ３＋Ｃ３＋Ｅ３で決まる周期のループ発振が開始される。このループ発振周波数を周波数測定手段１１３Ｄで測定し、各ドライバ１１６の出力が同一位相に合致した条件下にある各閉ループの基準となる全遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３を計測し、この計測した全遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３を校正値として記憶する。
【００１２】
▲３▼ 環境温度の変化等により、例えばタイミング発生器１１３から位相設定回路１１４Ａまでの信号伝送路の遅延時間Ａ１，Ａ２，Ａ３が、図６Ｃに示すようにＡ１からＡ１′に、Ａ２からＡ２′に、Ａ３からＡ３′に変動する等してタイミング校正が必要とされる場合に、▲２▼と同様に閉ループを構成し、閉ループの発振周波数が▲２▼で測定した状態と同じ周波数、つまり全遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３になるように位相補正回路１１４Ｂを用いて校正する。つまり、Ａ１がＡ１′に変化したのに対し、位相補正回路１１４Ｂでは遅延時間をＣ１からＣ１′に変化させてＡ１からＡ１′に変化した遅延時間の変動を吸収し、▲２▼で測定したループ発振回路の周波数、つまり全遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３を再現する。図６Ｄはその状態を示す。
【００１３】
【発明が解決しようとする課題】
上述したように、従来のタイミング校正は位相設定回路１１４Ａで設定する或る基準と定めた設定値Ｂ１，Ｂ２，Ｂ３を用いてタイミング校正を行っている。しかしながら、位相設定回路１１４Ａの設定値に対する実際の遅延時間は図７に示すように、リニアリティ誤差（設定値に対して実際の遅延時間が異なる値を示す誤差）を持つ、しかもこのリニアリティ誤差は図８に示すように、各チャンネルごとに異なるため、このリニアリティ誤差によって基準とした設定値Ｂ１，Ｂ２，Ｂ３以外の設定値を位相設定回路１１４Ａに設定した場合は、各チャンネルＣＨ１，ＣＨ２，ＣＨ３の位相は同一位相に揃わないことになる。
【００１４】
図６Ｅはその様子を示す。図６Ｅでは位相設定回路１１４Ａに先に基準とした設定値Ｂ１，Ｂ２，Ｂ３とは異なる設定値Ｂ１′，Ｂ２′，Ｂ３′を設定した状態を示す。この設定値Ｂ１′，Ｂ２′，Ｂ３′を設定した場合、位相設定回路１１４Ａの実際の遅延時間はそれぞれにリニアリティ誤差±β１，±β２，±β３を含むため、このリニアリティ誤差±β１，±β２，±β３の分がＩＣソケットＳＫの各端子に供給される信号の位相差θ１，θ２として現れる。
【００１５】
従来のタイミング校正方法の欠点を図９を用いて更に詳細に説明する。図９に示す直線Ａは理想値を示す。折れ線Ｂは位相設定回路１１４Ａの設定値Ｓ１，Ｓ２，Ｓ３……に対する実際の遅延時間ＴＰＤの変化する様子を示す。各設定値Ｓ１，Ｓ２……に対し実際の遅延時間はリニアリティ誤差Δ１，Δ２，Δ３，Δ４……を持っている。
【００１６】
ここで、例えば設定値Ｓ４において理想値に合致するように位相補正回路１１４Ｂの遅延時間をΔ４だけずらして実際の遅延時間をＴＰＤ４からＴＰＤ４′に校正したとすると、設定値Ｓ１，Ｓ４，Ｓ７の位置では理想値に合致しても、他の設定値、図の例ではＳ２，Ｓ３，Ｓ５，Ｓ６では理想値から大きく外れてしまう欠点が生じる。
【００１７】
この発明の目的は位相設定回路１１４Ａにループ発振動作によりタイミング校正した設定値以外の設定値を設定しても、各チャンネルごとに信号の位相差が発生しないタイミング校正方法と、このタイミング校正方法を用いたタイミング校正装置及びタイミング校正装置を備えたＩＣ試験装置を提案するものである。
【００１８】
【課題を解決するための手段】
この発明では位相設定器の一つの設定値を基準設定値と定め、この基準設定値を各チャンネルの位相設定回路に設定し、その設定した設定値の設定状態を利用して信号伝送線路の終端、ＩＣ試験装置の場合はＩＣソケットの各端子部分で、例えばオロスコープ等の他の測定系を用いて同一位相となるように各チャンネルに設けてある位相補正回路の遅延時間を調整する。
【００１９】
各チャンネルの終端の信号の位相が同一位相になる状態に調整した状態で、終端側から始端側に帰還ループを接続し、ループ発振回路を構成し、ループ発振周波数を測定する。このループ発振周波数により位相設定回路と位相補正回路を含む系の全体の全遅延時間を求め、その全遅延時間を基準とする全遅延時間として記憶する。
【００２０】
位相設定回路に基準とした設定値以外の設定値を設定する場合は、その設定しようとする新たな設定値と基準となる設定値との時間差を算出し、その時間差分を基準とする全遅延時間に加減算して目標とする全遅延時間を各チャンネルごとに求め、この状態で閉ループを構成しループ発振させる。
各チャンネルのループ発振周波数が先に求めた目標とする全遅延時間を与える周波数に合致するように、各チャンネルの位相補正回路の遅延時間を調整すれば、各チャンネルの終端における信号の位相は新たな設定値において同一位相の状態に揃えられる。
【００２１】
従って、この発明によるタイミング校正方法によれば、基準となる設定値以外のあらゆる設定値を位相設定回路に設定しても、全ての設定状態で各チャンネルの信号の位相が合致した状態を再現することができる。
【００２２】
【発明の実施の形態】
図１を用いてこの発明の請求項１で提案するタイミング校正方法を説明する。図１では校正すべき信号伝送路が３チャンネル存在する場合を示すが、この発明では必ずしも信号伝送路が複数存在することを要件としない。つまり、単一の信号伝送路に図３に示すように位相設定回路１１４Ａと位相補正回路１１４Ｂが縦続接続されて配置されていればよいものとする。
【００２３】
図１Ａは信号伝送路を本来の信号伝送路として機能させ、始端側から供給した信号が終端まで伝送される状態において、終端に伝送される信号の位相を位相設定回路１１４Ａと位相補正回路１１４Ｂを調整して所望の位相に設定する第１校正動作を実行した様子を示す。
つまり、具体的にＩＣ試験装置を例示して説明すると、各信号伝送チャンネルＣＨ１，ＣＨ２，ＣＨ３のタイミング発生器１１３から位相設定回路１１４Ａまでの信号伝送路の遅延時間がＡ１，Ａ２，Ａ３で、各位相設定回路１１４Ａに設定した遅延時間がＢ１，Ｂ２，Ｂ３であり、ドライバ１１６からＩＣソケットＳＫの各端子までの伝搬遅延時間がＤ１，Ｄ２，Ｄ３であった場合に、このＩＣソケットＳＫの各端子に供給される信号の位相を所望の位相、つまり、この例では同一位相に揃えるには位相補正回路１１４Ｂの各遅延時間がＣ１，Ｃ２，Ｃ３でなければならない状態を示す。従って、位相補正回路１１４Ｂの遅延時間をＣ１，Ｃ２，Ｃ３に調整して第１校正動作を終了する。
【００２４】
第１校正動作によりＩＣソケットの各端子に供給される信号の位相が同一位相に揃えられる。この設定状態のまま、リレーマトリクス１２４を操作して各信号伝送路の終端側、この例ではドライバ１１６の出力側から信号を取り出し、信号伝送路の始端側に帰還させ、位相設定回路１１４Ａと位相補正回路１１４Ｂを含む閉ループを構成し、閉ループ発振回路を形成する。
【００２５】
タイミング発生器１１３には、例えば周波数カウンタのような周波数測定手段１１３Ｄを設け、この周波数測定手段１１３Ｄにより、各ループ発振周波数Ｆ１，Ｆ２，Ｆ３を測定する。各ループのループ発振周波数Ｆ１，Ｆ２，Ｆ３が測定されることにより、そのループ発振周波数Ｆ１，Ｆ２，Ｆ３からループの全遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３が次式で求められる。
【００２６】
ＴＰＤ１＝１／Ｆ１
ＴＰＤ２＝１／Ｆ２
ＴＰＤ３＝１／Ｆ３
図１Ｂはこのループ発振時の各部の遅延時間の様子を示す。図１Ｂに示す遅延時間Ｅ１，Ｅ２，Ｅ３はリレーマトリクス１２５を含む帰還回路の遅延時間を示す。Ｅ１，Ｅ２，Ｅ３が異なる時間長になる理由は、リレーマトリックス１２４の接続ルートの違い等により発生する。
【００２７】
計測して求めた各閉ループの伝搬遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３を校正値として記憶させ、第２校正動作を終了する。
この第２校正動作の終了により実用可能な状態になる。つまり、実用中に例えばタイミング発生器１１３から位相設定回路１１４Ａまでの各チャンネルの遅延時間Ａ１，Ａ２，Ａ３が図１Ｃに示すように、Ａ１からＡ１′に、Ａ２からＡ２′に、Ａ３からＡ３′に変化した場合、または位相設定回路１１４Ａに設定する設定時間をＢ１からＢ１′，Ｂ２からＢ２′，Ｂ３からＢ３′に変化した場合には以下に説明する第３校正動作を実行する。
【００２８】
位相設定回路１１４Ａの設定値に変更がなく、タイミング発生器１１３から位相設定回路１１４Ａまでの遅延時間Ａ１，Ａ２，Ａ３がＡ１′，Ａ２′，Ａ３′に変動しただけの場合は、各チャンネルＣＨ１，ＣＨ２，ＣＨ３を選択的に閉ループに接続し、各ループ発振周波数が第２校正動作で測定した発振周波数Ｆ１，Ｆ２，Ｆ３に合致するように位相補正回路１１４Ｂの遅延時間を設定すれば、ＩＣソケットＳＫの各端子に供給される信号の位相は図１Ａに示す状態を再現することができる。
【００２９】
一方、位相設定回路１１４Ａに設定する設定値を図１Ｄに示すようにＢ１からＢ１′に、Ｂ２からＢ２′に、Ｂ３からＢ３′に変更する場合には、先ずこれらの設定値の変更量（設定値の差）を演算により求める。
例えば設定値Ｂ１＝Ｂ２＝Ｂ３＝４ns（Ｂ１，Ｂ２，Ｂ３は位相設定回路１１４Ａに設定したはずの値であり、リニアリティ誤差を含むものではない）であったものを、Ｂ１′＝Ｂ２′＝Ｂ３′＝６nsに変更した場合には２nsの増加量が得られる。この設定値の増加量を先に校正値として求めた各ループの伝搬遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３に加算し、全遅延時間の目標値ＴＰＤ１′，ＴＰＤ２′，ＴＰＤ３′を
ＴＰＤ１′＝ＴＰＤ１＋２ns
ＴＰＤ２′＝ＴＰＤ２＋２ns
ＴＰＤ３′＝ＴＰＤ３＋２ns
算出し、各チャンネルの閉ループの発振周波数Ｆ１′，Ｆ２′，Ｆ３′が伝搬遅延時間ＴＰＤ１′，ＴＰＤ２′，ＴＰＤ３′を満たす周波数
Ｆ１′＝１／ＴＰＤ１′＝１／（ＴＰＤ１＋２ns）
Ｆ２′＝１／ＴＰＤ２′＝１／（ＴＰＤ２＋２ns）
Ｆ３′＝１／ＴＰＤ３′＝１／（ＴＰＤ３＋２ns）
になるように位相補正回路１１４Ｂの遅延時間Ｃ１，Ｃ２，Ｃ３をＣ１をＣ１′に、Ｃ２をＣ２′，Ｃ３をＣ３′に微調整して第３校正動作を終了する。
【００３０】
第３校正動作において、位相設定回路１１４Ａの実際の遅延時間が２nsの増加分に対してリニアリティ誤差を含んで変更されても、そのリニアリティ誤差分は閉ループの発振周波数がＦ１′，Ｆ２′，Ｆ３′となるように位相補正回路１１４Ｂの設定値をＣ１からＣ１′，Ｃ２からＣ２′，Ｃ３からＣ３′に変更することにより吸収され、結局、信号伝送路の伝搬遅延時間は加算した２nsの増加分だけが真の増加量となる。
【００３１】
従って、この第３校正動作後に各閉ループを解けば、ＩＣソケットＳＫには図１Ｄに示すように、第１校正動作時の同相条件を維持したまま、信号の位相が２ns遅れ位相に設定される。上述では位相設定回路１１４Ａに設定する変更量を２nsとして説明したが、その変更量を任意に選定することによりＩＣソケットＳＫに与えられる信号の位相を第１校正動作で設定した初期条件を維持したまま自由に変更することができる。しかも、その変更される位相には位相設定回路１１４Ａのリニアリティ誤差を含むものでなく、正確なタイミングの設定を行うことができる。
【００３２】
位相設定回路１１４Ａの設定値を自由に変更しても、第３校正動作により正しいタイミングに校正される理由を図２を用いて更に詳細に説明する。図２に示す直線Ａは位相設定回路１１４Ａの設定値を変更した場合にループ発振回路の全遅延時間が変化する理想直線を示す。折れ線Ｂは位相設定回路１１４Ａの設定値を変更した場合に実際の閉ループ内の全遅延時間が変化する様子を示す。図２では位相設定回路１１４Ａに設定する値を２ns，４ns，６ns，８ns…と具体的な数値で示す。
【００３３】
第１校正動作及び校正動作によって閉ループ内の全遅延時間が理想直線Ａ上に位置するＴＰＤ１に校正されたとする。この状態から位相設定回路１１４Ａの設定値を４nsから６nsに変更した場合には、この発明によればその設定値の差２nsを算出し、この２nsを校正値ＴＰＤ１に加算して目標値ＴＰＤ１′を算出する。この目標値ＴＰＤ１′は必然的に理想直線Ａ上に位置している。この目標値ＴＰＤ１′に合致するように位置補正回路１１４Ｂを調整して閉ループの発振周波数を校正すれば、系の全遅延時間は理想値に校正されたことになる。
【００３４】
位相設定回路１１４Ａの設定値を８nsに変更した場合も同様に校正値ＴＰＤ１に設定値の差４nsを校正値ＴＰＤ１に加えて目標値ＴＰＤ１″を算出し、この目標値ＴＰＤ１″に合致するように閉ループの発振周波数を調整すればよい。また設定値を２nsに設定した場合は、校正値ＴＰＤ１から２nsを減算し、目標値ＴＰＤ１°を算出し、この目標値ＴＰＤ１°を満たす発振周波数に調整すればよい。
【００３５】
図３は上述したタイミング校正方法を用いたタイミング校正手段の実施例を示す。この実施例ではＩＣ試験装置にタイミング校正手段を付設した実施例を示す。更に、タイミングの設定を行う信号伝送路はＩＣソケットＳＫに試験パターン信号を供給する信号伝送路である場合を示す。
図３において、図５と対応する部分には同一符号を付して示す。図２に示す１３０はこの出願の請求項３で提案するタイミング校正手段を示す。この発明によるタイミング校正手段１３０は位相設定回路１１４Ａに設定する遅延時間と、位相補正回路１１４Ｂに設定する遅延時間を入力する入力手段１３１と、第１校正動作制御手段１３２と、第２校正動作制御手段１３３と、第３校正動作制御手段１３４と、記憶器１３５と、演算手段１３６とを具備して構成される。
【００３６】
第１校正動作制御手段１３２は各チャンネルの位相設定回路１１４Ａに基準となる遅延設定値、例えば４nsを入力し、位相設定回路１１４Ａの各遅延時間を４nsに設定する。位相設定回路１１４Ａの実際の遅延時間は４ns±βとするリニアリティ誤差±βを含んでいるから、この状態ではＩＣソケットＳＫの各端子に供給される信号（タイミング発生器１１３から与えられる）の位相は同一の位相に揃えられていない。このためＩＣソケットＳＫの各端子に、例えばオシロスコープのような他の測定器を接続し、各ＩＣソケットＳＫの端子部分で信号の位相が同一位相になるように位相補正回路１１４Ｂの遅延時間を調整する。この調整は入力手段１３１から位相補正回路１１４Ｂに設定値を入力して位相補正回路１１４Ｂの遅延時間を調整する。
【００３７】
第１校正動作を終了した時点で第２校正動作制御手段１３３を起動させる。この起動も入力手段１３１から入力して起動させる。第２校正動作制御手段１３３が起動されると、リレーマトリクス１２４が制御されて、各チャンネルのドライバ１１６の出力をタイミング発生器１１３に帰還させ、各チャンネルにおいて選択的にループ発振回路を構成する。
【００３８】
各チャンネルの信号伝送路がループ発振するごとに、各ループ発振周波数を周波数測定手段１１３Ｄで測定し、その測定された周波数からループの伝搬遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３を算出する。この算出した伝搬遅延時間ＴＰＤ１，ＴＰＤ２，ＴＰＤ３を校正値として記憶器１３５に記憶させ、第２校正動作制御手段１３３の制御動作は終了する。
【００３９】
第３校正動作制御手段１３４の起動は操作員の判断により必要に応じて実行される。つまり、信号伝送路のタイミング発生器１１３から位相設定回路１１４Ａまでの遅延時間Ａ１，Ａ２，Ａ３が温度変化、環境の変化により変動した場合、或いは位相設定回路１１４Ａの設定値を変更してＩＣソケットＳＫに印加する試験パターン信号の印加タイミングを変更する場合に、入力手段１３１からの入力によって第３校正動作制御手段１３４を起動する。
【００４０】
第３校正動作制御手段１３４を起動させる目的が各信号伝送路のタイミング発生器１１３から位相設定回路１１４Ａまでの遅延時間Ａ１，Ａ２，Ａ３が第１校正動作時点の遅延時間Ａ１，Ａ２，Ａ３から変動したことを修正する場合には、第３校正動作制御手段１３４はリレーマトリクス１２４を制御し、信号伝送路を閉ループの状態に制御する。各チャンネルのループ発振周波数で求められる伝搬遅延時間が記憶器１３５に記憶した各チャンネルの校正値に等しくなるように入力手段１３１から位相補正回路１１４Ｂに設定値を入力し、位相補正回路１１４Ｂの設定値を制御して終了する。
【００４１】
次に、ＩＣソケットＳＫの各端子に供給する信号の位相を変更するために、位相設定回路１１４Ａの設定値を変更する場合には、その変更を指定するコマンドを入力手段１３１から入力し、タイミング校正手段１３０を位相設定回路１１４Ａの設定値変更モードに設定する。
タイミング校正手段１３０が位相設定回路１１４Ａの設定値変更モードに設定されると、先ず入力手段１３１から新しく設定する遅延時間を入力する。入力された新しい遅延時間設定値は、先に位相設定回路１１４Ａに設定している設定値との差を演算手段１３６で算出する。
【００４２】
この算出した差の遅延時間を記憶器１３５に記憶している各チャンネルの校正値に加算すると共に、位相設定回路１１４Ａの設定値にも加算する。
なお、新しい設定値が既に設定されている設定値より小さい場合は、差の遅延時間値は負の値となり、この場合には差の遅延時間を記憶器１３５から読み出した校正値及び位相設定回路１１４Ａの設定値から引算することになる。
【００４３】
位相設定回路１１４Ａに新しい設定値が設定されると、第３校正動作制御手段１３４はリレーマトリックス１２４を制御し、各信号伝送路を閉ループに切替え、各閉ループの発振周波数を周波数測定手段１１３Ｄで測定する。
この発振周波数で求められる閉ループの伝搬遅延時間が校正値と演算手段１３６で算出した差の遅延時間を加えた値に合致するように、第３校正動作制御手段１３４が位相補正回路１１４Ｂの遅延時間を調整し、位相設定回路１１４Ａの設定値変更モードを終了する。
【００４４】
【発明の効果】
以上説明したように、この発明によれば位相設定回路１１４Ａが持つリニアリティ誤差を吸収し、位相設定回路１１４Ａの設定値をどの設定値に設定してもリニアリティ誤差を除去した正しい遅延時間を設定することができる。この結果、例えばＩＣ試験装置に利用した場合には、被試験ＩＣに与える試験パターン信号の位相を正確に設定できるため、試験の精度を高めることができる利点が得られる。
【図面の簡単な説明】
【図１】この発明によるタイミング校正方法を説明するための図。
【図２】この発明によるタイミング校正方法を更に詳細に説明するための図。
【図３】この発明によるタイミング校正方法を用いたタイミング校正装置をＩＣ試験装置に付設した実施例を説明するためのブロック図。
【図４】ＩＣ試験装置の概要を説明するためのブロック図。
【図５】従来のＩＣ試験装置に用いられているタイミング校正方法を説明するためのブロック図。
【図６】従来のタイミング校正方法を説明するための図。
【図７】位相設定回路が持つリニアリティ誤差を説明するための図。
【図８】位相設定回路が持つリニアリティ誤差の差を説明するための図。
【図９】従来のタイミング校正方法の欠点を説明するためのグラフ。
【符号の説明】
１１３ タイミング発生器
１１４Ａ 位相設定回路
１１４Ｂ 位相補正回路
１２５ 閉ループ

Claims (3)

1. 信号伝送路に位相の調整を行う位相設定回路と、この位相設定回路のリニアリティ誤差を補正する位相補正回路とが縦続接続されて設けられ、上記信号伝送路の終端に出力される信号を始端側に帰還させ、この帰還によって閉ループ発振回路を構成し、この閉ループ発振回路の発振周波数から上記信号伝送路の全遅延時間を計測し、基準となる全遅延時間を定め、環境変化により上記信号伝送路の全遅延時間が変動した場合は、上記閉ループ発振回路を構成して上記全遅延時間を上記基準となる全遅延時間に上記位相補正回路を調整して校正し、常に正しい全遅延時間に維持できるようにしたタイミング校正方法において、
   上記位相設定回路の設定値を変更する場合は、新たに設定する設定値と、上記基準となる設定値との差を求め、この設定値の差を上記基準となる全遅延時間に加減算して目標となる全遅延時間を算出し、上記閉ループ発振回路の発振周波数を上記目標となる全遅延時間に基づく発振周波数になるように上記位相補正回路を調整して校正することを特徴とするタイミング校正方法。
2. Ａ．信号伝送路に縦続接続された位相設定回路及び位相補正回路と、
   Ｂ．上記位相設定回路に基準となる遅延時間を設定した状態で、上記信号伝送路の終端側から始端側に信号を帰還させ、上記信号伝送路と、位相設定回路、位相補正回路とを含む閉ループ発振回路を校正する帰還回路と、
   Ｃ．この帰還回路により、上記閉ループ発振回路が形成された状態で基準となるループ発振周波数を測定し、上記信号伝送路の基準となる全遅延時間を測定する周波数測定手段と、
   Ｄ．上記基準遅延時間以外の遅延時間を上記位相設定回路に設定する場合は、上記基準設定値と新たに設定しようとする設定値との差を求める演算手段と、
   Ｅ．この演算手段で算出した差の時間を上記基準となる全遅延時間に加減算して目標となる全遅延時間を算出する加減算手段と、
   Ｆ．この加減算手段が算出した目標となる全遅延時間に、上記閉ループ発振回路の発振周波数で決まる全遅延時間が合致するように、上記位相補正回路の遅延時間を調整する制御器と、
   を具備して構成したことを特徴とするタイミング校正装置。
3. 請求項２記載のタイミング校正装置を被試験ＩＣに試験パターン信号を与える信号伝送路に適用したことを特徴とするＩＣ試験装置。

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