KR20020010545A - 타이밍 교정방법 및 타이밍 교정기능을 가진 반도체 디바이스 시험장치 - Google Patents

타이밍 교정방법 및 타이밍 교정기능을 가진 반도체 디바이스 시험장치 Download PDF

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KR20020010545A
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Abstract

피시험 반도체 디바이스가 시험시에 장착되는 복수의 출력핀을 선택적으로 타이밍 측정기에 접속하는 핀선택장치의 각 핀 선택경로의 신호전파 지연시간값(TA1, TA2, TA3 …)을 미리 측정하여, 기억하는 동시에, 타이밍 교정시에는, 각 출력핀에 대응하는 시험패턴 신호전송로와 각 핀 선택경로와의 직렬접속회로의 신호전파 지연시간의 값(T1, T2, T3, …)을 측정하여 이 측정값으로부터 상기 기억된 각 핀 선택경로의 신호전파 지연시간값(TA1, TA2, TA3, …)을 차감하여 그 차의 시간(TX1, TX2, TX3 …)가 일정값(TC)이 되도록 시험패턴신호 전송로중의 타이밍 교정기의 지연시간을 조정하여 타이밍 교정을 행한다.

Description

타이밍 교정방법 및 타이밍 교정기능을 가진 반도체 디바이스 시험장치{TIMING CALIBRATION METHOD AND SEMICONDUCTOR DEVICE TESTING APPARATURS HAVING TIMING CALIBRATION FUNCTION}
본 발명은 예를 들어, 반도체 메모리, 혹은 로직회로 등을 혼재한 반도체 디바이스가 정상으로 작동하는지 아닌지를 시험하는 반도체 디바이스 시험장치의 타이밍 교정방법 및 이 타이밍 교정방법을 실현할 수 있는 구성을 장비한 반도체 디바이스 시험장치에 관한 것이다.
도 7에 일반적인 반도체 디바이스 시험장치의 개략적인 구성을 도시한다. 일반적인 반도체 디바이스 시험장치는 그 제어기로서 작동하는 컴퓨터 시스템(10)과, 패턴 발생기(11), 핀 데이터 셀렉터(12), 파형 포매터군(13), 타이밍 교정기군(14), 드라이버군(15), 출력핀군(16), 디바이스 전원(17), 논리비교기(18), 불량해석메모리(19)등에 의해 구성이 되고, 피시험 반도체 디바이스(DUT)는 디바이스 전원(17)으로부터 전원을 공급받아서 작동상태로 되어, 피시험 반도체 디바이스(DUT)의 입력핀 혹은 입력 겸 출력핀은, 출력핀군(16)에 장착되어, 이 출력핀군에 출력되는 시험패턴신호(TPS)가 공급된다.
패턴발생기(11)는 복수채널만큼의 시험패턴데이터(TPD)를 출력한다. 이 복수 채널만큼의 시험패턴데이터는 핀데이터 셀렉터(12)로 피시험 반도체 디바이스(DUT)의 각 핀데이터로서 각 핀 앞으로 배분이 된다.
파형 포매터군(13)은 피시험 반도체 디바이스(DUT)의 입력핀의 수에 충분한 채널수의 파형 포매터군(13)(13-1, 13-2, 13-3,…)을 구비하고, 동시에 복수의 디바이스를 시험하는 경우는, 더욱이 당해 채널수의 복수배의 파형포매터를 구비하여 각 핀 데이터로서 배분된 시험패턴 데이터를 피시험 반도체 디바이스(DUT)의 각 규격(예를 들어 진폭값)에 합치한 파형의 시험패턴신호(TPS)로 정형하여, 이 시험패턴신호를 타이밍 교정기군(14)(14-1, 14-2, 14-3,…)과 드라이버군(15)(15-1, 15-2, 15-3,…)을 통하여 출력핀군(16)(P1, P2, P3,…)에 출력한다.
여기서, 각 출력핀에는 시험패턴신호가 파형포매터와 타이밍 교정기와 드라이버의 직렬접속회로를 거쳐서 공급되고, 이 경로를 반도체 디바이스 시험장치의 각 채널의 시험패턴신호 전송로라 칭한다.
피시험 반도체 디바이스(DUT)가 메모리인 경우에는, 이 시험패턴신호가 피시험 반도체 디바이스(DUT)에 기록된다. 피시험 반도체 디바이스(DUT)에 기록된 시험패턴신호는 피시험 반도체 디바이스(DUT)로부터 판독되고, 그 판독된 출력데이터(OPD)는 논리 비교기(18)에서 기대치 데이터(EPD)와 비교된다.
논리비교기(18)에서 불일치가 검출되면, 그 불일치가 발생한 어드레스와, 불일치가 발생한 시험패턴 등을 불량해석메모리(19)에 기억하여, 불량해석 혹은 불량구제처리 등에 이용한다.
피시험 반도체 디바이스(DUT)의 시험항목중에 피시험 반도체 디바이스(DUT)의 응답성을 묻는 시험이 있다. 이 시험을 여기서는 특히 도시하지 않았으나 타이밍 발생기에서 발생하는 타이밍 신호에 의해 예를 들어 피시험 반도체 디바이스(DUT)의 입력단자에 인가하는 시험패턴신호의 위상을 기준 위상위치로부터 진행방향 혹은 지연방향으로 이동시켜, 어느 위상범위까지 정상으로 기록할 수 있는가를 묻는 시험, 혹은 판독지령신호의 인가 타이밍부터 어느 만큼의 타이밍에서 판독데이터를 출력하는지 여부를 묻는 시험등을 들 수 있다.
이들의 시험을 행하는 데에는 그 전제조건으로서 파현 포매터군(13)과 타이밍 교정기군(14)과, 드라이버군(15)으로 구성되는 각각의 채널의 시험패턴신호 전송로의 신호전파시간값이 일정값으로 맞춰질 필요가 있다.
각각의 채널의 시험패턴신호 전송로의 신호전파시간값을 일정값으로 맞추는 작업을 타이밍 교정이라 칭하고 있다. 이 타이밍 교정을 행하기 위해 타이밍 교정기군(14), 핀선택장치(21), 및 타이밍 측정기(22)가 설치되어 있다.
도 8에 본원 발명의 양도인의 설비내에서 본원 발명의 앞서 시행된 타이밍 교정모드의 접속상태를 도시한다 타이밍 교정모드에서는 출력핀군(16)에 핀 선택장치(21)를 접속하고, 이 핀선택장치(21)에 의해 출력핀군(16)중의 핀을 1개씩 선택하여 타이밍 측정기(22)에 접속한다.
타이밍 측정기(22)는 예를 들어 오실로스코프 혹은 이 종류의 반도체 디바이스 시험장치에 장비되어 있는 타이밍 측정수단을 사용할 수가 있다.
타이밍 교정모드에 있어서, 각 파형 포매터(13-1, 13-2, 13-3, …)는, 핀 데이터 선택장치에 의하여 배분된 시험패턴데이터(TPD)로부터 일정주기의 교정용 펄스신호(PT)를 생성한다.
타이밍 측정기(22)로서 오실로스코프를 사용하는 경우에는 한개의 출력핀, 예를 들어 도 8에 있어서 출력핀(P1)을 기준핀으로 미리 정하여, 이 기준핀에 대하여, 파형포매터(13-1)와 타이미 교정기(14-1)와 드라이버(15-1)로 이루어진 시험패턴신호 전송로를 거쳐서 예를 들어 도 9에 도시한 바와 같이 일정 주기의 교정용 펄스신호(PT)를 전송하고, 이 전송된 교정용 펄스신호의 상승 타이밍을 오실로스코프의 표시화면(OSD)상의 시간축인 가로축의 X축상의 눈금으로 측정하여, 그 눈금위치를 기준위상위치(RPP)로 정하고, 기준핀 이외의 잔여 출력핀에도 각각의 시험패턴신호 전송로를 거쳐서 교정용 펄스를 전송하고, 출력되는 교정용 펄스열의 상승의 타이밍을 그 기준위상위치에 합치시키도록 타이밍 교정기군(14)의 각 지연시간을 조정하여 타이밍 교정을 행한다.
도 10에 핀 선택장치(21)의 내부의 회로구조의 1예를 도시한다. 본 예에서는 릴레이스위치(RS1-1)로부터 RS4-1의 선택 전환에 의하여, 출력핀군(16)(P1, P2, P3…)을 하나씩 출력단자(TOU)에 접속할 수 있는 회로구조로 한 경우를 도시한다. 도 10에 도시한 예에서는 릴레이 스위치(RS1-1, RS2-1, RS3-1, RS4-1)중의 어느것도 접점(a)측에 접속되어서, 출력핀(P1)을 선택하고 있는 상태를 도시한다. 이들의 릴레이 스위치의 직렬접속회로가 핀선택장치에 있어서의, 이 출력핀(P1)을 위한 핀 선택경로로 된다. 이 핀 선택장치의 특징은 어느 출력핀(P1 내지 P16)을 선택한 상태에서도 각 출력핀(P1 내지 P16)으로부터 출력단자(TOU)까지의 각각의 핀 선택경로의 선로길이를 같게 하여, 이에 따라 어느 출력핀(P1 내지 P16)을 선택하여도 핀 선택장치(21)내에서는 지연시간이 같아지도록 고려한 점이다.
더욱이, 핀 선택장치(21)내의 각 신호도체는 프린트 배선으로 형성되고, 특히 고속펄스신호의 파형열화등을 방지하기 위해 소정의 특성 임피던스를 얻도록 마이크로 스크립라인 구조로 만들어져 있다.
그러나, 이들의 핀 선택경로의 신호의 전파지연시간을 모두 일정값으로 맞추는 것은 어렵고 현실적으로는 약간씩은 핀 선택경로간에 지연시간차가 발생하고 있다.
핀 선택장치(21)의 각 핀의 선택상태에 있어서 핀 선택장치(21)내의 각 핀 선택경로간에서 신호의 전파시간에 차가 발생하고 있는 것으로 하면, 그 시간차는타이밍 교정시에 타이밍 교정기군(14)의 교정값에 가산되어 버리고, 타이밍 교정하여도 오히려 핀 선택장치(21)의 내부의 지연시간의 차가 타이밍 오차로서 가산되어 버리는 결점이 있다.
도 11에 그 상태를 도시한다. 도 11에 있어서 TS는 타이밍 교정기군(14)을 조정하여 각 출력핀에 대응한 각 채널의 타이밍 측정기까지의 모든 신호전송경로의 지연시간을 일정시간에 맞추어 넣은 그 일정시간을 도시한다. 이 일정시간(TS)내에 있어서 핀 선택장치(21)내의 각 핀 선택경로간에 지연시간차가 있다고 하면, 각 채널의 모든 신호전송경로의 지연시간의 내역은 도시한 반도체 디바이스 시험장치의 신호전송로에 의한 지연시간(TX1, TX2, TX3,…)과 사선으로 도시한 핀 선택장치(21)내의 핀 선택경로에 의한 지연시간(TA1, TA2, TA3, …)의 합계이다. 핀 선택장치(21)내의 지연시간(TA1, TA2, TA3,…)에 장단의 시간차가 존재하였다고 하면, 반도체 디바이스 시험장치측의 각 시험패턴신호 전송로의 지연시간(TX1, TX2, TX3,…)에는 핀 선택장치(21)내의 각각의 핀 선택경로의 지연시간의 편차에 의한 시간차가 베껴 넣어진다.
따라서, 타이밍 교정후에 핀 선택장치(21)를 떼어낸 상태에서는 각 시험패턴신호 전송로의 지연시간(TX1, TX2, TX3,…)은 핀 선택장치(21)의 지연시간차를 포함하는 것으로 되어, 타이밍 교정이 바르게 행하여졌다고 말하기 어렵다.
또한, 핀 선택장치(21)로서는 도 10에 도시한 구조외에, 프로브(접촉자)를 X-Y-Z 구동기구에 의하여 X-Y-Z방향으로 이동시켜, 프로브에 의하여 타이밍 측정기(22)의 입력단자를 출력핀군(16)에 접속시키는 구조의 핀 선택장치도 존재한다. 이 구조의 핀 선택장치에서도 프로브를 X-Y-Z 방향으로 이동시키는 경우에 프로브와 타이밍 측정기와의 사이를 접속하기 위한 케이블(동축케이블)의 만곡이 변화하고, 이 만곡의 변화에 의해 케이블의 지연시간이 변동하는 현상이 발생하여 상기한 바와 같은 좋지 않은 상황이 발생한다.
본 발명의 목적은 상술한 문제를 해소하고, 핀 선택장치(21)내의 각각의 핀 선택경로의 신호전파 지연시간차가 반도체 디바이스 시험장치의 타이밍 고정에 오차로서 베껴 넣어지는 일이 없는 반도체 디바이스 시험장치의 타임 교정방법을 제안하는 것, 및 이 타이밍 교정방법을 실현하는 구성을 장비한 반도체 디바이스 시험장치를 제안하는 것에 있다.
상기 목적을 달성하기 위해서는, 본 발명의 제1의 면에서는 시험패턴신호를 복수의 시험패턴신호 전송로를 통하여 복수출력핀으로 각각 출력하고, 이것을 사용하여 이 출력핀에 장착된 피시험 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서,
상기 복수의 출력핀을 각각의 출력핀에 대응하여 설치한 핀 선택경로를 통하여, 하나씩 타이밍 측정기에 접속하고,
상기 타이밍 측정기에 의하여 각각의 핀 선택경로의 신호전파 지연시간을 미리 측정하여, 메모리 수단으로 기억하여, 상기 타이밍 측정기에 의하여, 각각의 출력핀에 대응한 상기 시험패턴신호 전송로와, 상기 핀 선택경로와의 직렬 접속회로의 총신호전파지연 시간값을 측정하고,
그 측정값으로부터, 상기 기억한 각 핀 선택경로의 신호전파 지연시간값을 감산하고,
이들 차의 지연시간값이 모든 핀의 채널에서 소정값에 합치하도록 상기 각 시험패턴신호 전송로의 타이밍 교정기의 지연시간을 조정하는 단계를 갖춘, 상기 복수의 시험패턴신호 전송로의 신호전파 지연시간값의 사이의 어긋남을 교정하는 타이밍 교정방법을 제안한다.
본 발명의 제2의 면에서는 시험패턴신호를 복수의 시험패턴신호 전송로를 통하여 복수출력핀에 각각 출력하고, 이것을 사용하여 이 출력핀에 장착된 피시험 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서,
상기 복수의 출력핀을 각각의 출력핀에 대응하여 설치한 핀 선택경로를 통하여 하나씩 타이밍 측정기에 접속하고
상기 타이밍 측정기에 의하여, 각각의 핀 선택경로의 신호전파 지연시간을 미리 측정하여, 메모리 수단으로 기억하고,
이들 출력핀중의 하나를 기준핀으로 정하여, 이 기준핀에 대응한 핀 선택경로의 신호전파 지연시간값을 기준값으로 하고, 상기 기준핀 이외의 잔여의 출력핀의 핀 선택경로의 신호전파 지연시간값과의 사이의 편차값을 구하고,
상기 타이밍 측정기에 의하여, 각각의 출력핀에 대응한 상기 시험패턴신호 전송로와, 상기 핀 선택경로와의 직렬접속회로의 총 신호전파 지연시간값을 측정하고,
상기 측정된 기준핀에 대응한 총신호전파 지연시간값과, 기준핀 이외의 잔여의 출력핀에 대응한 총 신호전파 지연시간값과의 차의 지연시간값을 계산하고,
이들 차의 지연시간값이 상기 편차값에 합치하도록 각 시험패턴신호 전송로의 타이밍 교정기의 지연시간을 조정하는 단계를 갖춘 상기 복수의 시험패턴신호 전송로의 신호전파 지연시간값 사이의 어긋남을 교정하는 타이밍 교정방법을 제안한다.
본 발명의 제3의 면에서는, 패턴 발생기와,
이 패턴 발생기가 출력하는 시험패턴 데이터, 어드레스 신호, 제어신호를 포함한 출력신호를 피시험 반도체 디바이스의 입력 단자핀에 대응한 채널로 배분하는 핀 데이터 셀렉터와,
이 핀 데이터 셀렉터에 의하여 각 채널로 배분된 핀 데이터를 피시험 반도체 디바이스의 규격에 합치한 파형을 갖는 시험패턴신호로 정형하는 포매터군과,
각 시험패턴신호 전송로의 신호전송 지연시간을 교정하기 위한 타이밍 교정기군과,
이 타이밍 교정기군으로부터 출력하는 시험패턴신호를 출력핀군에 출력되는 드라이버군과,
이 시험장치의 작동을 제어하는 컴퓨터 시스템과,
상기 출력핀에 인가되는 시험패턴신호의 인가 타이밍을 측정하는 타이밍 측정기와,
타이밍 고정모드에 있어서 상기 출력핀군에 접속되어, 출력핀군 중의 핀을 하나씩 선택하여 상기 타이밍 측정기에 접속하는 핀 선택경로를 각 핀마다에 형성하는 핀 선택장치를 구비하여 구성되는 타이밍 교정 모드를 갖는 반도체 디바이스 시험장치로서,
상기 컴퓨터 시스템이,
상기 핀 선택장치내의 각 핀 선택경로 마다의 신호전파 지연시간의 측정결과를 기어하는 메모리 수단과,
상기 출력핀군에 인가되는 시험패턴신호가 그 출력핀에 대응한 시험패턴신호 전송로와 핀 선택경로와의 직렬접속회로를 통하여 전송될 때의, 모든 신호지연시간을 타이밍 측정기로 측정하여, 이들의 측정값으로부터 상기 메모리 수단에 기억한, 대응한 상기 핀 선택경로의 지연시간을 차감한 감산수단과,
이 감산수단의 연산결과로서 얻어지는 차의 지연시간값이, 미리 정한 일정값에 수속하도록 상기 타이밍 교정기군의 지연시간을 조정하는 타이밍 제어수단을 구비한 반도체 디바이스 시험장치를 제안한다.
본 발명의 제4의 면에서는 패턴 발생기와,
이 패턴발생기가 출력하는 시험패턴 데이터, 어드레스신호, 제어신호를 포함한 출력신호를 피시험 반도체 디바이스의 입력단자 핀에 대응한 채널에 배분하는 핀 데이터 셀렉터와,
이 핀 데이터 셀렉터에 의하여 각 채널에 배분된 핀 데이터를 피시험 반도체 디바이스의 규격에 합치한 파형을 갖는 시험패턴신호로 정형하는 포매터군과,
각 시험패턴신호 전송로의 신호전파 지연시간을 교정하기 위한 타이밍 교정기군과,
이 타이밍 교정기군으로부터 출력되는 시험패턴신호를 출력핀군에 출력하는 드라이버군과,
이 시험장치의 동작을 제어하는 컴퓨터 시스템과,
상기 출력핀에 인가되는 시험패턴신호의 인가타이밍을 측정하는 타이밍 측정기와,
타이밍 교정모드에 있어서 상기 출력핀군에 접속되어, 출력핀군중의 핀을 하나씩 선택하여 상기 타이밍 측정기에 접속하는 핀 선택경로를 각 핀마다에 형성하는 핀 선택장치를 구비하여 구성되는 타이밍 교정모드를 가진 반도체 디바이스 시험장치로서,
상기 컴퓨터 시스템이,
상기 핀선택장치내의 각 핀 선택경로마다의 신호전파 지연시간의 측정경과를 기억하는 메모리 수단과,
상기 출력핀군 중의 어느 하나를 기준핀으로 정하고, 상기 기억수단에 기억한 이 기준핀의 지연시간값과, 다른 핀의 지연시간값과의 편차값을 구하는 편차값 산출수단과,
상기 출력핀 군에인가된 시험패턴신호가, 그 출력핀에 대응한 시험패턴신호 전송로와 핀 선택경로와의 직렬 접속회로를 통하여 전송된 때의 모든 신호전파 지연시간을 타이밍 측정기로 측정하여, 이들의 측정값중, 기준핀에 대응한 측정값에 대한 그외의 핀에 대응하는 측정값이 각각 상기 편차값 산출수단으로 산출한 편차값에 합치하도록 상기 각 타이밍 교정기의 지연시간을 조정하는 타이밍 제어수단을구비한 반도체 디바이스 시험장치를 제안한다.
도 1은 본 발명의 청구항 1에서 제안하는 타이밍 교정방법을 설명하기 위한 도,
도 2는 본 발명의 제1의 면에서 제안하는 타이밍 교정방법을 실현하는 반도체 디바이스 시험장치의 1실시예를 설명하기 위한 블록도,
도 3은 도 2에 도시한 반도체 디바이스 시험장치의 주요부의 구성을 설명하기 위한 블록도,
도 4, 5는 본 발명의 제2의 면에서 제안하는 타이밍 교정방법을 설명하기 위한 도,
도 6은 본 발명의 제2의 면에서 제안하는 타이밍 교정방법을 실현하기 위한 반도체 디바이스 시험장치의 주요부의 구성을 설명하기 위한 블록도,
도 7은 종래로부터 사용되고 있는 반도체 디바이스 시험장치를 설명하기 위한 블록도,
도 8은 도 7에 도시된 종래의 반도체 디바이스 시험장치에 본원의 양도인의 설비내에서 최초로 시행된 타이밍 교정방법을 설명하기 위한 블록도,
도 9는 도 8에 도시한 상기 최초로 시행된 타이밍 교정방법에 사용한 타이밍 측정기의 일예를 설명하기 위한 표시화면도,
도 10은 도 8에 도시한 핀 선택장치의 내부 구성의 1예를 설명하기 위한 접속도,
도 11은 도 8에 도시한 상기 최초의 시행방법의 결점을 설명하기 위한 도.
"도면의 주요부분에 대한 부호의 설명"
10: 컴퓨터 시스템 10A: 메모리 수단
10B: 감산수산 10C: 타이밍 제어수단
10D: 편차값 산출수단 11: 패턴 발생기
12: 핀 데이터 셀렉터 13: 파형 포매터군
14: 타이밍 교정기군 15: 드라이버군
16: 출력핀군 17: 디바이스 전원
18: 논리 비교기 19: 불량해석 메모리
DUT: 피시험 메모리 디바이스 21: 핀 선택장치
22: 타이밍 측정기
도 1에 본 발명의 제1의 면에서 제안하는 타이밍 교정방법을 도시한다. 또한 각 도면에 있어서 동일기호 또는 참조숫자를 부여한 것은 동일물을 가리킨다.
도 1에 있어서, TC는 시험패턴신호 전송로의 목표로 하는 지연시간을 도시한다. 이것을 여기서는 교정목표값이라고 표기한다.
TA1, TA2, TA3, …는 핀 선택장치(21)의 각각의 핀 선택경로의 지연시간을 나타낸다. 본 발명에서는 이들 지연시간(TA1, TA2, TA3, …)를 미리 측정하여 구하고, 그 측정값을 예를 들어 반도체 디바이스 시험장치를 제어하는 컴퓨터 시스템의 메모리 수단에 기억시키고, 타이밍 교정용 프로그램이 기동됨으로서 판독되어 기지의 시간값으로서 주어진 것으로 한다.
T1, T2, T3, …각 채널 NO. 1, 채널 NO. 2, 채널 NO. 3, …의 모든 신호전송경로의 지연시간 측정값을 도시한다. 이 지연시간 측정값의 내역은 기지의 값을 갖는 핀 선택장치(21)의 각 핀 선택경로의 지연시간(TA1, TA2, TA3,…)와 반도체 디바이스 시험장치측의 신호 전송로의 지연시간(TX1, TX2, TX3, …)의 합계(T1=TA1+TX1, T2=TA2+TX2, T3=TA3+TX3,…)이다.
본 발명의 청구항 1에서 제안하는 타이밍 교정방법에서는, 이 모든 신호전송경로의 지연시간 측정값(T1, T2, T3,…)으로부터 기지의 핀 선택경로의 지연시간값(TA1, TA2, TA3,…)을 각각 차감하여, 그 차의 값(TX1, TX2, TX3,…)이 목표값(TC)과 합치(TX1=TC, TX2=TC, TX3=TC)되어 있으면 그대로 하고 만일 합치되어 있지 않은 (TX1≠TC, TX2≠TC, TX3≠TC,…) 경우는 TX1=TC, TX2=TC, TX3=TC,…의 관계가 되도록 타이밍 교정기군(14)의 각 채널(NO.1, NO.2, NO.3,…)의 지연시간을 조정하여 타이밍 교정을 행한다.
이를 위해서는 도 2에 도시한 바와 같이, 타이밍 측정기(22)는 각 채널의 모든 신호전송경로의 지연시간 측정값(T1, T2, T3,…)을 측정하면 컴퓨터 시스템(10)에 지연시간 측정값(T1, T2, T3, …)을 전송하는 기능을 구비하고 있다. 또, 컴퓨터 시스템(16)은 이송되어온 지연시간 측정값(T1, T2, T3, …)으로부터 각 채널별에 기억되어 있는 핀 선택장치(21)측의 핀 선택경로의 지연시간(TA1, TA2, TA3, …)을 각각 차감하는 감산처리를 시행한다. 차의 값(TX1=T1-TA1, TX2=T2-TA2, TX3=T3-TA3,…)이 목표값(TC)에 일치하지 않는 경우는 컴퓨터 시스템(10)은 대응하는 타이밍 교정기군(14)의 가변지연소자의 지연시간을 조정하여, TX1, TX2, TX3 …가 목표값(TC)에 일치하는 지연시간(TX1', TX2', TX3',…)이 되도록 타이밍 교정을 행한다. 이 타이밍 교정은 컴퓨터 시스템(10)이 타이밍 교정 프로그램을 실행함으로서 자동적으로 실행된다.
모든 채널의 지연시간의 차(TX1, TX2, TX3, …)가 교정목표값(TC)에 합치하는 지연시간(TX1', TX2', TX3',…)으로 조정됨으로서, 반도체 디바이스 시험장치의 각 패턴신호 전송로의 지연시간은 모두 교정목표값(TC)으로 교정된다.
도 3에 상술한 타이밍 교정방법을 실현하기 위해서 컴퓨터 시스템(10)에 새로이 설치한 구성을 도시한다. 컴퓨터 시스템(10)에는 시험을 실행하는 테스트 프로그램, 타이밍 교정을 실행하는 타이밍 교정프로그램 등이 기억되고, 그들 프로그램을 실행하는 수단(도 3에는 컴퓨터 시스템 수단(10X))이 장비되어 있다.
본 발명에서는 이들의 프로그램에 더하여, 메모리 수단(10A)과, 감산수단(10B)(감산처리를 실행하는 프로그램을 포함)과, 타이밍 제어수단(10C)을 부가한 구성을 특징으로 하는 것이다.
메모리 수단(10A)에는 상기한 핀 선택장치(21)의 각 핀 선택경로의 지연시간(TA1, TA2, TA3, …)를 기억시킨다. 또 감산수단(10B)에서는 각 채널별에 측정되는 지연시간(T1, T2, T3, …)으로부터, 각각 핀 선택장치(21)내의 핀 선택경로의 지연시간(TA1, TA2, TA3,…)를 차감하는, TX1=(T1-TA1), TX2=(T2-TA2), TX3=(T3-TA3), …의 감산처리를 행한다.
타이밍 제어수단(10C)은 감산결과, TX1, TX2, TX3, …가 목표값(TC)에 합치하도록 타이밍 교정기군(14)의 각 지연시간을 조정한다.
도 4 및 도 5를 사용하여 본 발명의 제2의 면에서 제안하는 타이밍 교정방법을 설명한다. 본 발명의 제2의 면에서도 핀 선택장치(21)의 각 핀 선택의 지연시간(TA1, TA2, TA3, …)을 미리 측정하여 이 측정결과를 컴퓨터 시스템(10)의 메모리 수단에 기억시킨다. 이와 동시에, 출력핀중의 하나를 기준이 되는 핀을 정하여 그 기준 핀에 대응한 핀 선택경로의 지연시간과 그 밖의 핀의 핀 선택경로의 지연시간과의 편차값(△T1, △T2, △T3,…)을 구하고, 메모리 수단에 기억시킨다. 도 4에 도시한 예에서는 채널(NO.1)의 출력핀을 기준 핀으로 정하고 대응하는 핀 선택경로의 지연시간(TA1)을 기준으로, 그 밖의 핀 선택경로의 지연시간과의 시간차를 편차값(△T1=TA2-TA1, △T2=TA3-TA1, △T3=TA4-TA1',…)으로 한 경우를 도시한다.
타이밍 교정시에는 타이밍 측정기(22)가 측정하는 각 채널의 지연시간(이것은 상술한 바와 같이, 각 채널의 반도체 디바이스 시험장치의 지연시간(TX1, TX2, TX3, TX4,…)와, 핀 선택장치내의 각 핀 선택경로의 지연시간(TA1, TA2, TA3, TA4,)과의 합계(T1, T2, T3, T4,…)와, 상기 기준이 되는 채널의 지연시간(T1)과의 차가, 상기 각 편차값(0, △T1, △T2, △T3,…)이 되도록 타이밍 교정기군(14)의 각 지연시간(TX1, TX2, TX3,…)을 교정하면 도 5에 도시한 바와 같은 반도체 디바이스 시험장치측의 각 패턴신호 전송로의 교정된 지연시간(TX1', TX2', TX3', TX4',…)은 일정한 목표값(TC)에 합치하게 된다.
이 때문에 컴퓨터 시스템(10)에는 도 6에 도시한 바와 같이 핀 선택장치(21)내의 각 핀 선택경로의 지연시간(TA1, TA2, TA3, …)을 기억하는 메모리 수단(10A,)의 외에, 이 메모리 수단(10A)에 기억한 지연시간(TA1, TA2, TA3,…)중의 기준핀에 대응한 핀 선택경로의 지연시간, 예를 들어 TA1을 기준으로 하여 다른 지연시간과의 편차값(△T1, △T2, △T3,…)을 산출하는 편차값 산출수단(10D)과, 타이밍 측정기(22)로부터 이송되어온 기준 핀에 대응한 모든 신호전송경로의 총지연시간 측정값(예를 들어 T1)과, 그외의 출력핀에 대응한 모든 신호전송경로의 총지연시간 측정값(T2, T3, T4,…)과의 시간차가 편차값 산출수단(10D)에서 산출한 편차값(△T1, △T2, △T3,…)에 합치하도록, 타이밍 교정기군(14)의 각 지연시간을 조정하는 타이밍 제어수단(10C)이 설치된다.
이상 설명한 바와같이, 본발명에 의하면 타이밍 교정시에 사용하는 핀 선택장치(21)의 각 핀 선택경로의 지연시간의 편차값이 타이밍 교정결과에 베껴 넣어지는 것을 저지할 수가 있어, 반도체 디바이스 시험장치의 각 시험패턴 전송로의 지연시간을 일정값으로 맞출 수 있다.
이 결과, 반도체 디바이스 시험장치의 타이밍 교정접착도를 높일 수가 있어, 반도체 디바이스 시험장치의 시험결과의 신뢰성을 높일 수 있는 이점을 얻을 수 있다.

Claims (8)

  1. 시험패턴신호를 복수의 시험패턴신호 전송로를 통하여 복수출력핀에 각각 출력하고, 이것을 사용하여 이 출력핀에 장착된 피시험 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서,
    상기 복수의 시험패턴신호 전송로의 신호전파 지연시간값 사이의 어긋남을 교정하는 타이밍 교정방법으로서,
    상기 복수의 출력핀을 각각의 출력핀에 대응하여 설치한 핀 선택경로를 통하여, 하나씩 타이밍 측정기에 접속하고,
    상기 타이밍 측정기에 의하여, 각각의 핀 선택경로의 신호전파 지연시간을 미리 측정하여, 메모리 수단에 기억하고,
    상기 타이밍 측정기에 의하여, 각각의 출력핀에 대응한 상기 시험패턴신호 전송로와, 상기 핀 선택경로와의 직렬 접속회로의 총신호전파지연 시간값을 측정하고,
    그 측정값으로부터, 상기 기억한 각 핀 선택경로의 신호전파 지연시간값을 감산하고,
    이들 차의 지연시간값이 모든 핀의 채널에서 소정값에 합치하도록 상기 각 시험패턴신호 전송로의 타이밍 교정기의 지연시간을 조정하는 단계를 포함한 것을 특징으로 하는 반도체 디바이스 시험장치.
  2. 시험패턴신호를 복수의 시험패턴신호 전송로를 통하여 복수출력핀에 각각 출력하고, 이것을 사용하여 이 출력핀으로 장착된 피시험 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에 있어서,
    상기 복수의 시험패턴신호 전송로의 신호전파 지연시간값 사이의 어긋남을 교정하는 타이밍 교정방법으로서,
    상기 복수의 출력핀을 각각의 출력핀에 대응하여 설치한 핀 선택경로를 통하여 하나씩 타이밍 측정기에 접속하고
    상기 타이밍 측정기에 의하여, 각각의 핀 선택경로의 신호전파 지연시간을 미리 측정하여, 메모리 수단에 기억하고,
    이들 출력핀중의 하나를 기준핀으로 정하여, 이 기준핀에 대응한 핀 선택경로의 신호전파 지연시간값을 기준값으로 하여, 상기 기준핀 이외의 잔여의 출력핀의 핀 선택경로의 신호전파 지연시간값과의 사이의 편차값을 구하고,
    상기 타이밍 측정기에 의하여, 각각의 출력핀에 대응한 상기 시험패턴신호 전송로와, 상기 핀 선택경로와의 직렬접속회로의 총 신호전파 지연시간값을 측정하고,
    상기 측정된 기준핀에 대응한 총 신호전파 지연시간값과, 기준핀 이외의 잔여의 출력핀에 대응한 총 신호전파 지연시간값의 차의 지연시간값을 계산하고,
    이들 차의 지연시간값이 상기 편차값에 합치하도록 각 시험패턴신호 전송로의 타이밍 교정기의 지연시간을 조정하는 단계를 포함한 것을 특징으로 하는 반도체 디바이스 시험장치.
  3. 패턴 발생기와,
    이 패턴 발생기가 출력하는 시험패턴 데이터, 어드레스 신호, 제어신호를 포함한 출력신호를 피시험 반도체 디바이스의 입력단자핀에 대응하는 채널에 배분하는 핀 데이터 셀렉터와,
    이 핀 데이터 셀렉터에 의하여 각 채널에 배분된 핀 데이터를 피시험 반도체 디바이스의 규격에 합치한 파형을 갖는 시험패턴신호로 정형하는 포매터군과,
    각 시험패턴신호 전송로의 신호전송 지연시간을 교정하기 위한 타이밍 교정기군과,
    이 타이밍 교정기군으로부터 출력되는 시험패턴신호를 출력핀군에 출력하는 드라이버군과,
    이 시험장치의 동작을 제어하는 컴퓨터 시스템과,
    상기 출력핀에 인가되는 시험패턴신호의 인가 타이밍을 측정하는 타이밍 측정기와,
    타이밍 교정모드에 있어서 상기 출력핀군에 접속되어, 출력핀군 중의 핀을 하나씩 선택하여 상기 타이밍 측정기에 접속하는 핀 선택경로를 각 핀별로 형성하는 핀 선택장치를 구비하여 구성되는 타이밍 교정 모드를 가진 반도체 디바이스 시험장치로서,
    상기 컴퓨터 시스템이,
    상기 핀 선택장치내의 각 핀 선택경로 마다의 신호전파 지연시간의 측정결과를 기어하는 메모리 수단과,
    상기 출력핀군에 인가되는 시험패턴신호가 그 출력핀에 대응한 시험패턴신호 전송로와 핀 선택경로와의 직렬접속회로를 통하여 전송될 때의, 모든 신호지연시간을 타이밍 측정기로 측정하고, 이들 측정값으로부터 상기 메모리 수단에 기억한, 대응하는 상기 핀 선택경로의 지연시간을 차감하는 감산수단과,
    이 감산수단의 연산결과로서 얻어지는 차의 지연시간값이, 미리 정한 일정값에 수속하도록 상기 타이밍 교정기군의 지연시간을 조정하는 타이밍 제어수단을 포함한 것을 특징으로 하는 반도체 디바이스 시험장치.
  4. 패턴 발생기와,
    이 패턴발생기가 출력하는 시험패턴 데이터, 어드레스신호, 제어신호를 포함한 출력신호를 피시험 반도체 디바이스의 입력단자 핀에 대응하는 채널에 배분하는 핀 데이터 셀렉터와,
    이 핀 데이터 셀렉터에 의하여 각 채널에 배분된 핀 데이터를 피시험 반도체 디바이스의 규격에 합치한 파형을 갖는 시험패턴신호로 정형하는 포매터군과,
    각 시험패턴신호 전송로의 신호전파 지연시간을 교정하기 위한 타이밍 교정기군과,
    이 타이밍 교정기군으로부터 출력되는 시험패턴신호를 출력핀군에 출력하는 드라이버군과,
    이 시험장치의 동작을 제어하는 컴퓨터 시스템과,
    상기 출력핀에 인가되는 시험패턴신호의 인가타이밍을 측정하는 타이밍 측정기와,
    타이밍 교정모드에 있어서 상기 출력핀군에 접속되어, 출력핀군 중의 핀을 하나씩 선택하여 상기 타이밍 측정기에 접속하는 핀 선택경로를 각 핀별로 형성하는 핀 선택장치를 구비하여 구성되는 타이밍 교정모드를 가진 반도체 디바이스 시험장치로서,
    상기 컴퓨터 시스템이,
    상기 핀선택장치내의 각 핀 선택경로마다의 신호전파 지연시간의 측정결과를 기억하는 메모리 수단과,
    상기 출력핀군 중의 어느 하나를 기준핀으로 정하고, 상기 기억수단에 기억한 이 기준핀의 지연시간값과, 다른 핀의 지연시간값과의 편차값을 구하는 편차값 산출수단과
    상기 출력핀 군에 인가된 시험패턴신호가, 그 출력핀에 대응한 시험패턴신호 전송로와 핀 선택경로와의 직렬 접속회로를 통하여 전송될 때의 모든 신호전파 지연시간을 타이밍 측정기로 측정하여, 이들 측정값중, 기준핀에 대응한 측정값에 대한 그 외의 핀에 대응하는 측정값이 각각 상기 편차값 산출수단으로 산출한 편차값에 합치하도록 상기 각 타이밍 교정기의 지연시간을 조정하는 타이밍 제어수단을 포함한 것을 특징으로 하는 반도체 디바이스 시험장치.
  5. 각각이, 파형 포매터와, 타이밍 교정기와, 드라이버와 출력핀의 직렬접속회로로 이루어진 복수의 시험패턴 신호전송로를 포함하고,
    피시험 반도체 디바이스가 상기 복수의 출력핀에 장착되고, 상기 신호전송경로를 거쳐서 전송되는 시험패턴신호에 의하여 시험되는 반도체 디바이스 시험장치에 있어서,
    상기 각각의 시험패턴 신호전송로의 신호전파 지연시간값 사이의 어긋남을 교정하는 타이밍 교정방법으로서,
    상기 각각의 출력핀을 그 핀에 대응한 핀 선택경로를 통하여, 타이밍 측정기에 선택적으로 하나씩 접속하고,
    이들 핀 선택경로의 신호전파 지연시간값(TA1, TA2, TA3)을 타이밍 측정기로 미리 측정하여 메모리 수단에 기억하고,
    각각의 출력핀에 대응한 시험패턴 신호전송경로와, 핀 선택경로와의 직렬접속회로의 총 신호전파 지연시간값(T1, T2, T3, …)을 타이밍 측정기로 측정하고,
    그 측정된 각각의 출력핀의 총 신호전파 지연시간값(T1, T2, T3,)으로부터, 상기 기억한 각각의 출력핀에 대응한 핀 선택경로의 신호전파 지연시간값(TA1, TA2, TA3, …)을 각각 차감하고
    얻어진 차의 신호전파 지연시간값(TX1, TX2, TX3 …)이 미리 정해진 일정값(TX1', TX2', TX3', …=TC)에 수속하도록 상기 모든 시험패턴 신호전송로의 타이밍 교정기의 지연시간을 측정하는 단계를 포함한 것을 특징으로 하는 반도체 디바이스 시험장치.
  6. 각각이 파형 포매터와 타이밍 교정기와, 드라이버와 출력핀의 직렬접속회로로 이루어진 복수의 시험패턴 신호전송로를 포함하고,
    피시험 반도체 디바이스가, 상기 복수의 핀채널의 상기 출력핀에 장착되어서, 상기 시험패턴 신호전송로를 거쳐서 전송되는 시험패턴신호에 의하여 시험되는 반도체 디바이스 시험장치에 있어서,
    상기 각각의 시험패턴 신호전송로의 신호전파 지연시간값 사이의 어긋남을 교정하는 타이밍 교정방법으로서,
    상기 각각의 출력핀을, 그 핀에 대응한 핀 선택경로를 통하여, 타이밍 측정기에 선택적으로 하나씩 접속하고,
    이들 핀 선택경로의 신호전파 지연시간값(TA1, TA2, TA3,)을 미리 측정하여 기억하고,
    이들 출력핀중의 하나(P1)를 기준핀으로 정하여, 이 기준핀을 상기 타이밍 측정기에 선택적으로 접속하는 핀 선택경로의 신호전파 지연시간값(TA1)을 기준값으로 해서, 상기 기준핀 이외의 잔여의 출력핀의 핀 선택경로의 신호전파 지연시간값(TA2, TA3, …)과의 사이의 편차값(△T1=TA2-TA1,△T2=TA3-TA1, …)을 구하고,
    상기 기준핀에 대응한 시험패턴 신호전송로와, 핀 선택경로와의 직렬접속회로의 총신호전파 지연시간값(T1)과, 기준핀 이외의 잔여의 출력핀에 대응한 신혼전송경로와 핀 선택경로와의 직렬접속회로의 총신호전파 지연시간값(T2, T3, …)과의 차인 지연시간값이, 당해 잔여의 출력핀의 상기 편차값에, 각각 합치(T2-T1=△T1, T3-T1=△T2,…)하도록, 상기 모든 시험패턴신호 전송로의 상기 타이밍 교정기의 지연시간을 조정하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 시험장치.
  7. 각각이 파형 포매터와, 타이미 교정기와, 드라이버와 출력핀의 직렬접속회로로 이루어진 복수의 시험패턴신호 전송로를 구비하고,
    피시험 반도체 디바이스가 상기 복수의 핀채널의 상기 출력핀에 장착되어서, 상기 시험패턴신호 전송로를 거쳐서 전송되는 시험패턴신호에 의하여 시험되는 반도체 디바이스 시험장치로서,
    이 반도체 디바이스 시험장치는,
    이 시험장치를 시험모드와 교정모드로 제어하는 컴퓨터 시스템과,
    상기 각각의 시험패턴신호 전송로의 신호전파 지연시간값 사이의 어긋남을 교정하기 위한 타이밍 교정모드에 있어서 사용되는 타이밍 측정기와,
    상기 각각의 출력핀과 상기 타이밍 출력기를 접속하는 복수의 핀 선택경로를 가지고, 이 핀 선택경로를 하나씩 선택하여 각 출력핀을 상기 타이밍 측정기에 하나씩 접속하는 핀 선택장치를 더 포함하고,
    상기 타이밍 측정기와, 상기 각각의 출력핀에 대응한 시험패턴신호 전송로와 핀 선택경로와의 직렬접속회로를 통하여 각각 전송되는 타이밍 교정용 펄스신호를 수신하여 이들 각각의 직렬접속회로의 총신호전파 지연시간값(T1, T2, T3, …)을 측정하고,
    상기 컴퓨터 시스템은,
    미리 측정된 상기 각 핀 선택경로를 통하여 전송되는 타이밍 교정용 펄스 신호의, 각 핀 선택경로마다의 신호전파 지연시간값(TA1, TA2, TA3, …)을 기억하는 기억수단과,
    상기 타이밍 측정기로부터 수신한, 상기 각각의 출력핀에 대응하는 직렬접속회로의 총신호전파 지연시간값(T1, T2, …)으로부터 상기 기억수단에 기억된 각각의 출력핀에 대응한 핀 선택경로의 신호전파 지연시간값(TA1, TA2,…)을 차감하는 감산수단과,
    이 감산수단의 연산결과로서 얻어진 차인 신호전파 지연시간값(TX1, TX2, …)이 미리 정하여진 일정값(TX1', TX2',…=TC)에 수속하도록 상기 각 타이밍 교정기의 지연시간을 조정하는 타이밍 제어수단을 포함한 것을 특징으로 하는 반도체 디바이스 시험장치.
  8. 각각이, 파형 포매터와, 타이밍 교정기와, 드라이버와 출력핀과의 직렬접속회로로 이루어진, 복수의 시험패턴신호 전송로를 포함하고,
    복수의 핀채널을 포함하고,
    피시험 반도체 디바이스가 상기 복수의 출력핀에 장착되어서, 상기 시험패턴신호 전송로를 거쳐서 전송되는 시험패턴신호에 의하여 시험되는 반도체 디바이스 시험장치로서,
    이 반도체 디바이스 시험장치는,
    이 시험장치를 시험모드와 교정모드로 제어하는 컴퓨터 시스템과,
    상기 각각의 시험패턴신호 전송로의 신호전파 지연시간값 사이의 어긋남을 교정하기 위한 타이밍 교정모드에 있어서 사용되는 타이밍 측정기와,
    상기 각각의 출력핀과 상기 타이밍 측정기를 접속하는 복수의 핀선택경로를 가지며, 이 핀 선택경로를 하나씩 선택하여 각 출력핀을 상기 타이밍 측정기에 하나씩 접속하는 핀 선택장치를 더 포함하고,
    상기 타이밍 측정기는, 상기 각각의 출력핀에 대응한 시험패턴신호 전송로와 핀 선택경로와의 직렬접속회로를 통하여 각각 전송되는 타이밍 교정용 펄스신호를 수신하여, 이들 각각의 직렬접속회로의 총신호전파 지연시간값(T1, T2, T3, …)을 측정하고
    상기 컴퓨터 시스템은,
    미리 측정된 상기 각 핀 선택경로를 통하여 전송되는 타이밍 교정용 펄스신호의 각 핀 선택경로마다의 신호전파 지연시간값(TA1, TA2, TA3, …)을 기억하는 기억수단과,
    상기 출력핀군중의 어느 하나를 기준핀으로 정하여, 상기 기억수단에 기억한 이 기준핀의 핀 선택경로의 신호전파 지연시간값(TA1)과 상기 기준핀 이외의 잔여의 출력핀의 핀 선택경로의 신호전파 지연시간값(TA2, TA3, …)과의 편차값(△T1=TA2-TA1, △T2=TA3-TA1, …)을 구하는 편차값 산출수단과,
    상기 기준핀에 대응한 시험패턴신호 전송로와 핀 선택경로와의 직렬접속회로의 총신호전파 지연시간값(T1)과, 기준핀 이외의 잔여의 출력핀의 신호전송경로와 핀 선택경로와의 직렬접속회로의 총신호전파 지연시간값(T2, T3,…)과의 차를 계산하여 이 차의 값이 당해 잔여의 출력핀의, 상기 편차값 산출수단으로 산출한 편차값에 각각 합치(T2-T1-△T1, T3-T1-△T2,…)하도록, 상기 각 타이밍 교정기의 지연시간을 조정하는 타이밍 제어수단을 포함한 것을 특징으로 하는 반도체 디바이스 시험장치.
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