JPH0882654A - 半導体試験装置のｃａｌ．データ転送回路 - Google Patents
半導体試験装置のｃａｌ．データ転送回路Info
- Publication number
- JPH0882654A JPH0882654A JP6305327A JP30532794A JPH0882654A JP H0882654 A JPH0882654 A JP H0882654A JP 6305327 A JP6305327 A JP 6305327A JP 30532794 A JP30532794 A JP 30532794A JP H0882654 A JPH0882654 A JP H0882654A
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Abstract
(57)【要約】
【目的】 半導体試験装置のクロック発生器において、
タイミングデータとＣＡＬ．とを加算処理した校正タイ
ミングデータを、タイミングメモリに必要最小限の時間
で転送できるＣＡＬ．データ転送回路を提供する。 【構成】 タイミングメモリオフライン部１からのタイ
ミングデータ２と、校正値であるＣＡＬ．データ格納レ
ジスタ４からのＣＡＬ．データ５とをＡＤＤＥＲ３で加
えた校正タイミングデータ１３を、ＴＳアドレス９でタ
イミングメモリ６に出力するＴＳカウンタ８部にＡＮＤ
ゲート１０及びＥＸ．ＯＲゲート１１を用いたＴＳ−Ｍ
ａｘレジスタ１２の回路を追加して設け、ＴＳ−Ｍａｘ
レジスタ１２にはユーザがその都度使用する最大の設定
値の数まで格納しておき、そのユーザが使用する数まで
しかＴＳカウンタ８によっては出力させない回路構成。
タイミングデータとＣＡＬ．とを加算処理した校正タイ
ミングデータを、タイミングメモリに必要最小限の時間
で転送できるＣＡＬ．データ転送回路を提供する。 【構成】 タイミングメモリオフライン部１からのタイ
ミングデータ２と、校正値であるＣＡＬ．データ格納レ
ジスタ４からのＣＡＬ．データ５とをＡＤＤＥＲ３で加
えた校正タイミングデータ１３を、ＴＳアドレス９でタ
イミングメモリ６に出力するＴＳカウンタ８部にＡＮＤ
ゲート１０及びＥＸ．ＯＲゲート１１を用いたＴＳ−Ｍ
ａｘレジスタ１２の回路を追加して設け、ＴＳ−Ｍａｘ
レジスタ１２にはユーザがその都度使用する最大の設定
値の数まで格納しておき、そのユーザが使用する数まで
しかＴＳカウンタ８によっては出力させない回路構成。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置におけ
るＣＡＬ．データ転送回路に関する。
るＣＡＬ．データ転送回路に関する。
【０００２】
【従来の技術】図２に、従来技術によるＣＡＬ．転送回
路のブロック図を示す。半導体試験装置のクロック発生
器の中にあってクロック発生をコントロールするコント
ローラ部ではクロックの周期をリアルタイムに変化させ
ることができる。ユーザは、タイミングメモリオフライ
ン部１にクロック周期をリアルタイムに変える為の周期
の設定値を当該タイミングメモリオフライン部の例え
ば、アドレスの１番地には１０ｍｓ、２番地には１５ｎ
ｓ・・・ｍ番地には２０ｎｓというように設定すること
ができる。そして、それをタイミングをセットするカウ
ンタであるＴＳカウンタ（Ｔｉｍｉｎｇ Ｓｅｔ Ｃｏ
ｕｎｔｅｒ）８によって転送指令のアドレスであるＴＳ
アドレス９を用いて１番地〜ｍ番地までのタイミングデ
ータ２を出力する。
路のブロック図を示す。半導体試験装置のクロック発生
器の中にあってクロック発生をコントロールするコント
ローラ部ではクロックの周期をリアルタイムに変化させ
ることができる。ユーザは、タイミングメモリオフライ
ン部１にクロック周期をリアルタイムに変える為の周期
の設定値を当該タイミングメモリオフライン部の例え
ば、アドレスの１番地には１０ｍｓ、２番地には１５ｎ
ｓ・・・ｍ番地には２０ｎｓというように設定すること
ができる。そして、それをタイミングをセットするカウ
ンタであるＴＳカウンタ（Ｔｉｍｉｎｇ Ｓｅｔ Ｃｏ
ｕｎｔｅｒ）８によって転送指令のアドレスであるＴＳ
アドレス９を用いて１番地〜ｍ番地までのタイミングデ
ータ２を出力する。
【０００３】その際に、当該半導体試験装置の回路特性
に固有のものとして必要なＣａｌｉｂｒａｔｉｏｎ Ｄ
ａｔａ（校正値＝以下ＣＡＬ．データと称す）を加味し
て、ユーザが所期の出力を得るべく設定したタイミング
データ２を正しい値にいわば校正済みのタイミングデー
タである校正タイミングデータ１３を得て出力されねば
ならない。そのためには、タイミングメモリオフライン
部１からの出力であるタイミングデータ２とＣＡＬ．デ
ータ５とをＴＳカウンタ８からのＴＳアドレス９によっ
て出力して加算器であるＡＤＤＥＲ３によって加算処理
を行う。そして、ＴＳカウンタ８からのＴＳアドレス９
信号によってタイミングメモリオフライン部１をアクセ
スして格納されているデータのアドレスを次々にインク
リメントしていく。
に固有のものとして必要なＣａｌｉｂｒａｔｉｏｎ Ｄ
ａｔａ（校正値＝以下ＣＡＬ．データと称す）を加味し
て、ユーザが所期の出力を得るべく設定したタイミング
データ２を正しい値にいわば校正済みのタイミングデー
タである校正タイミングデータ１３を得て出力されねば
ならない。そのためには、タイミングメモリオフライン
部１からの出力であるタイミングデータ２とＣＡＬ．デ
ータ５とをＴＳカウンタ８からのＴＳアドレス９によっ
て出力して加算器であるＡＤＤＥＲ３によって加算処理
を行う。そして、ＴＳカウンタ８からのＴＳアドレス９
信号によってタイミングメモリオフライン部１をアクセ
スして格納されているデータのアドレスを次々にインク
リメントしていく。
【０００４】ところが、従来技術のＣＡＬ．データ転送
回路の構成では、ユーザが当該ＣＡＬ．データ転送回路
にアクセスしなければならないとき、ユーザが実際に欲
しい出力データが例えば２個とか１０個しか無い場合で
も、タイミングメモリオフライン部１に格納されている
全ての、例えば、１２８個とか２５６個のデータをタイ
ミングメモリ６に転送してしまう方式となっている。こ
のことは、タイミングメモリ６からの出力である校正タ
イミングデータ１３をフルに必要とする場合には、便利
であった。しかし上記記載のように、必要のないデータ
まで転送してしまうので、少ないデータ数しか必要とし
ない場合には、転送時間が余分にかかるという欠点を有
していた。
回路の構成では、ユーザが当該ＣＡＬ．データ転送回路
にアクセスしなければならないとき、ユーザが実際に欲
しい出力データが例えば２個とか１０個しか無い場合で
も、タイミングメモリオフライン部１に格納されている
全ての、例えば、１２８個とか２５６個のデータをタイ
ミングメモリ６に転送してしまう方式となっている。こ
のことは、タイミングメモリ６からの出力である校正タ
イミングデータ１３をフルに必要とする場合には、便利
であった。しかし上記記載のように、必要のないデータ
まで転送してしまうので、少ないデータ数しか必要とし
ない場合には、転送時間が余分にかかるという欠点を有
していた。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、半導体試験装置内のクロックを発生させる
コントロール部において、タイミングデータとＣＡＬ．
データとを加算処理して校正タイミングデータをタイミ
ングメモリに転送するのがＣＡＬ．データ転送回路であ
るが、その際従来技術では、ＴＳカウンタの動作により
タイミングメモリに対し、ユーザが使用するか否かにか
かわらず、タイミングメモリオフライン部の１番地から
ｍ番地までに格納されているデータの全てを無条件に転
送してしまうために、余分な時間を要しているのを、ユ
ーザが必要とするものだけに限定して、最小限の転送時
間に抑え込むことである。
する課題は、半導体試験装置内のクロックを発生させる
コントロール部において、タイミングデータとＣＡＬ．
データとを加算処理して校正タイミングデータをタイミ
ングメモリに転送するのがＣＡＬ．データ転送回路であ
るが、その際従来技術では、ＴＳカウンタの動作により
タイミングメモリに対し、ユーザが使用するか否かにか
かわらず、タイミングメモリオフライン部の１番地から
ｍ番地までに格納されているデータの全てを無条件に転
送してしまうために、余分な時間を要しているのを、ユ
ーザが必要とするものだけに限定して、最小限の転送時
間に抑え込むことである。
【０００６】
【課題を解決するための手段】従来技術によるＣＡＬ．
データ転送回路の回路構成では、ユーザが、その都度の
作業においては使用しない校正タイミングデータまでも
全て無条件にタイミングメモリに入力してしまうため
に、それに要する転送時間が長時間となってしまうとい
う欠点があったが、それを解決するために本発明におい
ては、次のような回路構成の転送回路とした。
データ転送回路の回路構成では、ユーザが、その都度の
作業においては使用しない校正タイミングデータまでも
全て無条件にタイミングメモリに入力してしまうため
に、それに要する転送時間が長時間となってしまうとい
う欠点があったが、それを解決するために本発明におい
ては、次のような回路構成の転送回路とした。
【０００７】即ち、タイミングデータに校正値であるＣ
ＡＬ．データを加えた校正タイミングデータの出力をコ
ントロールするＴＳカウンタ部に、ＡＮＤゲート及びＥ
Ｘ．ＯＲゲートとを用いたＴＳ−Ｍａｘレジスタの回路
を追加して設けた。そしてまた、ＴＳ−Ｍａｘレジスタ
にはユーザがその都度使用する最大の設定値の数まで格
納しておく。つまり、タイミングデータとＣＡＬ．デー
タとを加算して校正された校正タイミングデータは、ユ
ーザが使用する数までしかＴＳカウンタは出力しない。
従って、ＣＡＬ．データが加算処理されて校正タイミン
グデータを転送する所要時間は格段に減少し最小限に抑
えることが可能となった。
ＡＬ．データを加えた校正タイミングデータの出力をコ
ントロールするＴＳカウンタ部に、ＡＮＤゲート及びＥ
Ｘ．ＯＲゲートとを用いたＴＳ−Ｍａｘレジスタの回路
を追加して設けた。そしてまた、ＴＳ−Ｍａｘレジスタ
にはユーザがその都度使用する最大の設定値の数まで格
納しておく。つまり、タイミングデータとＣＡＬ．デー
タとを加算して校正された校正タイミングデータは、ユ
ーザが使用する数までしかＴＳカウンタは出力しない。
従って、ＣＡＬ．データが加算処理されて校正タイミン
グデータを転送する所要時間は格段に減少し最小限に抑
えることが可能となった。
【０００８】
【作用】近時、被測定対象となるデバイスの多機能化、
大規模化により、当該半導体試験装置においても、その
能力をより大きくして最大限まで対応させているため、
多機能で大規模な被測定対象デバイスの測定に最も便利
なように工夫されているのが実態である。また従来技術
のように無条件に全てのデータを転送してしまう方がハ
ード上の構成もよりシンプルにできたという理由もあっ
た。
大規模化により、当該半導体試験装置においても、その
能力をより大きくして最大限まで対応させているため、
多機能で大規模な被測定対象デバイスの測定に最も便利
なように工夫されているのが実態である。また従来技術
のように無条件に全てのデータを転送してしまう方がハ
ード上の構成もよりシンプルにできたという理由もあっ
た。
【０００９】しかし、実際のユーザにおいて使用される
状況は、多機能で大規模な被測定対象デバイスばかりと
は限らず、むしろ約５０％近くが中機能で規模の小さい
デバイスが被測定対象となっているのが実態である。従
って、常にタイミングメモリから出力すべき校正タイミ
ングデータの数が、タイミングメモリオフライン部のメ
モリ格納能力である１２８個又は２５６個をフルに必要
とするほどにはならない。本発明によれば、被測定対象
デバイスの機能と規模に対応した必要最小限のデータ転
送時間にすることが可能となり、ユーザにとってはより
きめ細かな柔軟性のある使い勝手のよいものとなった。
状況は、多機能で大規模な被測定対象デバイスばかりと
は限らず、むしろ約５０％近くが中機能で規模の小さい
デバイスが被測定対象となっているのが実態である。従
って、常にタイミングメモリから出力すべき校正タイミ
ングデータの数が、タイミングメモリオフライン部のメ
モリ格納能力である１２８個又は２５６個をフルに必要
とするほどにはならない。本発明によれば、被測定対象
デバイスの機能と規模に対応した必要最小限のデータ転
送時間にすることが可能となり、ユーザにとってはより
きめ細かな柔軟性のある使い勝手のよいものとなった。
【００１０】
【実施例】図１は、本発明の実施例の概念を示すブロッ
ク図である。 （１）本発明のＣＡＬ．データ転送回路の構成において
は、タイミングメモリオフライン部１からのタイミング
データ２と回路構成の特性に固有の校正値であるＣＡ
Ｌ．データ５とを加算器であるＡＤＤＥＲ３で加算処理
した校正タイミングデータ１３を、ＴＳアドレス９でア
クセスしてタイミングメモリ６に出力するＴＳカウンタ
８部にＡＮＤゲート１０及びＥＸ．ＯＲゲート１１を用
いて成るＴＳ−Ｍａｘレジスタ１２の回路を追加して設
けた。
ク図である。 （１）本発明のＣＡＬ．データ転送回路の構成において
は、タイミングメモリオフライン部１からのタイミング
データ２と回路構成の特性に固有の校正値であるＣＡ
Ｌ．データ５とを加算器であるＡＤＤＥＲ３で加算処理
した校正タイミングデータ１３を、ＴＳアドレス９でア
クセスしてタイミングメモリ６に出力するＴＳカウンタ
８部にＡＮＤゲート１０及びＥＸ．ＯＲゲート１１を用
いて成るＴＳ−Ｍａｘレジスタ１２の回路を追加して設
けた。
【００１１】（２）ＴＳ−Ｍａｘレジスタ１２には、ユ
ーザがその都度使用する最大の設定値の数まで格納して
おくことができる。つまり、ユーザが使用したい設定値
をタイミングメモリオフライン部１にユーザが設定した
らその件数分を当該ＴＳ−Ｍａｘレジスタ１２に格納す
る。このようにしたことで、ＴＳカウンタ８は、ユーザ
がその都度使用すべくＴＳ−Ｍａｘレジスタ１２に格納
した分だけしか、タイミングデータ２とＣＡＬ．データ
とを加算処理して校正タイミングデータ１３として出力
することはしなくなった。従って、従来技術のようにタ
イミングメモリオフライン部１に設定値が設定されてい
る種類の数分だけ、常に無条件にＴＳカウンタ８がタイ
ミングメモリ６に校正タイミングデータ１３を出力して
しまうことがないので、余分な転送時間が不要となっ
た。
ーザがその都度使用する最大の設定値の数まで格納して
おくことができる。つまり、ユーザが使用したい設定値
をタイミングメモリオフライン部１にユーザが設定した
らその件数分を当該ＴＳ−Ｍａｘレジスタ１２に格納す
る。このようにしたことで、ＴＳカウンタ８は、ユーザ
がその都度使用すべくＴＳ−Ｍａｘレジスタ１２に格納
した分だけしか、タイミングデータ２とＣＡＬ．データ
とを加算処理して校正タイミングデータ１３として出力
することはしなくなった。従って、従来技術のようにタ
イミングメモリオフライン部１に設定値が設定されてい
る種類の数分だけ、常に無条件にＴＳカウンタ８がタイ
ミングメモリ６に校正タイミングデータ１３を出力して
しまうことがないので、余分な転送時間が不要となっ
た。
【００１２】（３）なお、ＴＳカウンタからＴＳアドレ
スでアクセスすることで出力されるタイミングデータの
周期をリアルタイムに変えられる。つまり、ＴＳカウン
タのＴＳアドレスのＴＳ１でアクセスするとタイミング
メモリオフライン部に設定されたアドレスの１番地の設
定値である例えば１０ｎｓが出力される。そして、次の
ＴＳ２では２番地の設定値である例えば１５ｎｓが・・
・ＴＳｍではｍ番地の設定値である２０ｎｓが出力され
るものである。ＴＳｍはＴＳアドレスを発する最大の数
であり、それはＴＳ−Ｍａｘレジスタに設定される最大
の数でもある。 （４）また、本発明によれば、ユーザの都合によりその
都度ユーザが使用したい設定値の種類と数分とが設定で
きるようになったので、ユーザにとっては被測定対象デ
バイスの機能や規模に対応した柔軟で効率的な測定作業
が可能となった。
スでアクセスすることで出力されるタイミングデータの
周期をリアルタイムに変えられる。つまり、ＴＳカウン
タのＴＳアドレスのＴＳ１でアクセスするとタイミング
メモリオフライン部に設定されたアドレスの１番地の設
定値である例えば１０ｎｓが出力される。そして、次の
ＴＳ２では２番地の設定値である例えば１５ｎｓが・・
・ＴＳｍではｍ番地の設定値である２０ｎｓが出力され
るものである。ＴＳｍはＴＳアドレスを発する最大の数
であり、それはＴＳ−Ｍａｘレジスタに設定される最大
の数でもある。 （４）また、本発明によれば、ユーザの都合によりその
都度ユーザが使用したい設定値の種類と数分とが設定で
きるようになったので、ユーザにとっては被測定対象デ
バイスの機能や規模に対応した柔軟で効率的な測定作業
が可能となった。
【００１３】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。従
来技術のＣＡＬ．データ転送回路の構成によれば、ユー
ザがその都度の作業のおいては使用しない校正タイミン
グデータまでも、全てを無条件にタイミングメモリへ出
力してしまうために、その転送時間に長時間を要した
が、本発明では、ユーザがその都度使用する最大の設定
値の数までしかタイミングメモリへは出力しないＣＡ
Ｌ．データの転送回路としたことで、校正タイミングデ
ータの転送に要する時間を格段に減少させることができ
た。例えば、ユーザが２個のデータしか必要としないと
きは最大で２／１２８＝１／６４、又は２／２５６＝１
／１２８となり、１０ヶ必要とする場合は最大で１０／
１２８ １／１３又は１０／２５６ １／２６となる。
ているので、以下に記載されるような効果を奏する。従
来技術のＣＡＬ．データ転送回路の構成によれば、ユー
ザがその都度の作業のおいては使用しない校正タイミン
グデータまでも、全てを無条件にタイミングメモリへ出
力してしまうために、その転送時間に長時間を要した
が、本発明では、ユーザがその都度使用する最大の設定
値の数までしかタイミングメモリへは出力しないＣＡ
Ｌ．データの転送回路としたことで、校正タイミングデ
ータの転送に要する時間を格段に減少させることができ
た。例えば、ユーザが２個のデータしか必要としないと
きは最大で２／１２８＝１／６４、又は２／２５６＝１
／１２８となり、１０ヶ必要とする場合は最大で１０／
１２８ １／１３又は１０／２５６ １／２６となる。
【図１】本発明の実施例の概念を示すブロック図であ
る。
る。
【図２】従来技術のＣＡＬ．データ転送回路の概念を示
すブロック図である。
すブロック図である。
１ タイミングメモリオフライン部 ２ タイミングデータ ３ ＡＤＤＥＲ ４ ＣＡＬ．データ格納レジスタ ５ ＣＡＬ．データ ６ タイミングメモリ ７ 可変遅延回路 ８ ＴＳカウンタ ９ ＴＳアドレス １０ ＡＮＤゲート １１ ＥＸ．ＯＲゲート １２ ＴＳ−Ｍａｘレジスタ １３ 校正タイミングデータ
Claims (1)
- 【請求項１】 タイミングデータ（２）を出力し、任意
のクロック周期のものを任意の種類だけｍ個までをユー
ザが設定できる、タイミングメモリオフライン部（１）
と、 当該半導体試験装置に固有の校正値であるＣＡＬ．デー
タ（５）を出力するＣＡＬ．データ格納レジスタ（４）
と、 タイミングデータ（２）とＣＡＬ．データ（５）とを加
算処理し、校正タイミングデータ（１３）として出力す
るＡＤＤＥＲ（３）と、 校正タイミングデータ（１３）を入力し記憶し、可変遅
延回路（７）に出力するタイミングメモリ（６）と、 タイミングメモリオフライン部（１）とタイミングメモ
リ（６）に対し、タイミングデータ（２）と校正タイミ
ングデータ（１３）とをユーザが設定した種類の数だけ
ＴＳアドレス（９）によって出力指令するＴＳカウンタ
（８）と、 ユーザが使用する最大種類の設定数まで格納することが
可能で、かつユーザがその都度出力するために設定した
種類数までを、ＴＳカウンタ（８）にカウントさせ出力
させるＡＮＤゲート（１０）とＥＸ．ＯＲゲート（１
１）とを用いたレジスタであるＴＳ−Ｍａｘレジスタ
（１２）と、 を具備することを特徴とする半導体試験装置のＣＡＬ．
データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305327A JPH0882654A (ja) | 1994-09-12 | 1994-09-12 | 半導体試験装置のｃａｌ．データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6305327A JPH0882654A (ja) | 1994-09-12 | 1994-09-12 | 半導体試験装置のｃａｌ．データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0882654A true JPH0882654A (ja) | 1996-03-26 |
Family
ID=17943783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6305327A Withdrawn JPH0882654A (ja) | 1994-09-12 | 1994-09-12 | 半導体試験装置のｃａｌ．データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0882654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020010545A (ko) * | 2000-07-27 | 2002-02-04 | 오우라 히로시 | 타이밍 교정방법 및 타이밍 교정기능을 가진 반도체 디바이스 시험장치 |
-
1994
- 1994-09-12 JP JP6305327A patent/JPH0882654A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020010545A (ko) * | 2000-07-27 | 2002-02-04 | 오우라 히로시 | 타이밍 교정방법 및 타이밍 교정기능을 가진 반도체 디바이스 시험장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011120 |