SU739658A1 - Устройство дл контрол пам ти - Google Patents

Description

1

Изобретение относитс  к обпозтн ЗУ.

Известно устройство дл  контрол  пам ти л содержащее дл  задани  последовательности выбираемых адресов, операций, хранени  и обработки результатов ЦВМ. Оно обладал- недостаточным быстродействием при контроле оперативных блоков пам ти .с малым временем обращени ..

Из известных устройств наиболее близКИМ тезсннческвм решением к. изобретению  вл етс  устройство дл  контрол  пам ти, содержащее блок формировани  тестов, выходы кагорого подключены к одним входам блока формировани  импульсов записи ,, и чтени , регистра числа и ёлока сравнени , другие входы/;,которых соединены соответственно с вытсодом блока местнс го управлени , входом устройства и выходом регистра числа, регистр ащюса и JQ блок управлени  .

В этом устройстве можно реализовать лишь тесты дл  проверки блоков пам ти, имек цие в алгоритме построени  после доватбльное обращение по адресам провер емого блока. Реализовать же провер ющие тесты определ ющие сохранность информации по данному адресу, при обретении к другим адресам, невозможно. Это существенно Сужает область применени  устройства, в частности не позвол ет эф(}) использовать его дл  к онтрол  оперативной полупроводниковой пам ти..

Целью изобретени   вл етс  расщиренне области применени  устройства за обеспечени  й уаможности контрол  полупроводниковой оперативной пам ти.

Поставленна  цель достигаетс  тем, .что предложенное устройство содержит дойолнигельный регистр адреса, триггер и коммутатор, выход которого соединен с ВЫХОДОК устройства, а входы подключены соответственно к вьтходам триггера и регистров адреса. Входа триггера и дополнительного регистра а/феса соединены с выходами блока управлени . На чертеже изображена структурна  схемапредложенного устройства. Устройство содержит блок управлени  I, регистр адреса 2, триггер 3, коммутатор 4, блок формировани  импульсов записи и- чпгени  5, блок формировани  тестов 6, дополнительный регистр адреса 7, регистр числа 8, блок сравнени  9, блок останова 10.и блок Местного управлени  11.. Выход коммутатора 4 соединен с выхо дом устройства, а входы подключены соот ветственно к выходам триггера 3 и регистров 2. и 7, Входы триггера 3 и регистра 7 соединены с выходами блока 1. Работу устройства рассмотрим на примере контрол  полупроводникового блока nSMsjTH тестом: типа Талоп. Данный тест предполагает первоначапьну(о за|1ись .по му адресу I ( 1,2,3 ... U ) и О по всем остальным 1 адресам. Цальше тест предполагает поочередное Считывание и контроль записанной информации по J му адресу ( j 1,2,3 ... М и i т j ) и по посто нному J -му адресу с увеличейием на 1 ( -го адреса при переборе всех j -х ащюсбв. Достигаетс -это следующим образом. По сит налам из блока управлени  1 адресный регистр 2 устанавливаетс  в состо ние i -го адреса, триггер 3 устанавливает коммутатор 4 в такое состо ние, по кото рому сигналы адреса регистра 2 проход т через коммутатор 4 на выход устройства. Блок формировани  импульсов аписи и чт ни   5 по сигналам из блока формировани  . „,тестов 6 и блока управлени  I, вы дает на выход устройства сигнал чтени  I. Чт& ., таким образом, производитс  по l -му адресу провер емого .блока пам ги ... . . Регистр 7 устанавливаетс  в состо ние j -го адреса и триггер 3 перебрасываетс  в другое состо ние, подключа  выход устройства через коммутатор 4 к выхоау liemcTpa 7. Блок формировани  импульсов записи и чтени  5 подает по j -му адресу на выход устройства сигнал чтени  О. Сигналом из блока управлени  1 тригге 3 снова перебрасываетс , подключа  выход устройства через коммутатор 4 к выходу регистра 2, который вновь выбирает -ый адрес, по которому производитс  чтение I. Сигналом из блока управлени  1 регистр 7 устанавливаетс  в состо ние {j +1)т-го адреса. Коммутатор 4 .под управлением триггера 3 подключает к выходу, устройства выходы регистр.а 7 и по выбранному (j +1)-му адресу производитс  чтение О.. Дальше производ тс  аналогичные коммутации триггером 3 через KOMMyfaTop 4 выходов регистров 2 и 7 при переборе регистром 7. остальных ( Н - 3) адресов, причем после перебора всех адресов регистром 7 регистр 2 устанавливаетс.  в следующем ( +1)-е состо ние и производ тс  аналогичные коммутации. Считанные из провер емого блока пам ти сигналы подаютс  на регистр 8, а оттуда на блок сравнени  9, который в случае несовпадени  считанной и записанной информации выдает на блок останова 10 сигнал, по которому прекращаетс  работа блока 11 и работа всего устройства. Использование дополнительного адресного регистра, триггера и коммутатора выгодно отличает описанное устройсфво прототипа . Дл  расширени  области приме- : нени  прототипа необходимо применение либрспециализированной вычислительной машины дл  задани  необходимой последоваггельности адресов, специального процессора , что менее эффективно, чем применение дополнительного адрейного регистра , коммутатора и триггера. формула изобретени  Устройство дл  контрол  пам ти, содержащее блок формировани  тестов, выкоторого подключены к одним , дам блока формировани  импульсов записи и чтени , регистра числа и блока сравнени , другие которых соединены соотЁвтственно с выходом блока местного управлени , входом устройства и выходом регистра числа, регистр адреса и блокуправлени , отличающеес   тем, что, с целью расширени  области применени  устройства за счет обеспечени  возможностй контрол  полупроводниковой оперативной пам ти, оно содержит дополнительный регистр адреса, триггер и коммутатор , выход которого соединен с выходом устройства, а входы подключены соответственно к выходам триггера и регистров -- адреса , входы тригге эа и Дополнительного регистра адреса соединены с- выходами блока управлени . Источнгоси информации, прин тые во .внимание при экспертизе 1.Электроника, N 18, 1969, с. 25-24., 2.Информационный лист ВИМИ, № 761464 (прототип).

n

6

s

10

f

Claims (1)

1. Устройство для контроля памяти, содержащее блок формирования тестов, выходы которого подключены к одним входам блока формирования импульсов записи и чтения, регистра числа и блока сравнения, другие входы которых соединены соответственно с выходом блока местного управления, входом устройства и выходом регистра Числа, регистр адреса и блок управления, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения возможности контроля полупроводниковой оперативной памяти, оно содержит дополнительный регистр адреса,, триггер и коммутатор, выход которого соединен с выходом устройства, а входы подключены соответственно к выходам триггера и регистров адреса, входы триггера и Дополнительного регистра адреса соединены с · выходами блока управления.