SU1108511A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

ЗАПОМИПАЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопители, входной регистр, первый регистр адреса , первьй дешифратор адреса, формирователь импульсов, триггеры, блок, сравнени , первый и второй счетчики импульсов, первую группу ключей, элементы ШМ и элементы И, причем информационные входы первого накопител  и одни из входов блока сравнени  подключены к выходам входного регистра , одни из адресных входов первого . и второго накопителей соединены с одними из выходов первого регистра адреса, а другие адресные входы - с одними КЗ выходов первого дешифратора адреса, вход которого подключен к другому выходу первого регистра адреса , вход которого соединен с выходом первого элемента ИЛИ, выход первого элемента И подключен к первьм входам второго и третьего элементов И и счетному входу первого триггера нулевой выход которого подключен к второму входу третьего элемента Ни первому входу второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, единичный выход первого триггера- подключен к первому входу четвертого э/хемента И и второму входу второго элемента И, выход которого соединен с первьи входом первого элемекта ИЛИ, другой выход первого дещифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с вторым входом первого элемента И и с Первым входом п того элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выход блока сравнени  соединен с первым входом шестого элемента И и вторь 1 входом четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, второй вход шестого элемента И соединен с единичным выходом первого триггера, а выход с первым входом первого счетчика импульсов и первым входом треть; его элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а вьрсод - к управл ющему входу первого накопител , выход формировател  импульсов соединен с управл ющим входом входного регистра У1 и вторым входом первого счетчика импульсов, входы седьмого элемента И подключены к выходам второго накопител , выход восьмого элемента И соединен с третьим входом первого элемента ИЛИ и третьим входом первого счетчика импульсов, выход которого подключен к третьим входам первого и шестого элементов И и первому входу дев того элемента И, выход которого соединен с управл ющим входом второго накопител , информационные входы которого и входы входного регистра  вл ютс  одними из входоп уст

Description

ройства, выходами которого  вл ютс  выходы ключей первой группы, второй вход п того элемента И и четвертые входы первого и шестого элементов И  вл ютс  первым управл ющим входом устройства, вторым и третьим управл ющими входами которого  вл ютс  соответственно второй вход дев того и первый вход восьмого элементов И, отличающеес  тем, что, с целью увеличени  информационной емкости устройства, в него введены третий и четвертый накопилеЛк вто рой регистр адреса, второй дешифра ,тор адреса, втора  И треть  группы ключей, элементы И с дев того по шестнадцатый и элементы ШМ с четвертого по восьмой, причем выход п того элемента И подключен к первому входу дес того элемента И, второй вход которого соединен с выходом седьмого элемента И первым входом двенадцатого элемента И и первыми входами четырнадцатого и п тнадцатого элементов И, выходы которых подключены соответственно к первому входу восьмого элемента ИЛИ и к первьш входам четвертого и п того элементов ИЛИ, второй вход и выход четвертого элемента ШШ соединены соответственно с выходом второго элемента И и с входом формировател  импульсов второй вход четырнадцатого элемента И подключен к единичному выходу второго триггера, второму входу восьмого элемента И и первому входу шестнадцатого элемента И, второй вход которого соединен с третьим входом восьмого элемента И и выходом п того элемента ИЛИ, второй вход которого подключен к выходу тринадцатого элемента И, первым управл ющим входам ключей второй группы и третьему входу дес того элемента И, выход которого соединен с первьм входом седьмого элемента ИЛИ, второй вход которого подключен к вьЬсоду двенадцатого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ

первый вход одиннадцатого элемента ИЛИ подключен к первому входу восьмого элемента И, а второй вход - к выходу второго счетчика импульсов, первый вход которого соединен с выходом восьмого элемента И, а второй вход - с выходом дев того элемента И и управл ющим входом третьего накопител , информационные входы которого подключены к выходам входного регистра , а БЬ1ходы - к входам ключей второй группы, выходы которых соединены с одними из входов шестого элемента ИЛИ, выходы которого подключены к другим входам блока сравнени  и входам ключей первой группы, управл ющие входа которых соединены с выходом шестнадцатого элемента И, одни из адресных входов третьего и четвертого накопителей подключены к одним из выходов второго дешифратора адреса , а другие адресные входы - к одним из выходов второго дешифратора адреса, одни из входов которого соединены с другими входами второго регистра адреса, один из входов которого подключен к выходу седьмого элемента ИЛИ,другие входы второго регистра адреса и второго дешифратора адреса соединены с другим выходом первого дешифратора адреса, выход одиннадцатого элемента И подключен к управл ющему входу четвертого накопител , выходы которого соединены с входами тринадцатого элемента И, а информационные входы - с информащ{0нными входами второго накопител , другие входы шестого элемента. ИЛИ подключены к выходам ключей третьей группы, входы которых соединены с выходами первого накопител , а управл ющие входы и вторые управл ющие входы ключей второй группы - с выходом восьмого элемента ИЛИ, второй вход которого подключен к выходу первого счетчика импульсов, другой выход второго дешифратора адреса  вл етс  управл ющим выходом устройства . Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам. Известно запоминающее устройство с самоконтролем,содержащее входной регистр, регистр адреса, дешифратор адреса, блок пам ти, схему сравнени  и первый элемент ИЛИ, счетчик импуль сов, п ть элементов И, два триггера и формирователь импульсов l.1. Недостатком известного устройства  вл етс  невозможность обхода неисправной  чейки Ь блоке пам ти и сохранени  его рабочего объема. Наиболее близким техническим реше нием к изобретению  вл етс  запоминающее устройство с самоконтролем, содержащее основной и дополнительный накопители, входной регистр, регистр адреса, дешифратор адреса, схему сравнени , первый элемент ИЛИ, выход Которого подключен к входу регистра адреса, одни из выходов которого соединены с одними из адресныхвходов накопител , а другой выход подключен к входу дешифратора адреса, одни из выходов которого соединены с другими адресными входами накопител , выходы входного регистра под ключены к информационным входам накопителей и к одним из входов схемы сра нени , другие входы которой соедине ны с выходами основного накопител , второй элемент ИЛИ, п ть элементов И, два триггера, формирователь импульсов , причем вход устройства под ключен к первым входам первого и п того элементов И, выход первого элемента И соединен с первыми входа ми второго и третьего элементов И и счетным входом первого триггера, нулевой выход которого подключен к второму входу третьего элемента И и первому входу второго элемента ИЛ выход которого соединен с вторым вх дом.первого элемента И, единичный выход первого триггера подключен к первому входу .четвертого элемента И и второму входу второго элемента И, выход которого соединен с первым вх дом первого элемента ИЛИ и входом формировател  импульсов, выход кото рого подключен к одному из входов входного регистра, другие выходы ко торого соединены с шинами ввода информации , выход схемы сравнени  под ключен к второму входу четвертого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, другой выход дешифратора адреса подключен к счетному входу второго триггера , нулевой и единичный выходы которого соединены соответственно с третьим входом первого и вторым вхо дом п того элементов И, выход п того элемента И подключен к второму входу первого элемента ИЛИ, дополнительный элемент ИЛИ, первый вход которого подключен к выходу третьего элемента И, а выход дополнительного элемента ИЛИ подключен к управл ющему входу основного накопител , первый дополнительный элемент И, первый вход которого подключен к первому входу первого элемента И, второй вход - к единичному выходV первого триггера, а третий вход первого дополнительного элемента И подключен к выходу схемы сравнени , счетчик импульсов, первый вход которого подключен к выходу первого дополнительного элемента Ник второму входу дополнительного элемента ИЛИ, второй вход - к выходу формировател  импульсов , а выход счетчика импульсов подключен к четвертому входу первого дополнительного элемента И, ключи, дополнительный счетчик импульсов и дополнительные второй, третий и четвертый элементы И, выходы дополнительного накопител  соединены с входами второго дополнительногоэлемента И, выход которого подключен к одним из входов ключей,и третьего дополнительного элемента И, другой вход которого  вл етс  одним из входов первого элемента ИЛИ и третьим входом счетчика импульсов,выход которого подключен к входу дополнительного счетчика импульсов, выход которого  вл етс  одним .из выходов устройства , и к одному из входов четвертого дополнительного элемента И, другой вход которого  вл етс  другим управл ющим входом устройства, а выход соединен с управл ющим входом дополнительного накопител , другие входы ключей соединены с выходами основного накопител , а выходы  вл ютс  выходами устройства С 2-. Недостатком этого устройства  вл етс  то, что при исключении неисправной  чейки накопител  из обращени  сокращаетс  информационна  емкость устройства. Цель изобретени  - увеличение ин формационной емкости устройства лри исключении адреса неисправной  чейки накопител  из эбращени . . Поставленна  цель достигаетс  тем 1то в запоминающее устройство с само контролем, содержащее накопители, входной регистр, первый регистр адреса , первый дешифратор адреса, фор№ рователь импульсов, триггеры, блок сравнени , первый и второй счетчики импульсов, первую группу ключей, элементы ИЛИ и элементы И, причем информационные входа первого накопител  и один из входов блока сравнени  подключены к выходам входного регистра, одни из адресных входов первого и второго накопителей соединены с одними из выходов первого ре Гйстра адреса,а другие адресные входы - с одними из выходов первого дешифратора адреса, вход которого подключен к другому выходу первого регистра адреса, вход которого соеди нен с выходом первого элемента ИЛИ, выход первого элемента И подключен к первым входам второго и третьего элементов И и счетному входу первого триггера, нулевой выход которого подключен к второму входу третьего элемента И и первому входу второго элемента ИЛИ, выход которого соедине с первьм входом первого элемента И, единичный выход первого триггера под ключен к первому входу четвертого элемента И и второму входу второго элемента И, вьсход которого соединен с первым входом первого элемента ШЖ другой выход первого дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с вторым входом первого элемента И и с первым входом п того элемента И, выход которого подключен к второму входу первого элемента ИЛИ выход блока сравнени  соединен с пер вым входом шестого элемента И и вторым входом четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, второй вход шестого элемента И соединен с единичным выходом первого триггера, а выход - с первым входом первого счетчика импульсов и первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а выход - к управл ющему входу первого накопител , выход формировател  импульсов соединен с управл ющим входом входного регистра и вторым входом первого счетчика импульсов, входы седьмого элемента И подключены к выходам второго накопител , выход восьмого элемента И соединен с третьим входом первого элемента ШШ и третьим, входом первого счетчика импульсов, выход которого подключен к третьим входам первого и шестого элементов И и первому входу дев того элемента И, выход которого соединен с управл ющим входом второго накопител , информационный входы которого и входы входного регистра  вл ютс  одними из входов устройства, выходами которого  вл ютс  выходы ключей первой группы, второй вход п того элемента И и четвертые входы первого и шестого элементов И  вл ютс  первым управл ющим входом устройства, вторым и третьим управл ющими входами которого  вл ютс  соответственно второй вход дев того и первый вход восьмого элементов И, введены третий и четвертьй накопители, второй регистр адреса, второй дешифратор адреса, втора  и треть  группы ключей, эл ементы И с дев того по шестнадцатый и элементы ИЛИ с четвертого по восьмой, причем выход п того элемента И подключен к первому входу дес того элемента И, второй вход которого соединен с выходом седьмого элемента И, первым входом двенадцатого элемента И и первыми входами четырнадцатого и п тнадцатого элементов И, выходы которых подключены соответственно к первому входу восьмого элемента ИЖ и к первым входам четвертого и п того элементов ИЛИ, второй вход и выход четвертого элемента ИЛИ соединены соответственно с вьпсодом второго элемента И и с входом формировател  импульсов, второй вход четырнадцатого элемента И подключен к единичному выходу второго триггера, второму входу восьмого элемента И и первому входу шестнадцатого элемента И, второй вход которого соединен с третьим входом восьмого элемента И и выходом п того элемента ИЛИ, второй вход которого подключен к выходу тринадца-. того элемента И, первым управл ющим входам ключей второй группы и третьему входу дес того элемента И, выход которого соединен с первым входом S11 седьмого элемента ИЛИ, второй вход которого подключен к выходу двенадцатого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход одиннадцатого элемента ИЛИ подключен к первому входу восьмого элемента И, а второй вход - к выходу второго счетчика импульсов, первый вход которого соединен с выходом восьмого элемента И, а второй - с выходом дев того элемента И и управ  юв(им входом третьего накопител , информационные вхо ды которого пьд1$лючены к выходам входного регистра, а выходы - к входай ключей второй группы, выходы когорых . соединены с одними иэ входов шестого элемента ИЛИ, выхода которого подключены к другим входам блока сравнени  и входам ключей первой группы, управл ющие входы которых соединены с выходом шестнадцатого элемента И, одни из адресных входов третьего и четвертого накопителей подключены к одним из выходов второго дешифратора адреса, а другие адресные входы - к одним из выходов второго дешифратора адреса, одни из входов которого соединены с другими входа второго регистра адреса, один из входов которого подключен к выходу седьмого элемента ИЛИ, другие входы второго регистра адреса и второго дешифратора адреса соединены с другим выходом первого дешифратора адреса,выход одиннадцатого элемент И подключен к управл ющему входу четвертого накопител , выходы которого соединены с входами тринадцатого элемента И, а информационные входы с информационными входами второго накопител , другие входы шестого эле мента ИЖ подключены к выходам ключей третьей группы, входы которых соединены с выходами первого накопител , а управл ющие входы и вторые управл ющие входы ключей второй груп пы - с выходом восьмого элемента ИШ второй вход которого подключен к вы ходу первого счетчика импульсов, другой выход второго дешифратор а ад реса  вл етс  управл ющим выходом устройства. На чертеже представлена функциональна  схема предложенного устройс ва. Устройство содержит элементы И 1-5 с первого по п тый, первый 6 И второй 7 элементы ИЛИ, первый 8 и 16 второй 9 триггеры, формирователь 10 импульсов, входной регистр 11, первый регистр 12 адреса, первый дешифратор 13 адреса, блок 14 сравнени . На чертеже обозначены входы 15 уст- .ройства. Устройство содержит также первьй накопитель 16, первый счетчик 17 импульсов, шестой элемент И 18, третий элемент ИЛИ 19, второй накопи|тель 20, седьмой 21, восьмой 22 и дев тый 23 элементы И, первую группу клиочей 24, второй счетчик 25 импульсов . На чертеже обозначены входы 26 устройства. Устройство содержит элементы И 27-33 с дес того по шестнадцатый , элементы ИЛИ ЗА-38 с четвертого по восьмой, второй регистр 39 адреса , второй дешифратор 40 адреса, третий 41 и четвертый 42 накопители, вторую 43 и третью 44 группы ключей. ,На чертеже обозначены также управл ющее входы с первого по третий и управл ю й выход 48 устроства . Предпоженное устройство работает следующим образом. В Исходном состо нии триггеры 8 и 9 установлетл в нулевое состо ние. Регистр 12 и дешифратор 13 устаиавливают адрес исходных  чеек накопител  16. В регистр 11 введена исходна  информаци  дл  записи в накопитель 16. И вход 45 поступает nepBbdt импульс, который проходит через элемент И 1 иа счетный вход триггера 8 и через элементы И 3 и ИЛИ 19 на управл ющей вход йакопител  16, запи-., сыва  в него информацию с выходов регистра 11. Задний фронт первого входного импульса переводит триггер 8 в епиничное состо ние.. Отсутствие сигнала на управл ющем входе накопител  16 при наличии выбранных адресов в регистре 12 и на выходе де1шфратора 13 соответствует режиму вьщачи информа1щи из накопител  16. информаци  из которого поступает на вход блока 14, где сравниваетс  с информацией на регистре 11 . и в случае их совпадени  . с выхода блока 14 поступает потендаал разрешени  на элемент И 1 дл  прохождени  с входа 45 второго импульса. Этот импульс поступает на счетный вход триггера 8, на входы формировател  10, регистра 12. Задний фронт этого импульса измен ет адрес в регистре 12 и пе .реводит триггер 8 в нулевое состо ние . Теперь в регистр 11 вводитс  нова  информаци  дл  записи в нгкопитель 16. Далее работа устройства проходит аналогично описанному. В случае разового отказа  чейки в накопителе 16 информаци  на входах блока 14 не совпадает, и на его выхо де отсутствует разрешающий потенцигш , вследствие чего очередной импуль с входа 45 не пройдет на вход триггера 8. Отсутствие сигнала на выходе блока 14 позвол ет импульсам с входа 45 пройти через элементы И 18 и ИЛИ 19 на управл ющий вход накопител  16, позвол   повторить запись информации в него с входного регистра 11. Такое повторное обращение к отка завшей  чейке позвол ет устранить сбой в накопителе 16, который насту пил вследствие вли ни  помехи в момент подачи команды Запись. Количество импульсов повторного обращени  фиксируетс  счетчиком 17. Переполнение счетчика 17 свидетельствует о неисправности  чейки в накопите ле 16 по данному адресу. Сигнал пер полнени  счетчика 17  вл етс  запредающим дл  элемента И 18 и разрешает прохождение импульсов с тактовой час тотой с входа 46 через элемент И 23 на управл ющий вход накопител  20, по входам 26 которого в него записываютс  единичные потенциалы. Таким образом, по адресу неисправной  чейки накопител  16 в накопитель 20 записываютс  единичные потенциалы . Одновременно импульсы с выхода элемента И 23 поступают на управл ющий вход накопител  41, в который по первому адресу, выбранному регист ром 39 и де фратором 40, записыва 5 с  информаци  с выходов регистpa 11. Одновременно сигнал переполнени  счетчика 17 поступает запрещающим сигналом на вход элемента И 1, ключей 44 и раэрещающим - дл  ключей 43 через элемент ИЛИ 38. В момент отсутстви  сигнала на выходе элемента И 23 накопитель 41 находитс  в режиме выдачи записанной в него информации , котора  через ключи 43 и элемент ИЛИ 36 поступает на блок 14, который в случае совпадени  ее с информацией на регистре 11 вырабатывает сигнал, поступающий через элемент И 32 и элемент ИЛИ 35 на вход элемента И 22 позвол   импульсам тактовой частоты с входа 47 сбросить в исходное положение счетчик 17, а через элемент ИЛИ6 - сменить адрес в регистре 12 дл  накопител  16 и через элементы И 29 и ИЛИ 37 дл  сменБ адреса в накопителе 41. Одновременно сигнал с выхода элемента И 32 поступает на формирователь 10 дл  сбрасывани  регистра 11. Если после обращени  к накопителю 41 сигнал на выходе блока 14 не по витс , то сигнал переполнени  счетчика 25 поступит на входы элемента И 28, позвол   пропустить импульсы тактовой частоты с входа 47 на управл юищй вход накопител  42, .записыва  в него по входам 26 единичные потенциалы . По окончании импульса тактовой частоты сигнал с выхода элемента И 30 .закрывает ключи 43 и 24, а через элемент И 22 в это врем  разрешает прохождение с входа 47 импульсов тактовой частоты, которые производ т смену адреса в регистрах 12 и 39 и устанавливают счетчики 17 и 25 в исходное состо ние. Далее устройство работает аналогично описанному,т.е. информаци  записьшаетс  в накопитель 16 по новому адресу с обходом неисправной  чейки . Если запись информации в накопитель 16 прошла без отказа сразу или после повторного обращени  к отказавшей  чейке, то, перебрав нее адреса, дешифратор 13 выдает сигнал перебо- . ра, который поступит на счетный вход триггера 9 и переведет его в единичное состо ние, позвол   импульсам с входа 45 через элемент И 5 и элемент ИЛИ 6 мен ть состо ние регистра 12 и дешифратора 13, тем самым осуществл   считьшание информации из накопител  16. Если в процессе записи информации в накопителе 16 зафиксирован адрес неисправной  чейки путем записи единичных потенциалов по этому адресу в накопитель 20, то сигнал на выходе элемента И 21 при считывании информации через элемент И 31 и элемент ШШ 38 закроет ключи 44, а .ключи 43 откроет, при этом на выход устройства поступит информаци  с выходов накопител  41. Если в процессе записи информации зафиксирован адрес неисправной  чей .ки путем записи единичных потенциалов также и в накопитель 42, то при считьшании информации блокируютс  ключи 44 сигналом с элемента И 21 и ключи 43 - сигналом с элемента И 30. На выход устройства информаци  не поступает, а импульсом с выхода эелемента И 5 выбран следующий адрес накопителей 16 и 41 и накопителей 20 и 42.

Окончанию режима считьшани  информации из накопител  16 соответствует по вление сигнала на выходе дешифратора 13, который переводит триггер 9 в нулевое положение, соответствующее режиму записи информации с проверкой работоспособности накопител  16 в момент ввода информации.

Сигнал на выходе 48 свидетельствует о том, что сохранить рабочую информационную емкость устройства невозно , так как суммарное количество неисправных  чеек пам ти в накопител х 16 и 41 превышает информационную емкость накопител  16, и следует приступить к ремонту накопителей 16 и 41, дл  чего отключаютс  входы 46 и 47 тактовых частот. Тогда по заполнении счетчика 17 снимаетс  разрешение с четвертого входа элемента И 18 и устройство остаетс  в режиме проверки записанной информации, при этом индикаторы регистра 12 и дешифратора 13 указывают координаты неисправной  чейки.

Предлагаемое устройство отличаетс  от прототипа тем, что оно позвол ет работать с накопителем, в состав которого вход т неисправные  чейки, за счет исключени  их из обращени  и позвол ет сохранить информационную емкость устройства за счет записи информации в. другой накопитель, исправность которого также контролируетс  в процессе работы с ним, что дает возможность записать полный объем информации за один цикл обращени , что сокращает врем  обработки информации.

Технико-экономическое преимущество предложенного устройства по сравнению с прототипом заключаетс  в увеличении его информационной емкости при исключении из обращени  неисправных  чеек.

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопители, входной регистр, первый регистр адреса, первый дешифратор адреса, формирователь импульсов, триггеры, блок, сравнения, первый и второй счетчики импульсов, первую группу ключей, элементы ИЛИ и элементы И, причем информационные входы первого накопителя и одни из входов блока сравнения подключены к выходам входного регистра, одни из адресных входов пер'вого . и второго накопителей соединены с одними из выходов первого регистра адреса, а другие адресные входы - с Одними из выходов первого дешифратора адреса, вход которого подключен к другому выходу первого регистра адреса, вход которого соединен с выходом первого элемента ИЛИ, выход первого элемента И подключен к первым входам второго и третьего элементов Ии счетному входу первого триггера; нулевой выход которого подключен к второму входу третьего элемента Ии первому входу второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, единичный выход первого триггера- подключен к первому входу четвертого элемента И и второму входу второго элемента И, выход которого соединен с первьм входом первого элемента ИЛИ, другой выход первого дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с вторым входом первого элемента И и с первым входом пятого элемента И, выход которого подключен к второму входу первого элемента ИЛИ, выход блока сравнения соединен с первым входом шестого элемента И и вторщи входом четвертого элемента И, выход которого подключен к второму входу второго элемента ИЛИ, второй вход шестого элемента И соединен с единичным выходом первого триггера, а выход - с первым входом первого счетчика импульсов и первым входом третьего элемента ИЛИ, второй вход которого подключен к выходу третьего эле- мента И, а выход - к управляющему входу первого накопителя, выход фор мирователя импульсов соединен с управляющим входом входного регистра и вторым входом первого счетчика импульсов, входы седьмого элемента И подключены к выходам второго накопителя, выход восьмого элемента И соединен с третьим входом первого элемента ИЛИ и третьим входом первого счетчика импульсов, выход которого подключен к третьим входам первого и шестого элементов И и первому входу девятого элемента И, выход которого соединен с управляющим входом второго накопителя, информационные входы которого и входы входного регистра являются одними из входоп уст >

   ройства, выходами которого являются выходы ключей первой группы, второй вход пятого элемента И и четвертые входы первого и шестого элементов И являются первым управляющим входом устройства, вторым и третьим управляющими входами которого являются соответственно второй вход девятого и первый вход восьмого элементов И, отличающееся тем, что, с целью увеличения информационной емкости устройства, в него введены третий и четвертый накопители, второй регистр адреса, второй дешифра,тор адреса, вторая И третья группы ключей, элементы И с девятого по шестнадцатый и элементы ИЛИ с четвертого по восьмой, причем выход пятого элемента И подключен к первому входу десятого элемента И, второй вход которого соединен с выходом седьмого элемента И^ первым входом двенадцатого элемента И и первыми входами четырнадцатого и пятнадцатого элементов Й, выходы которых подключены соответственно к первому входу восьмого элемента ИЛИ и к первым входам четвертого и пятого элементов ИЛИ, второй вход и выход четвертого элемента ИЖ соединены соответственно с выходом второго элемента И и с входом формирователя импульсов, второй вход четырнадцатого элемента И подключен к единичному выходу второго триггера, второму входу восьмого элемента И и первому входу шестнадцатого элемента И, второй вход которого соединен с третьим входом восьмого элемента И и выходом пятого элемента ИЛИ, второй вход которого подключен к выходу тринадцатого элемента И, первым управляющим входам ключей второй группы и третьему входу десятого элемента И, выход которого соединен с первьы входом седьмого элемента ИЛИ, второй вход которого подключен к выходу двенадцатого элемента И, второй вход которого соединен с выходом первого элемента ИЖ, первый вход одиннадцатого элемента ИЛИ подключен к первому входу восьмого элемента И, а второй вход - к выходу второго счетчика импульсов, первый вход которого соединен с выходом восьмого элемента И, а второй вход - с выходом девятого элемента И и управляющим входом третьего накопителя, информационные входы которого подключены к выходам входного регистра, а выходы - к входам ключей второй группы, выходы которых соединены с одними из входов шестого элемента ИЖ, выходы которого подключены к другим входам блока сравнения и входам ключей первой группы, управляющие входы которых соединены с выходом шестнадцатого элемента И, одни из адресных входов третьего и четвертого накопителей подключены к одним из выходов второго дешифратора адреса^ другие адресные входы - к одним из выходов второго дешифратора адреса, одни из входов которого соединены с другими входами второго регистра адреса, один из входов которого подключен к выходу седьмого элемента ИЖ,другие входы второго регистра адреса и второго дешифратора адреса соединены с другим выходом первого дешифратора адреса, выход одиннадцатого элемента И подключен к управляющему входу четвертого накопителя, выходы которого соединены с входами тринадцатого элемента И, а информационные входы - с информационными входами второго накопителя, другие входы шестого элемента. ИЖ подключены к выходам ключей третьей группы, входы которых соединены с выходами первого накопителя, а управляющие входы и вторые управляющие входы ключей второй группы - с выходом восьмого элемента ИЛИ, второй вход которого подключен к выходу первого счетчика импульсов, другой выход второго дешифратора адреса является управляющим выходом устройства.

   * 110851