JP2002040108A - 半導体デバイス試験装置のタイミング校正方法・半導体デバイス試験装置 - Google Patents

半導体デバイス試験装置のタイミング校正方法・半導体デバイス試験装置

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JP2002040108A
JP2002040108A JP2000226900A JP2000226900A JP2002040108A JP 2002040108 A JP2002040108 A JP 2002040108A JP 2000226900 A JP2000226900 A JP 2000226900A JP 2000226900 A JP2000226900 A JP 2000226900A JP 2002040108 A JP2002040108 A JP 2002040108A
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration

Abstract

(57)【要約】 【課題】被試験半導体デバイスに試験パターン信号を与
える複数のチャンネルのパターン信号伝送路を具備して
構成される半導体デバイス試験装置の各パターン信号伝
送路の信号伝播時間を揃えるためのタイミング校正の精
度を向上する。 【解決手段】半導体デバイス試験装置の出力ピンを選択
的にタイミング測定器に接続するピン選択装置の各ピン
選択経路毎の信号伝播時間を予め測定し、既知の値ＴＡ
１、ＴＡ２、ＴＡ３…として用意する。タイミング校正
時は各チャンネルの遅延時間の測定値Ｔ１、Ｔ２、Ｔ３
…から既知の値ＴＡ１、ＴＡ２、ＴＡ３…を差し引き、
その差の時間ＴＸ１、ＴＸ２、ＴＸ３…が一定値ＴＣと
なるようにタイミング校正を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は例えば半導体メモ
リ或いはロジック回路等を混載した半導体デバイスが正
常に動作するか否かを試験する半導体デバイス試験装置
のタイミング校正方法及びこのタイミング校正方法を実
現することができる構成を装備した半導体デバイス試験
装置に関する。
【０００２】
【従来の技術】図７に一般的な半導体デバイス試験装置
の概略の構成を示す。一般的な半導体デバイス試験装置
は制御器として動作するコンピュータシステム１０と、
パターン発生器１１、ピンデータセレクタ１２、波形フ
ォーマッタ群１３、タイミング校正器群１４、ドライバ
群１５、出力ピン群１６、デバイス電源１７、論理比較
器１８、不良解析メモリ１９等により構成され、被試験
半導体デバイスＤＵＴはデバイス電源１７から電源の供
給を受けて動作状態とされ、被試験半導体デバイスＤＵ
Ｔの入力ピン或いは入力兼出力ピンには出力ピン群１６
に出力される試験パターン信号が供給される。
【０００３】パターン発生器１１は複数チャンネル分の
試験パターンデータを出力する。この複数チャンネル分
の試験パターンデータはピンデータセレクタ１２で被試
験半導体デバイスＤＵＴの各ピンデータに振り分けられ
る。波形フォーマッタ群１３は被試験半導体デバイスＤ
ＵＴの入力ピンの数に足りるチャンネル数（同時に複数
のデバイスを試験する場合はそのデバイスの数倍のチャ
ンネル数）を具備し、各ピンデータに振り分けられた試
験パターンデータを被試験半導体デバイスＤＵＴの各規
格（例えば振幅値）に合致した波形の試験パターン信号
に整形し、この試験パターン信号をタイミング校正器群
１４とドライバ群１５を通じて出力ピン群１６に出力す
る。
【０００４】被試験半導体デバイスＤＵＴがメモリであ
る場合は、この試験パターン信号が被試験半導体デバイ
スＤＵＴに書き込まれる。被試験半導体デバイスＤＵＴ
に書き込まれた試験パターン信号は被試験半導体デバイ
スＤＵＴから読み出され、その読み出されたデータは論
理比較器１８で期待値データと比較される。論理比較器
１８で不一致が検出されると、その不一致が発生したア
ドレスと、不一致が発生した試験パターン等を不良解析
メモリ１９に記憶し、不良解析或いは不良救済処理等に
利用される。
【０００５】被試験半導体デバイスＤＵＴの試験項目の
中に被試験半導体デバイスＤＵＴの応答性を問う試験が
ある。この試験はここでは特に図示していないがタイミ
ング発生器で発生するタイミング信号により例えば被試
験半導体デバイスＤＵＴの入力端子に印加する試験パタ
ーン信号の位相を基準の位相位置から進み方向或いは遅
れ方向に移動させ、どの位相範囲まで正常に書き込みが
できるかを問う試験、或いは読み出し指令信号の印加タ
イミングからどれだけのタイミングで読出データを出力
するか否かを問う試験等が挙げられる。
【０００６】これらの試験を行うにはその前提条件とし
て波形フォーマッタ群１３と、タイミング校正器群１４
と、ドライバ群１５で構成される各試験パターン信号伝
送路の信号伝播時間が一定値に揃えられている必要があ
る。各試験パターン信号伝送路の信号伝播時間を一定値
に揃える作業をタイミング校正と称している。このタイ
ミング校正を行うためにタイミング校正器群１４が設け
られている。図８にタイミング校正モードの接続状態を
示す。タイミング校正モードでは出力ピン群１６に、ピ
ン選択装置２１を接続し、このピン選択装置２１により
出力ピン群１６の中の何れか一つのピンを選択してタイ
ミング測定器２２に接続する。
【０００７】タイミング測定器２２は例えばオシロスコ
ープ或いはこの種の半導体デバイス試験装置に装備して
いるタイミング測定手段を用いることができる。タイミ
ング測定器２２としてオシロスコープを用いる場合には
例えば図９に示すように予め定めた基準となる出力ピン
に出力される一定周期の校正用パルス（一定周期の試験
パターン信号を発生させる）ＰＴの立上りのタイミング
をＸ軸上のメモリで測定し、そのメモリ位置を基準位相
位置に定め、他の出力ピンに出力される校正用パルス列
の立上りのタイミングをその基準位相位置に合致させる
ようにタイミング校正器群１４の各遅延時間を調整して
タイミング校正を行う。
【０００８】
【発明が解決しようとする課題】図１０にピン選択装置
２１の内部の回路構造の一例を示す。この例ではリレー
接点ＲＳの選択切替によって、出力ピン群１６の中の何
れか一つのピンを出力端子ＴＯＵに接続することができ
る回路構造とした場合を示す。図１０に示す例では出力
ピンＰ１を選択している状態を示す。この回路の特徴は
どの出力ピンＰ１〜Ｐ１６を選択した状態でも各出力ピ
ンＰ１〜Ｐ１６から出力端子ＴＯＵまでの線路長を等し
くし、これによりどの出力ピンＰ１〜Ｐ１６を選択して
もピン選択装置２１内では遅延時間が等しくなるように
考慮した点である。
【０００９】更に、ピン選択装置２１内の各信号導体は
プリント配線で形成され、特に高速パルス信号の波形劣
化等を防ぐために所定の特性インピーダンスを得るよう
に、マイクロストリップライン構造で作られている。然
し乍ら、これらの各信号系路の信号の伝播遅延時間を全
て一定値に揃えることは難しく、現実にはわずかずつで
はあるがピン選択経路間に遅延時間差が発生している。
ピン選択装置２１の各ピンの選択状態において、ピン選
択装置２１内で信号の伝播時間に差が発生しているもの
とすると、その時間差はタイミング校正時にタイミング
校正器群１４の校正値に加算されてしまい、タイミング
校正してもかえってピン選択装置２１の内部の遅延時間
の差がタイミング誤差として加算されてしまう欠点があ
る。
【００１０】図１１にその様子を示す。図１１において
ＴＳはタイミング校正器群１４を調整して各チャンネル
の遅延時間を一定時間に合わせ込んだその一定時間を示
す。この一定時間ＴＳ内において、ピン選択装置２１内
の各ピン選択経路毎に遅延時間差を持つものとすると、
各チャンネルの遅延時間の内訳は図示の半導体デバイス
試験装置の遅延時間ＴＸ１、ＴＸ２、ＴＸ３…と斜線を
施したピン選択装置２１内の遅延時間ＴＡ１、ＴＡ２、
ＴＡ３…である。ピン選択装置２１内の遅延時間ＴＡ
１、ＴＡ２、ＴＡ３…に長短の時間差が存在したとする
と、半導体デバイス試験装置側の各試験パターン信号伝
送路の遅延時間ＴＸ１、ＴＸ２、ＴＸ３…にはピン選択
装置２１内の遅延時間の時間差が写し込まれることにな
る。
【００１１】従って、タイミング校正後にピン選択装置
２１を取り外した状態では各試験パターン信号伝送路の
遅延時間ＴＸ１、ＴＸ２、ＴＸ３…はピン選択装置２１
の遅延時間差を含むものとなり、タイミング校正が正し
く行われたとは言い難い。尚、ピン選択装置２１として
は図１０に示した構造のほかに、プローブ（接触子）を
Ｘ−Ｙ−Ｚ駆動機構によってＸ−Ｙ−Ｚ方向に移動さ
せ、プローブによってタイミング測定器２２の入力端子
を出力ピン群１６に接続させる構造のピン選択装置も存
在する。この構造のピン選択装置でも、プローブをＸ−
Ｙ−Ｚ方向に移動させる場合に、プローブとタイミング
測定器との間を接続するためのケーブル（同軸ケーブ
ル）の湾曲が変化し、この湾曲の変化によりケーブルの
遅延時間が変動する現象が発生し、上述と同様の不都合
が生じる。
【００１２】この発明の目的はピン選択装置２１内の信
号伝播遅延時間差が半導体デバイス試験装置のタイミン
グ校正に誤差として写し込まれることの無い半導体デバ
イス試験装置のタイミング校正方法及びこのタイミング
校正方法を実現する構成を装備した半導体デバイス試験
装置を提案するものである。
【００１３】
【課題を解決するための手段】この発明の請求項１で
は、パターン発生器が発生する複数チャンネルの試験パ
ターン信号をそれぞれパターン信号伝送路を通じて半導
体デバイス試験装置の出力ピンに出力し、この出力ピン
に出力される試験パターン信号をピン選択装置によって
選択的に取り出し、その取り出した試験パターン信号を
タイミング測定器に入力し、パターン信号伝送路の伝播
遅延時間を校正する半導体デバイス試験装置のタイミン
グ校正モードにおいて、ピン選択装置の各ピンの選択状
態におけるピン選択装置内の信号伝送路の信号伝播遅延
時間を予め測定し、各ピン選択状態毎の測定結果を記憶
すると共に、タイミング校正モードではピン選択装置の
各ピン選択状態毎の各測定結果を各ピン毎の伝播遅延時
間から差し引き、その差の遅延時間が全てのピンで所定
値に合致するように各パターン信号伝送路の遅延時間を
設定するタイミング校正方法を提案する。
【００１４】この発明の請求項２では、パターン発生器
が発生する複数チャンネルの試験パターン信号をそれぞ
れパターン信号伝送路を通じて半導体デバイス試験装置
の出力ピンに出力し、この出力ピンに出力される試験パ
ターン信号をピン選択装置によって選択的に取り出し、
その取り出した試験パターン信号をタイミング測定器に
入力し、パターン信号伝送路の伝播遅延時間を校正する
半導体デバイス試験装置のタイミング校正モードにおい
て、ピン選択装置の各ピンの選択状態におけるピン選択
装置内の信号伝送路の信号伝播遅延時間を予め測定し、
基準と定めたピンの選択状態におけるピン選択装置内の
遅延時間を基準に、他のピンのピン選択装置内の遅延時
間との間の偏差値を求め、タイミング校正モードでは各
ピン毎の伝播遅延時間の差が偏差値に合致するように、
半導体デバイス試験装置の各パターン信号伝送路の遅延
時間を設定する半導体デバイス試験装置のタイミング校
正方法を提案する。
【００１５】この発明の請求項３では、パターン発生器
と、このパターン発生器が出力する試験パターンデー
タ、アドレス信号、制御信号等を被試験半導体デバイス
の各ピンに配分するピンデータセレクタと、このピンデ
ータで各ピンデータに配分されたピンデータを被試験半
導体デバイスの規格に合致した波形を持つ試験パターン
信号に整形するフォーマッタ群と、各試験パターン信号
伝送路の信号伝播遅延時間を校正するためのタイミング
校正器群と、このタイミング校正器群から出力される試
験パターン信号を出力ピン群に出力するドライバ群と、
パターン発生器の動作を制御するコンピュータシステム
と、タイミング校正モードにおいて出力ピン群に接続さ
れ出力ピン群の中の何れか一つのピンを選択して取り出
すピン選択装置と、このピン選択装置で取り出した出力
ピンに印加される試験パターン信号の印加タイミングを
測定するタイミング測定器とを具備して構成されるタイ
ミング校正モードにある半導体デバイス試験装置におい
て、コンピュータシステムにピン選択装置内の各ピン選
択経路毎の遅延時間の測定結果を記憶する記憶器と、出
力ピン群に印加される試験パターン信号の印加タイミン
グの測定値から記憶器に記憶したピン選択装置内の各ピ
ン選択経路の遅延時間を差し引く演算手段と、この演算
手段の演算結果に得られる差の時間が予め定めた一定値
に収束するようにタイミング校正器群の中の各タイミン
グ校正器の遅延時間を制御するタイミング制御手段と、
を設けた構成とした半導体デバイス試験装置を提案す
る。
【００１６】この発明の請求項４では、パターン発生器
と、このパターン発生器が出力する試験パターンデー
タ、アドレス信号、制御信号等を被試験半導体デバイス
の各ピンに配分するピンデータセレクタと、このピンデ
ータセレクタで各ピンデータに配分されたピンデータを
被試験半導体デバイスの規格に合致した波形を持つ試験
パターン信号に整形するフォーマッタ群と、各試験パタ
ーン信号伝送路の信号伝播遅延時間を校正するためのタ
イミング校正器群と、このタイミング校正器群から出力
される試験パターン信号を出力ピン群に出力するドライ
バ群と、パターン発生器の動作を制御するコンピュータ
システムと、タイミング校正モードにおいて出力ピン群
に接続され出力ピン群の中の何れか一つのピンを選択し
て取り出すピン選択装置と、このピン選択装置で取り出
した出力ピンに印加される試験パターン信号の印加タイ
ミングを測定するタイミング測定器とを具備して構成さ
れるタイミング校正モードにある半導体デバイス試験装
置において、コンピュータシステムにピン選択装置内の
各ピン選択経路毎の遅延時間の測定結果を記憶する記憶
器と、出力ピン群の中の何れか一つを基準ピンと定め、
この基準ピンと定めたピンの記憶器に記憶した遅延時間
と、他のピンの遅延時間との偏差値を求める偏差値算出
手段と、出力ピン群に印加される試験パターン信号の印
加タイミングの各測定値が、偏差値算出手段で算出した
偏差値に合致するように、タイミング校正器群の各タイ
ミング校正器の遅延時間を制御するタイミング制御手段
と、を設けた構成とした半導体デバイス試験装置を提案
する。
【００１７】
【作用】この発明による半導体デバイス試験装置のタイ
ミング校正方法によれば、タイミング校正モードで用い
るピン選択装置内の各ピン選択状態における信号の伝播
時間差による影響を除去することができ、半導体デバイ
ス試験装置の各試験パターン伝送路の遅延時間を一定値
に揃えることができる。この結果、精度の高いタイミン
グ校正を行うことができる利点が得られる。
【００１８】
【発明の実施の形態】図１にこの発明の請求項１で提案
するタイミング校正方法を示す。図１において、ＴＣは
試験パターン信号伝送路の目標とする遅延時間を示す。
これをここでは校正目標値と表記する。ＴＡ１、ＴＡ
２、ＴＡ３…はそれぞれピン選択装置２１の各ピン選択
経路の遅延時間を示す。この発明ではこれらの遅延時間
ＴＡ１、ＴＡ２、ＴＡ３…を予め測定して求め、その測
定結果を例えば半導体デバイス試験装置を制御するコン
ピュータシステムの記憶器に記憶させ、タイミング校正
用プログラムが起動されることによって読み出されて既
知の時間として与えられるものとする。
【００１９】Ｔ１、Ｔ２、Ｔ３…は各チャンネルＮＯ．
１、チャンネルＮＯ．２、チャンネルＮＯ．３…の遅延
時間測定値を示す。この遅延時間測定値の内訳は既知の
値を持つＴＡ１、ＴＡ２、ＴＡ３…と半導体デバイス試
験装置側の遅延時間ＴＸ１、ＴＸ２、ＴＸ３…の和であ
る。この発明の請求項１で提案するタイミング校正方法
では、この遅延時間測定値Ｔ１、Ｔ２、Ｔ３…から既知
の値ＴＡ１、ＴＡ２、ＴＡ３…をそれぞれ差し引き、そ
の差の値ＴＸ１、ＴＸ２、ＴＸ３…が目標値ＴＣと合致
（ＴＸ１＝ＴＣ、ＴＸ２＝ＴＣ、ＴＸ３＝ＴＣ）してい
ればそのまま、ＴＸ１≠ＴＣ、ＴＸ２≠ＴＣ、ＴＸ３≠
ＴＣ…の場合はＴＸ１＝ＴＣ、ＴＸ２＝ＴＣ、ＴＸ３＝
ＴＣ…の関係になるようにタイミング校正器群１４の各
チャンネルＮＯ．１、ＮＯ．２、ＮＯ．３…の遅延時間
を調整し、タイミング校正を行う。
【００２０】このためには、図２に示すように、タイミ
ング測定器２２は各チャンネルの遅延時間測定値Ｔ１、
Ｔ２、Ｔ３…を測定するとコンピュータシステム１０に
遅延時間測定値Ｔ１、Ｔ２、Ｔ３…を転送する機能を具
備している。また、コンピュータシステム１０は送られ
てきた遅延時間測定値Ｔ１、Ｔ２、Ｔ３…から各チャン
ネル毎に記憶しているピン選択装置２１側の遅延時間Ｔ
Ａ１、ＴＡ２、ＴＡ３…をそれぞれ差し引く演算処理を
施す。差の値ＴＸ１、ＴＸ２、ＴＸ３…が目標値ＴＣに
一致していない場合はコンピュータシステム１０はタイ
ミング校正器群１４の対応する可変遅延素子の遅延時間
を制御し、ＴＸ１、ＴＸ２、ＴＸ３…が目標値ＴＣに一
致する遅延時間ＴＸ１´、ＴＸ２´、ＴＸ３´…になる
ようにタイミング校正を行う。このタイミング校正はコ
ンピュータシステム１０がタイミング校正プログラムを
実行することにより自動的に実行される。
【００２１】全てのチャンネルの遅延時間の差ＴＸ１、
ＴＸ２、ＴＸ３…が校正目標値ＴＣに合致する遅延時間
ＴＸ１´、ＴＸ２´、ＴＸ３´…に設定されることによ
り、半導体デバイス試験装置の各パターン信号伝送路の
遅延時間は全て校正目標値ＴＣに校正される。図３に上
述したタイミング校正方法を実現するためにコンピュー
タシステム１０に新たに設けた構成を示す。コンピュー
タシステム１０には特に図示していないが従来より試験
を実行するテストプログラム、タイミング校正を実行す
るタイミング校正プログラム等が装備されている。
【００２２】この発明ではこれらのプログラムに加え
て、記憶器１０Ａと、減算手段１０Ｂと、タイミング制
御手段１０Ｃとを付加した構成を特徴とするものであ
る。記憶機１０Ａには上述したピン選択装置２１の各ピ
ン選択系路の遅延時間ＴＡ１、ＴＡ２、ＴＡ３…を記憶
させる。また減算手段１０Ｂでは各チャンネル毎に測定
される遅延時間Ｔ１、Ｔ２、Ｔ３…から、それぞれピン
選択装置２１内の遅延時間ＴＡ１、ＴＡ２、ＴＡ３…を
差し引く演算ＴＸ１＝（Ｔ１−ＴＡ１）、ＴＸ２＝（Ｔ
２−ＴＡ２）、ＴＸ３＝（Ｔ３−ＴＡ３）…を行う。
【００２３】タイミング制御手段１０Ｃは減算結果、Ｔ
Ｘ１、ＴＸ２、ＴＸ３…が目標値ＴＣに合致するように
タイミング校正器群１４の各遅延時間を制御する。図４
及び図５を用いて、この発明の請求項２で提案するタイ
ミング校正方法を説明する。この発明の請求項２ではピ
ン選択装置２１の各ピン選択経路の遅延時間ＴＡ１、Ｔ
Ａ２、ＴＡ３…を測定し、この測定結果をコンピュータ
システム１０の記憶器に記憶させるのと同時に、各チャ
ンネルの中の基準となるチャンネルの遅延時間と他のチ
ャンネル遅延時間との偏差値ΔＴ１、ΔＴ２、ΔＴ３…
を求める。図３に示す例ではチャンネルＮＯ．１の遅延
時間ＴＡ１を基準に他のチャンネルとの時間差を偏差値
ΔＴ１、ΔＴ２、ΔＴ３…とした場合を示す。
【００２４】タイミング校正時にはタイミング測定器２
２が測定する各チャンネルの遅延時間Ｔ１、Ｔ２、Ｔ３
…の各偏差値ΔＴ１、ΔＴ２、ΔＴ３…となるようにタ
イミング校正器群１４の各遅延時間を校正すれば、図５
に示すように半導体デバイス試験装置側の各パターン信
号伝送路の遅延時間ＴＸ１´、ＴＸ２´、ＴＸ３´…は
一定の目標値ＴＣに合致することになる。このために、
コンピュータシステム１０には図６に示すようにピン選
択装置２１内の各ピン選択経路の遅延時間ＴＡ１、ＴＡ
２、ＴＡ３…を記憶する記憶器１０Ａの他に、この記憶
器１０Ａに記憶した遅延時間ＴＡ１、ＴＡ２、ＴＡ３…
の中の例えばＴＡ１を基準として他の遅延時間との偏差
値ΔＴ１、ΔＴ２、ΔＴ３…を算出する偏差値算出手段
１０Ｄと、タイミング測定器２２から送られて来る遅延
時間測定値Ｔ１、Ｔ２、Ｔ３…の時間差を偏差値算出手
段１０Ｄで算出した偏差値ΔＴ１、ΔＴ２、ΔＴ３…に
合致するようにタイミング校正器群１４の各遅延時間を
制御するタイミング制御手段１０Ｃとが設けられる。
【００２５】
【発明の効果】以上説明したように、この発明によれば
タイミング校正時に用いるピン選択装置２１の各ピン選
択経路の遅延時間の偏差値がタイミング校正結果に写し
込まれることを阻止することができる。この結果、半導
体デバイス試験装置のタイミング校正精度を高めること
ができ、半導体デバイス試験装置の試験結果の信頼性を
高めることができる利点が得られる。
【図面の簡単な説明】
【図１】この発明の請求項１で提案するタイミング校正
方法を説明するための図。
【図２】請求項１で提案するタイミング校正方法を実現
する半導体デバイス試験装置の一実施例を説明するため
のブロック図。
【図３】図２に示した半導体デバイス試験装置の要部の
構成を説明するためのブロック図。
【図４】この発明の請求項２で提案するタイミング校正
方法を説明するための図。
【図５】図４と同様の図。
【図６】この発明の請求項２で提案するタイミング校正
方法を実現するための半導体デバイス試験装置の要部の
構成を説明するためのブロック図。
【図７】従来から用いられている半導体デバイス試験装
置を説明するためのブロック図。
【図８】従来のタイミング校正方法を説明するためのブ
ロック図。
【図９】タイミング校正に用いるタイミング測定器の一
例を説明するための正面図。
【図１０】図８に示したピン選択装置の内部構成の一例
を説明するための接続図。
【図１１】従来技術の欠点を説明するための図。
【符号の説明】
１０ コンピュータシステム １０Ａ 記憶器 １０Ｂ 減算手段 １０Ｃ タイミング制御手段 １０Ｄ 偏差値算出手段 １１ パタン発生器 １２ ピンデータセレクタ １３ 波形フォーマッタ群 １４ タイミング校正器群 １５ ドライバ群 １６ 出力ピン群 １７ デバイス電源 １８ 論理比較器 １９ 不良解析メモリ ＤＵＴ 被試験半導体デバイス ２１ ピン選択装置

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】パターン発生器が発生する複数チャンネル
    の試験パターン信号をそれぞれパターン信号伝送路を通
    じて半導体デバイス試験装置の出力ピンに出力し、この
    出力ピンに出力される試験パターン信号をピン選択装置
    によって選択的に取り出し、その取り出した試験パター
    ン信号をタイミング測定器に入力し、上記パターン信号
    伝送系路の伝播遅延時間を校正する半導体デバイス試験
    装置のタイミング校正モードにおいて、 上記ピン選択装置の各ピンの選択状態における上記ピン
    選択装置内の信号伝送路の信号伝播遅延時間を予め測定
    し、各ピン選択状態毎の測定結果を記憶すると共に、上
    記タイミング校正モードでは上記ピン選択装置の各ピン
    選択状態毎の各測定結果を各ピン毎の伝播遅延時間から
    差し引き、その差の遅延時間が全てのピンで所定値に合
    致するように各パターン信号伝送路の遅延時間を設定す
    ることを特徴とするタイミング校正方法。
  2. 【請求項２】パターン発生器が発生する複数チャンネル
    の試験パターン信号をそれぞれパターン信号伝送路を通
    じて半導体デバイス試験装置の出力ピンに出力し、この
    出力ピンに出力される試験パターン信号をピン選択装置
    によって選択的に取り出し、その取り出した試験パター
    ン信号をタイミング測定器に入力し、上記パターン信号
    伝送路の伝播遅延時間を校正する半導体デバイス試験装
    置のタイミング校正モードにおいて、 上記ピン選択装置の各ピンの選択状態における上記ピン
    選択装置内の信号伝送路の信号伝播遅延時間を予め測定
    し、基準と定めたピンの選択状態におけるピン選択装置
    内の遅延時間を基準に、他のピンのピン選択装置内の遅
    延時間との間の偏差値を求め、上記タイミング校正モー
    ドでは各ピン毎の伝播遅延時間の差が上記偏差値に合致
    するように、上記半導体デバイス試験装置の各パターン
    信号伝送路の遅延時間を設定することを特徴とする半導
    体デバイス試験装置のタイミング校正方法。
  3. 【請求項３】パターン発生器と、このパターン発生器が
    出力する試験パターンデータ、アドレス信号、制御信号
    等を被試験半導体デバイスの各ピンに配分するピンデー
    タセレクタと、このピンデータで各ピンデータに配分さ
    れたピンデータを被試験半導体デバイスの規格に合致し
    た波形を持つ試験パターン信号に整形するフォーマッタ
    群と、各試験パターン信号伝送路の信号伝播遅延時間を
    校正するためのタイミング校正器群と、このタイミング
    校正器群から出力される試験パターン信号を出力ピン群
    に出力するドライバ群と、上記パターン発生器の動作を
    制御するコンピュータシステムと、タイミング校正モー
    ドにおいて上記出力ピン群に接続され出力ピン群の中の
    何れか一つのピンを選択して取り出すピン選択装置と、
    このピン選択装置で取り出した出力ピンに印加される試
    験パターン信号の印加タイミングを測定するタイミング
    測定器とを具備して構成されるタイミング校正モードに
    ある半導体デバイス試験装置において、 上記コンピュータシステムに上記ピン選択装置内の各ピ
    ン選択経路毎の遅延時間の測定結果を記憶する記憶器
    と、 上記出力ピン群に印加される試験パターン信号の印加タ
    イミングの測定値から上記記憶器に記憶した上記ピン選
    択装置内の各ピン選択経路の遅延時間を差し引く演算手
    段と、 この演算手段の演算結果に得られる差の時間が予め定め
    た一定値に収束するように上記タイミング校正器群の中
    の各タイミング校正器の遅延時間を制御するタイミング
    制御手段と、 設けた構成としたことを特徴とする半導体デバイス試験
    装置。
  4. 【請求項４】パターン発生器と、このパターン発生器が
    出力する試験パターンデータ、アドレス信号、制御信号
    等を被試験半導体デバイスの各ピンに配分するピンデー
    タセレクタと、このピンデータセレクタで各ピンデータ
    に配分されたピンデータを被試験半導体デバイスの規格
    に合致した波形を持つ試験パターン信号に整形するフォ
    ーマッタ群と、各試験パターン信号伝送路の信号伝播遅
    延時間を校正するためのタイミング校正器群と、このタ
    イミング校正器群から出力される試験パターン信号を出
    力ピン群に出力するドライバ群と、上記パターン発生器
    の動作を制御するコンピュータシステムと、タイミング
    校正モードにおいて上記出力ピン群に接続され出力ピン
    群の中の何れか一つのピンを選択して取り出すピン選択
    装置と、このピン選択装置で取り出した出力ピンに印加
    される試験パターン信号の印加タイミングを測定するタ
    イミング測定器とを具備して構成されるタイミング校正
    モードにある半導体デバイス試験装置において、 上記コンピュータシステムに上記ピン選択装置内の各ピ
    ン選択経路毎の遅延時間の測定結果を記憶する記憶器
    と、 上記出力ピン群の中の何れか一つを基準ピンと定め、こ
    の基準ピンと定めたピンの上記記憶器に記憶した遅延時
    間と、他のピンの遅延時間との偏差値を求める偏差値算
    出手段と、 上記出力ピン群に印加される試験パターン信号の印加タ
    イミングの各測定値が、上記偏差値算出手段で算出した
    偏差値に合致するように、上記タイミング校正器群の各
    タイミング校正器の遅延時間を制御するタイミング制御
    手段と、 を設けた構成としたことを特徴とする半導体デバイス試
    験装置。
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