JP2016521852A - 較正装置 - Google Patents

Abstract

機器の一例は、複数のチャネルと、被試験装置を受け入れるためのソケットとを有する試験システムを較正する際に使用するためのものである。機器の一例は、ソケットに接続可能な装置インターフェイスと、装置インターフェイスを介して試験システムの対応するチャネルにそれぞれ接続可能であり、共通ノードに接続される複数の回路経路とを含む。この機器の一例は、較正中に信号が（ｉ）複数の回路経路のうちの１本を介して試験システムからそれぞれ通過し、複数の回路経路のうちの他の回路経路を介して試験システムに戻るように、又は（ｉｉ）複数の回路経路のうちの他の回路経路を介して試験システムからそれぞれ通過し、複数の回路経路のうちの１本を介して試験システムに戻るように構成される。

Description

本明細書は、一般に試験システム用の較正装置に関する。

ＡＴＥは、半導体、電子回路、プリント回路基板アセンブリ等の装置を試験するための自動化された、通常はコンピュータ駆動型のシステムを指す。ＡＴＥによって試験される装置を被試験装置（ＤＵＴ）と呼ぶ。

ＡＴＥは、コンピュータシステム及び試験装置又は対応する機能を有する単一装置を概して含む。ＡＴＥは、ＤＵＴに試験信号を与え、ＤＵＴから応答信号を受け取り、ＤＵＴが試験条件を満たすかどうかを判定するためにそれらの応答信号を処理するために転送することができる。

較正はＡＴＥの性能に影響し得る。例えば、タイミング精度を実現するためにＡＴＥを較正することができる。ＡＴＥでは、タイミング精度は、とりわけ既定のタイミング制約を満たす信号をＤＵＴに加えることを含む。例えば、ＤＵＴを正確に試験するために、信号の立ち上がり端が指定の時間枠内にＤＵＴに到達しなければならない場合がある。ＤＵＴの動作速度が上昇すると、概して試験中の信号時間の変化に対する許容差が小さくなるのでタイミング精度がより重要になる。

典型的には、タイミングのデスキュー較正（例えばテスタチャネル間の信号のタイミングを揃えること）は、ロードボードによる遅延のオフライン測定と組み合わせて、チャネル内にパルスを送り、反射を探すことを含み得る時間領域反射率測定（ＴＤＲ）、又はロボットによる較正をテスタのインターフェイスにおいて使用する。どちらの方法も、スキューをピコ秒の範囲内で実現するのを困難にする測定誤差に見舞われる。その理由は、どちらの方法でも試験時中にＤＵＴが位置する場所、例えばＤＵＴソケット内でタイミング測定が行われないからである。一部の種類の較正では、ソケットのランディングパターンにおいてプロービングを使用するが、この方法は各較正前にソケットを取り外すことを一般に必要とし、それには時間がかかり、ロードボードを摩耗させる可能性があり、依然としてＤＵＴがある場合のタイミングを必ずしも実現しない。この方法は、プローブ、ケーブル、試験器具等の外部機器も必要とする。

機器の一例は、複数のチャネルと、被試験装置を受け入れるソケットとを含む試験システムを較正する際に使用するためのものである。機器の一例は、ソケットに接続可能な装置インターフェイスと、装置インターフェイスを介して試験システムの対応するチャネルにそれぞれ接続可能であり、共通ノードに接続される複数の回路経路とを含む。この機器は、較正中に信号が（ｉ）複数の回路経路のうちの１本を介して試験システムからそれぞれ通過し、複数の回路経路のうちの他の回路経路を介して試験システムに戻るように、又は（ｉｉ）複数の回路経路のうちの他の回路経路を介して試験システムからそれぞれ通過し、複数の回路経路のうちの１本を介して試験システムに戻るように構成される。この機器の一例は、以下の特徴の１つ又は複数を単独で又は組合せで含み得る。

複数の回路経路のうちの他の回路経路は、複数の回路経路のうちの１本を除く複数の回路経路の全てを含み得る。信号が複数の回路経路のうちの１本を介して試験システムからそれぞれ通過する事例では、複数の回路経路のうちの異なる回路経路を介して連続した信号が試験システムに戻る。信号が複数の回路経路のうちの他の回路経路を介して試験システムからそれぞれ通過する事例では、複数の回路経路のうちの他の回路経路の異なるものを連続した信号が通過する。複数の回路経路のそれぞれは、回路トレース及び／又はインピーダンス素子を含むことができる。インピーダンス素子は、共通ノードを含む抵抗デバイダネットワークの一部である抵抗を含み得る。抵抗は、埋込み抵抗、表面実装型抵抗、及び薄膜抵抗からなるグループから選択することができる。受信チャネルのドライバインピーダンス及び負荷インピーダンスと共にインピーダンス素子の組合せが、整合されたインピーダンスネットワークを構成し得る。

この機器は、被試験装置のパッケージサイズと同じパッケージサイズを有することができる。較正は、試験システム内のピンエレクトロニクスを使用してタイミングを変えることにより、チャネルのタイミングを揃えることを含み得る。この機器は、試験システムのチャネルが５ピコ秒以下のタイミングのずれを有するように試験システム内のチャネルを較正することができる。

試験システムの一例は、被試験装置（ＤＵＴ）との間で信号をやり取りするためのチャネルを含むことができ、各チャネルは、ＤＵＴに試験信号を送り、ＤＵＴから応答信号を受け取るためのピンエレクトロニクスを含み、対応するチャネルのタイミングを調節するための少なくとも１つの可変遅延素子を含む。この試験システムの一例は、チャネルをＤＵＴにインターフェイスするためのソケットと、ＤＵＴの代わりにソケット内に接続される較正装置とを含み、較正装置は試験システムを較正するためのものである。較正装置は、ソケットに接続可能な装置インターフェイスと、装置インターフェイスを介して試験システムの対応するチャネルにそれぞれ接続可能であり、共通ノードに接続される複数の回路経路とを含むことができる。この機器は、較正中に信号が（ｉ）複数の回路経路のうちの１本を介して試験システムからそれぞれ通過し、複数の回路経路のうちの他の回路経路を介して試験システムに戻るように、又は（ｉｉ）複数の回路経路のうちの他の回路経路を介して試験システムからそれぞれ通過し、複数の回路経路のうちの１本を介して試験システムに戻るように構成することができる。この試験システムの一例は、以下の特徴の１つ又は複数を単独で又は組合せで含み得る。

複数の回路経路のうちの他の回路経路は、複数の回路経路のうちの１本を除く複数の回路経路の全てを含み得る。各チャネルのピンエレクトロニクスは、試験信号を出力するためのピンドライバと、試験信号を受け取るためのコンパレータ回路とを含み得る。信号が複数の回路経路のうちの１本を介して試験システムからそれぞれ通過する事例では、複数の回路経路のうちの異なる回路経路を介して連続した信号が試験システムに戻る。信号が複数の回路経路のうちの他の回路経路を介して試験システムからそれぞれ通過する事例では、複数の回路経路のうちの他の回路経路の異なるものを連続した信号が通過する。複数の回路経路のそれぞれは、回路トレースを含むことができる。複数の回路経路のそれぞれは、インピーダンス素子を含むことができる。インピーダンス素子は、共通ノードを含む抵抗デバイダネットワークの一部である抵抗を含み得る。受信チャネルのドライバインピーダンス及び負荷インピーダンスと共にインピーダンス素子の組合せが、整合されたインピーダンスネットワークを構成し得る。

この較正装置は、ＤＵＴのパッケージサイズと同じパッケージサイズを有することができる。較正は、チャネル内の可変遅延素子によって与えられる遅延を変えることにより、チャネルのタイミングを揃えることを含み得る。この較正装置は、試験システムのチャネルが５ピコ秒以下のタイミングのずれを有するように試験システム内のチャネルを較正することができる。

複数のチャネルと、被試験装置を受け入れるためのソケットとを含む試験システムを較正する方法の一例は、ソケットに接続可能な装置インターフェイスと、装置インターフェイスを介して試験システムの対応するチャネルにそれぞれ接続可能であり、共通ノードに接続される複数の回路経路とを含む機器を使用する。この方法の一例は、各信号が複数の回路経路のうちの１本を通過し、複数の回路経路のうちの他の回路経路を介して試験システムに戻るように試験システムから信号を通すステップと、信号の通過に基づいてタイミング情報を算出するステップと、タイミング情報に基づいて較正情報を算出するステップとを含む。

この方法の一例は、以下の特徴の１つ又は複数を単独で又は組合せで含み得る。複数の回路経路のうちの他の回路経路は、複数の回路経路のうちの１本を除く複数の回路経路の全てを含み得る。タイミング情報を算出するステップは、タイミング情報を連立方程式に組み込み、その連立方程式を解くことによって較正情報について解くステップを含み得る。

複数のチャネルと、被試験装置を受け入れるソケットとを含む試験システムを較正する方法の一例は、ソケットに接続可能な装置インターフェイスと、装置インターフェイスを介して試験システムの対応するチャネルにそれぞれ接続可能であり、共通ノードに接続される複数の回路経路とを含む機器を使用する。この方法の一例は、各信号が１組の複数の回路経路を通過し、複数の回路経路のうちの１本を介して試験システムに戻るように試験システムから信号を通すステップと、信号の通過に基づいてタイミング情報を決定するステップと、タイミング情報に基づいて較正情報を決定するステップとを含む。

この方法の一例は、以下の特徴の１つ又は複数を単独で又は組合せで含み得る。１組の複数の回路経路は、複数の回路経路のうちの１本を除く複数の回路経路の全てを含み得る。タイミング情報を決定するステップは、タイミング情報を連立方程式に組み込み、その連立方程式を解くことによって較正情報について解くステップを含み得る。

この概要部を含めて、本明細書に記載の何れか２つ以上の特徴を組み合わせて本明細書に具体的に記載されていない実装形態を形成することができる。

本明細書に記載のシステム及び技法又はその一部は、本明細書に記載の操作を制御（例えば調整）するために、１つ又は複数の非一時的機械可読記憶媒体上に記憶され、１個又は複数個の処理装置上で実行可能な命令を含むコンピュータプログラム製品として実装することができ、かかるコンピュータプログラム製品によって制御され得る。本明細書に記載のシステム及び技法又はその一部は、１個又は複数個の処理装置及び様々な操作を実施するための実行可能命令を記憶するためのメモリを含み得る機器、方法、又は電子システムとして実装することができる。

１つ又は複数の実装形態の詳細を添付図面及び以下の説明内に記載する。他の特徴及び利点がその説明及び図面、並びに特許請求の範囲から明らかになる。

ＡＴＥ試験システムの一例である。 ＡＴＥ内に含まれる回路の一例である。 ＡＴＥのピンエレクトロニクス内に含まれる回路の一例である。 ＡＴＥとＤＵＴソケットとの間の接続の一例である。 ＡＴＥ上でタイミング較正を行うために使用され得る較正装置の一例である。

異なる図中の同じ参照番号は同様の要素を示す。

製造業者は一般に、様々な製造段階で装置を試験する。製造過程の一例では、単一のシリコンウェハ上で集積回路が大量に製造される。ウェハは、ダイスと呼ばれる個々の集積回路に切断される。それぞれのダイはフレーム内にロードされ、フレームから延びる導線にダイを接続するために結合線が取り付けられる。次いで、ロードされたフレームがプラスチック又は別のパッケージング材料内に封入され、最終製品が作り出される。

製造業者は、製造過程の中でできるだけ早く欠陥構成要素を検出して破棄する経済的誘因を有する。従って多くの製造業者は、ウェハがダイスに切断される前のウェハレベルで集積回路を試験する。欠陥回路は印付けされ、一般に梱包前に破棄され、従って欠陥ダイスの梱包費が節約される。最終確認として、多くの製造業者は仕上がった各製品を出荷前に試験する。かかる過程ではパッケージ単位で部品を試験し、このことはベアダイよりも多くの追加費用を製造業者に加えた。そのため、正確な試験結果を有することにより、貴重な部品を破棄する必要性が減る。

多数の構成要素を試験するために、製造業者は一般にＡＴＥ（又は「テスタ」）を使用する。試験プログラム内の命令に応答し、ＡＴＥはＤＵＴに適用される入力信号を自動で生成し、出力信号をモニタする。ＡＴＥは、出力信号を予期される応答と比較してＤＵＴに欠陥があるかどうかを判定する。

図１を参照し、半導体装置等のＤＵＴ１８を試験するためのＡＴＥシステム１０の一例が、テスタ１２を含む。テスタ１２を制御するために、システム１０はハードワイヤ接続１６を介してテスタ１２とインターフェイスするコンピュータシステム１４を含む。操作の一例では、コンピュータシステム１４がテスタ１２にコマンドを送り、ＤＵＴ１８を試験するためのルーチン及び機能の実行を開始する。そのように実行される試験ルーチンは、試験信号を生成してＤＵＴ１８に伝送し、ＤＵＴから応答を集めることを開始し得る。様々な種類のＤＵＴがシステム１０によって試験され得る。例えばＤＵＴは、集積回路（ＩＣ）チップ（例えばメモリチップ、マイクロプロセッサ、アナログ−デジタル変換器、デジタル−アナログ変換器等）等の半導体装置や他の装置とすることができる。

試験信号を与えてＤＵＴから応答を集めるために、テスタ１２がＤＵＴ１８の内部回路へのインターフェイスに接続される。例えばＤＵＴは、ＤＵＴとテスタとの間の電気接続へのインターフェイスを含むテスタ内のソケットに挿入されても良い。導体２０（例えば１つ又は複数の導電路）がインターフェイスに接続され、ＤＵＴ１８の内部回路に試験信号（例えばＡＣ又はＤＣ試験信号等）を送るために使用される。導体２０は更に、テスタ１２によって与えられる試験信号に応答して信号を感知する。例えば、試験信号に応答して電圧信号又は電流信号がピン２２において感知され、解析のために導体２０を介してテスタ１２に送られ得る。かかる単一ポート試験は、ＤＵＴ１８内に含まれる他のピンに対しても行うことができる。例えば、テスタ１２は試験信号を他のピンに与え、（与えられた信号を届ける）導体を介して反射される関連信号を集めることができる。反射信号を集めることにより、ピンの入力インピーダンスを他の単一ポート試験量と共に特徴付けることができる。他の試験シナリオでは、ＤＵＴ１８上にデジタル値を記憶するために、導体２０を介してデジタル信号をピン２２に送ることができる。記憶されると、記憶済みのデジタル値を取得して導体２０を介してテスタ１２に送るために、ＤＵＴ１８がアクセスされ得る。次いで、ＤＵＴ１８上に適切な値が記憶されたかどうかを判定するために、取得されたデジタル値が識別され得る。

単一ポート測定を行うのと共に、２ポート試験もテスタ１２によって実行され得る。例えば、試験信号が導体２０を介してピン２２内に注入され、ＤＵＴ１８の１つ又は複数の他のピンから応答信号が集められても良い。利得応答、位相応答、他のスループット測定量等の量を決定するために、この応答信号をテスタ１２に与えることができる。

図２も参照し、ＤＵＴ（又は複数のＤＵＴ）の複数のコネクタピンから試験信号を送り、集めるために、テスタ１２は多数のピンと通信可能なインターフェイスカード２４を含む。例えばインターフェイスカード２４は、試験信号を例えば３２、６４、又は１２８個のピンに伝送し、対応する応答を集めることができる。ピンへの各通信リンクは概してチャネルと呼ばれ、幾つかのチャネルに試験信号を与えることにより、複数の試験を同時に行うことができるので試験時間が短縮される。インターフェイスカード上に多くのチャネルを有することに加えて、複数のインターフェイスカードをテスタ１２内に含めることにより、チャネルの全体数が増加し、それにより試験時間が更に短縮される。この例では、複数のインターフェイスカードをテスタ１２に実装できることを示すために、２つの追加のインターフェイスカード２６及び２８を図示する。

各インターフェイスカードは、特定の試験機能を実行するための１つ又は複数の専用集積回路（ＩＣ）チップ（例えば特定用途向け集積回路（ＡＳＩＣ））を含む。例えば、インターフェイスカード２４は、ピンエレクトロニクス（ＰＥ）試験を実行するためのＩＣチップ３０を含む。とりわけＩＣチップ３０は、ＰＥ試験を実行するための回路を含むＰＥ段３４を有する。更に、インターフェイスカード２６及び２８は、ＰＥ回路を含むＩＣチップ３６及び３８をそれぞれ含む。典型的には、ＰＥ試験はＡＣ試験信号又は波形をＤＵＴ（例えばＤＵＴ１８）に送り、ＤＵＴの性能を更に特徴付けるために応答を集めるものである。例えば、ＩＣチップ３０は、ＤＵＴ上に記憶するためのバイナリ値のベクトルを表すＡＣ試験信号を（ＤＵＴに）伝送することができる。それらのバイナリ値が記憶されると、正しいバイナリ値が記憶されているかどうかを判定するために、ＤＵＴがテスタ１２によってアクセスされ得る。デジタル信号は典型的には突然の電圧遷移を含むので、ＩＣチップ３０上のＰＥ段３４内の回路は、他の試験回路（例えば不図示のパラメトリック測定ユニット（ＰＭＵ）回路）に比べて比較的高速で動作する。ＰＥ試験は、試験信号にジッタを加えること、及びジッタがある状態でＤＵＴの動作を観察することも含み得る。

この実装形態例では、インターフェイスカード２４からＤＵＴ１８に試験信号を伝えるために、１つ又は複数の導電トレース４０がＩＣチップ３０をインターフェイスボードコネクタ４２に接続し、インターフェイスボードコネクタ４２は、インターフェイスボード２４の内外に信号を伝えることを可能にする。インターフェイスボードコネクタ４２は、インターフェイスコネクタ４６に接続される１つ又は複数の導体４４にも接続され、インターフェイスコネクタ４６は、テスタ１２との間で信号を伝えることを可能にする。この例では、テスタ１２とＤＵＴ１８のピンとの間の双方向信号通過のために、インターフェイスコネクタ４６に導体２０が接続される。一部の実装形態では、テスタ１２からＤＵＴに１つ又は複数の導体を接続するために、インターフェイス装置を使用することができる。例えば、各ＤＵＴピンへのアクセスを提供するために、ＤＵＴ（例えばＤＵＴ１８）を装置インターフェイスボード（ＤＩＢ）上に装着することができる。かかる構成では、試験信号をＤＵＴの適切なピン（例えばピン２２）上に出すために、導体２０をＤＩＢに接続することができる。

一部の実装形態では、導電トレース４０及び導体４４が、信号を送り、集めるためにＩＣチップ３０とインターフェイスボード２４とをそれぞれ接続する。ＩＣチップ３０は（ＩＣチップ３６及び３８と共に）、複数の導電トレースにそれぞれ接続される複数のピン（例えば８、１６等）と、ＤＵＴから（例えばＤＩＢを介して）信号を与え、集めるための対応する導体とを有することができる。更に一部の実装形態では、インターフェイスカード２４、２６、及び２８によって与えられるチャネルを１つ又は複数の被試験装置に対してインターフェイスするために、テスタ１２が２つ以上のＤＩＢに接続することができる。

インターフェイスカード２４、２６、及び２８、テスタ１２によって実行される試験を開始し制御するために、ＰＥ制御回路５０が、試験信号を生成し、ＤＵＴ応答を解析するための試験パラメータ（例えば試験信号の電圧水準、試験信号の電流水準、デジタル値等）を提供する。ＰＥ制御回路は、１つ又は複数の処理装置を使用して実装することができる。処理装置の例には、これだけに限定されないが、マイクロプロセッサ、マイクロコントローラ、プログラム可能ロジック（例えば書替え可能ゲートアレイ）、及び／又はそれらの組合せが含まれる。テスタ１２は更に、テスタ１２によって実行される操作をコンピュータシステム１４が制御することを可能にし、テスタ１２とコンピュータシステム１４との間をデータ（例えば試験パラメータ、ＤＵＴ応答等）が通過することも可能にするコンピュータインターフェイス５２も含む。

ＰＥとＤＵＴとの間の電気経路は、その遅延のばらつきを有し得る。本明細書で説明するように、この遅延は、パッケージング要件によって必然的に決まり得る様々な物理長の経路、及び／又は例えば材料特性の多様性により異なる電気的遅延を有する等しい物理長の経路が原因であり得る。つまり単位長当たりの伝搬遅延は、ＤＵＴまでの異なるチャネル経路ごとに異なり得る。可変遅延を補償するためにタイミング較正を使用することができる。

より詳細には、上記で説明したように、ＡＴＥの一例は、ＡＴＥとＤＵＴとの間で信号が送られる複数のチャネルを含む。図３を参照し、一実装形態例では、そのような各チャネル５０がドライバ５１及びコンパレータ回路５２を含む。ドライバ５１は、データ入力５４に対応する信号をＤＵＴ（図３には不図示）に送り出す。コンパレータ回路５２がＤＵＴから信号を受け取り、受け取った信号を既知の値５５、５６と比較し、その比較の出力５７、５８をＡＴＥ内部又は外部の処理回路に送る。指摘したように、チャネル間のタイミング遅延はＡＴＥが行う測定の精度に影響を及ぼす可能性がある。かかるタイミング遅延を減らすために、チャネルを較正することができる。較正は、例えば２つ以上のチャネル間のタイミング差を算出し、チャネルの伝送タイミングをほぼ等しくするために、「より速い」と見なされるチャネル内に遅延をプログラムすることを含み得る。これらの遅延（例えば「遅延調節入力」）６０、６１は、（チャネルの駆動経路内の）可変遅延素子６３及び（チャネルの受信経路内の）可変遅延素子６４の一方又は両方内にデータをプログラミングすることによってチャネル内にプログラムすることができる。プログラムされたデータは対応するチャネル内の遅延を調節し、それによりチャネル間の遅延差を補償する。

図４は、インターフェイスボード７０を介してＤＩＢ６９に接続される様々なＰＥボード６７を含むチャネルカード６６の一例を示す。図４に示すように、チャネルカードは、様々なテスタチャネルに対応するトレース７１を含む。それらのトレースはインターフェイスボード上の対応する（同軸）ケーブル７２に、次いでＤＩＢ上の対応するトレース７３にインターフェイスする。他の実装形態では、ＰＥとＤＵＴソケットとの間の接続が図示の接続と異なる場合があり、例えば接続がより単純又はより複雑であり得る。ＤＵＴを挿入することができるＤＵＴソケット７５が、インターフェイスコネクタ（不図示）を介してＤＩＢ上のトレースに接続され、それによりテスタ内のＰＥ回路とＤＵＴソケット７５との間の電気経路を使用可能にしている。

図４の例では、パッケージング上の問題により、チャネルカード上のＰＣＢトレース長が等しい長さでない場合がある。ＰＣＢトレース長７１が等しくても、長さ当たりの異なる伝搬遅延により、それらのトレース長の電気的長さが等しくないことがある。これはトレースに含まれる材料の多様性（例えばＰＣＢガラスウィーブ効果（ｗｅａｖｅ ｅｆｆｅｃｔｓ）等）に起因し得る。ケーブル７２も同様の電気的長さの差及び／又は物理長の差を有し得る。ＤＩＢトレース７３にも同じことが当てはまる。上記の差に起因する遅延はそれぞれ比較的小さい可能性があるが、一部の実装形態では、試験システムが非常に小さい（約５ピコ秒以下の）スキューをＤＵＴの入出力（Ｉ／Ｏ）ピンにおいて直接有する。従って、各チャネルの遅延を調節し、それにより遅延の差を補償（例えば補正）するためにタイミング較正を使用することができる。

タイミング較正を行うために、ＤＵＴの代わりに較正装置をＤＵＴソケット７５内に挿入することができる。ＤＵＴ接続の位置（例えばＤＵＴソケット内）において較正装置を使用する利点は、信号が（例えばソケット内の）ＤＵＴのＩ／Ｏピンに実際に接続する所まで較正が行われることである。その結果、接続経路内の全ての要素が較正に含まれる。ＰＥの受信遅延を較正するために、較正装置がＮ（Ｎ≧１）個のＤＵＴ Ｉ／Ｏピン間を接続する。それらのピンの１つはチャネル駆動回路（例えばドライバ）によって駆動され得る。次いで、他のピン（Ｎ−１）の信号が、ＰＥ受信チャネル内のコンパレータに電気的に接続して返される。或いは、他のピン（Ｎ−１）のピンが信号を駆動し、１個の（Ｎ番目の）ピンが、ＰＥ受信チャネル内のコンパレータに電気的に接続して返す。

遅延を変更し、ストローブ７８（図３）は、算出しようとするチャネル間の一貫した時間オフセットを可能にする。ＰＥの駆動遅延を較正するために、Ｎチャネルのうちの１つをレシーバとして使用する。１つずつ、他のチャネルが較正装置を駆動する。様々な駆動経路間のスキューを検出することができ、単一の受信チャネルにおいて各経路が同じ到達時間をもたらすように駆動遅延を調節することができる。受信チャネルの駆動経路を較正するために、この過程が別の受信チャネルにシフトし、過去の受信チャネルの駆動経路を含めてこの過程が繰り返される。この過程については以下で詳しく説明する。

上記の較正過程を実行するために使用され得る較正装置８０の一例を図５に示す。一実装形態例では、１：Ｎ（Ｎ≧１）の抵抗デバイダネットワーク８１が、共通電圧ノードを介して１本の基準回路経路をＮ本の回路経路に接続し、Ｎの電圧分割をもたらす（つまり各レシーバは任意のチャネルによって駆動される信号の１／Ｎを捉える）。図示の通り、較正装置の（Ｒ１からＲ１１を含む）回路経路は、図３に関して図示し説明したようなドライバ及びコンパレータ回路を含むテスタの対応するチャネルに接続する。

操作の一例では、テスタが抵抗Ｒ１を介して信号を駆動し、抵抗Ｒ２からＲ１１はデスキュー較正のためにコンパレータに戻る回路経路を与える。任意の抵抗（Ｒ）を駆動することができ、例えば駆動経路又は受信経路をデスキューするためにネットワークを使用できるように、ネットワークは双方向性である。従って、Ｒ２からＲ１１のそれぞれを介して信号をＲ１内に駆動することができる。概して、本概念は１つのテスタチャネル（例えばＲ１を含む回路経路に接続されるチャネル）を基準として使用することである。基準チャネルは、他のチャネルの比較タイミングの較正用のドライバ（信号源）、並びに他のチャネルの駆動タイミングの較正用のコンパレータの両方の機能を果たすことができる。基準回路経路（例えばＲ１を含む回路経路）が駆動又は受信の何れかに使用されるので、その回路経路上の遅延はチャネル間の遅延差に寄与しない。その結果、Ｒ２からＲ１１を含む回路経路を介した遅延に焦点を当てることによってデスキューを行うことができる。遅延は、各チャネル上のＰＥの受信部において測定することができ、例えば図３に示したような可変遅延素子をプログラミングすることにより、しかるべく調節することができる。以下で説明するように、Ｒ１を含む回路経路が基準経路として使用されると、基準としてＲ２を含む回路経路を使用してこの較正過程が繰り返され、次いでＲ３を含む回路経路、その後も同様に続く。

より詳細には、一実装形態例では、信号がＲ１を含む回路経路上で駆動され、Ｒ２からＲ１１を含む回路経路上で受信される。次いで、信号がＲ２を含む回路経路上で駆動され、Ｒ１及びＲ３からＲ１１を含む回路経路上で受信される。次いで、信号がＲ３を含む回路経路上で駆動され、Ｒ１、Ｒ２、及びＲ４からＲ１１を含む回路経路上で受信され、その後も同様に続く。或いは、信号がＲ１からＲ１０を含む回路経路上で駆動され、Ｒ１１を含む回路経路上で受信される。次いで、信号がＲ１からＲ９及びＲ１１を含む回路経路上で駆動され、Ｒ１０を含む回路経路上で受信される。次いで、信号がＲ１からＲ８、Ｒ１０及びＲ１１を含む回路経路上で駆動され、Ｒ９を含む回路経路上で受信され、その後も同様に続く。較正装置を介した信号の送受信の組合せを使用して較正行列を生成し、その較正行列は試験チャネルを較正するために使用される。以下、較正過程の一例の詳細を説明する。

図５に示す個々の抵抗は、埋込み抵抗、表面実装型抵抗、薄膜抵抗、又は抵抗素子の任意の組合せとすることができる。或いは、任意の適切な埋込み型又は非埋込み型のインピーダンス発生素子により、抵抗を置換することもできる。一部の実装形態では、較正装置が特定の抵抗又はインピーダンス発生素子を含まなくても良いが、代わりに個々の抵抗が追加インピーダンスなしに回路トレースで置換され得る。この点に関して、この較正装置の一例で使用されるデバイダネットワークには任意の適切な回路素子が含まれ得る。

上記のように、一実装形態例では、較正装置内のデバイダネットワークがプリント回路基板上の個別素子（例えば表面実装型抵抗）を用いて実装され得る。この種の装置の利点は、インピーダンス制御の強化及び専用の埋込み型積層体の必要性が減ることを含み得る。或いは、デバイダネットワークは、較正装置がＤＵＴソケットに嵌ることを可能にするように、その大きさがＤＵＴパッケージの大きさに一致するプリント回路基板（ＰＣＢ）内の１組の埋込み型装置（例えば抵抗）として実装することができる。従ってＤＵＴの種類ごとに、ＤＵＴの大きさに一致するように、又はほぼ近似するように大きさが決められる専用の較正装置が較正に使用され得る。

その点に関して、一部の実装形態では、ソケットの接点に接続する装置の少なくともその部分が、ＤＵＴの大きさに近似する。一部の実装形態では実際のＤＵＴパッケージを複製することが望ましい場合があるが、一部の実装形態では、ソケットに嵌る突起を有するより大きい装置を使用することができる。一部の事例では、実装形態がソケットの設計又は使用されている接触装置に依存する。

標準的なプリント回路基板内に埋め込まれ、ＤＵＴの物理的寸法に一致する装置（例えば抵抗）で構成される受動的構造を使用する実装形態例は以下の利点も有し得る。その利点とはつまり、較正前に試験セットアップを修正する（例えばソケットの除去等の）必要なしにＤＵＴの位置において信号のタイミング較正を可能にすること（例えば較正装置の一例はこうしてＤＵＴソケット内で試験点を効果的に実装し、それにより試験中に実際にＤＵＴによって捉えられる信号タイミングを測定できるようにする）、比較的厳格な（例えば５ピコ秒以下までの）遅延適合を可能にすること、能動回路が殆ど又は全く無いため特定の形状、ピン配置、又は電源の必要が殆ど無いので、既存のＤＵＴソケット及びテスタの便利さを使用可能にすること、及び比較的安価であり、標準的なＰＣＢ製造技法を使用する大量生産を可能にすること（個別部品が殆ど又は全く無く、組み立てが必要なく、結果として生じる基板が比較的堅牢なため）である。

受信チャネルのドライバインピーダンス及び負荷インピーダンスと共にインピーダンス素子の全組合せが整合されたインピーダンスネットワークをもたらすように、インピーダンス素子（例えば抵抗）を選ぶことができる。例えば、或る回路経路が５０オームのソースから駆動され、残りの１０本の回路経路が５０オームの負荷で終端される場合、負荷にインピーダンス素子を加えた全組合せが５０オームの負荷を示し、ドライバの５０オームのソースに一致するように抵抗値が計算される。その点に関して、デバイダネットワークツリーにおける反射を減らすために、抵抗又は他のインピーダンス発生素子を使用する実装形態では、デバイダを調べたときに（「Ｘ」オームのシステムを仮定して）各経路が「Ｘ」（Ｘ≧１）オームのインピーダンスを捉えるようにインピーダンスを選ぶことができる。従ってインピーダンス値Ｚは、
Ｚ＝Ｘ^＊（Ｎ−１）／（Ｎ＋１）
であり、Ｎはデバイダネットワーク内のインピーダンス発生素子の数である。

以下、図５の較正装置の一例を使用する較正過程の一例について説明する。その点に関して、本明細書で記載したようなＡＴＥもＴＤＲ技法を使用して較正を行うことができる。しかし、ＴＤＲ技法だけではデスキューの所望の（例えばピコ秒台の）水準をもたらすことができない。従って、本明細書に記載の較正装置を以下の対応する過程と共に使用してＴＤＲ技法を補完し、デスキューの所望の水準（例えば５ピコ秒以下）をもたらすことができる。その点に関して、５ピコ秒以下はデスキューの所望の水準の一例だが、実装形態によってはデスキューの所望の水準が５ピコ秒を上回っても下回っても良い。従って、本明細書に記載の機器及び過程は５ピコ秒以下のデスキューをもたらすことに限定されない。

チャネル群を較正するために、図５の較正装置をＤＵＴソケット内に装着する。その点に関して、較正装置は、ＤＵＴソケット内の対応する物理的及び電気的インターフェイスとかみ合う物理的及び電気的インターフェイスを含む。較正装置は、予め選択されたバスピン群を較正装置内の共通点（電圧ノード８４）にまとめて接続する。図５の較正装置の一例では、整合抵抗デバイダネットワーク内の回路経路を介して、チャネルが較正装置内の共通点にまとめて接続される。任意の抵抗を駆動することができ、デバイダネットワークは双方向性であり、駆動チャネル及び受信チャネルを揃えるために使用することができる。

操作の一例では、Ｎ＋１チャネルの１つが、（開路）振幅Ｖの電圧信号をチャネル群内に駆動する。抵抗デバイダネットワークの後、残りのＮチャネルのコンパレータそれぞれの５０オームの終端に到達する信号は、Ｖ／２Ｎになる。１：１０のネットワークの例では、或るチャネルによって１．５ｖの（開路）スイングが（例えばＲ２を含む回路経路に）駆動される場合、残りの１０本の受信チャネルそれぞれのコンパレータは７５ｍｖのスイングを捉える。このスイングを使用して１０本の比較チャネルをデスキューすることができる。実施中、１度に１本のチャネルが較正装置内に駆動され、残りの比較チャネルを使用して二分探索が行われる。テスタインターフェイスにおいてテスタの駆動と比較のタイミングとが揃えられるので、以下の方程式は、測定されるコンパレータタイミングｔ_{ｃｍｐ＿ｉ＿ｊ}をチャネルのＤＩＢ長に関連付ける。
ｔ_{ｃｍｐ＿ｉ＿ｊ}＋ｔ_{ＤＩＢ＿ｃａｌ＿ｊ}−ｔ_{ｄｉｂ＿ｌｅｎ＿ｊ}＝ｔ_{ｄｒｖ＿ｐｒｏｇ}＋ｔ_ｐｄ−ｔ_{ＤＩＢ＿ｃａｌ＿ｉ}＋ｔ_{ｄｉｂ＿ｌｅｎ＿ｉ}
但し、ｔ_{ｃｍｐ＿ｉ＿ｊ}は、チャネルｉがネットワーク内に駆動する場合のチャネルｊのコンパレータ探索時間の結果であり、ｔ_{ＤＩＢ＿ｃａｌ＿ｊ}及びｔ_{ＤＩＢ＿ｃａｌ＿ｉ}はチャネルｊ及びｉそれぞれのＴＤＲ ＤＩＢ較正トレース長であり、ｔ_{ｄｉｂ＿ｌｅｎ＿ｊ}及びｔ_{ｄｉｂ＿ｌｅｎ＿ｉ}は実際のＤＩＢトレース長であり、ｔ_{ｄｒｖ＿ｐｒｏｇ}は駆動プログラム時間であり、ｔ_ｐｄはネットワークを介した伝搬遅延である。全ての駆動チャネルを反復した後、駆動時間を比較時間の結果に関連付ける連立方程式が生成される。その方程式を解いて実際のＤＩＢトレース長を得ることができる。その情報を使用してＡＴＥのチャネルを較正することができる。

操作の別の例では、Ｎ＋１チャネルのうちのＮチャネルが、（開路）振幅Ｖの電圧信号をデバイダネットワーク内に同時に駆動する。残りの（Ｎ＋１番目の）チャネルが、デバイダネットワークの出力からの合成波形を観測するための比較チャネルとして構成される。この例では、デバイダネットワークの後、比較チャネルの５０オームの終端に到達する信号はＶ／２になり、その信号はＮに無関係である。Ｎチャネルによって１．５ｖの（開路）スイングが駆動される場合、受信チャネルのコンパレータは７５０ｍｖのスイングを捉える。

較正過程は以下の通りである。較正装置のデバイダネットワークに接続される１本のチャネルが比較チャネル（例えばＲ１を含む回路経路に接続されるチャネル）として選択され、デバイダネットワーク内の残りのチャネルがデバイダネットワーク内に同じスイングを同時に駆動するようにプログラムされる。比較チャネルは、５０オームまでのＤＣ電圧に終端され、デバイダネットワークからの合成駆動波形を観測する。共通駆動波形の５０％における比較時間が記録される。全チャネルが反復されるまで異なる比較チャネルを選択することにより、上記の操作が繰り返される。駆動−比較チャネル（ｄｒｉｖｅ−ｔｏ−ｃｏｍｐａｒｅ ｃｈａｎｎｅｌ）のスキューは、デバイダネットワークにより既知の伝搬遅延を使用することによって較正して除去することができる。較正の目標は、駆動プログラム時間に較正装置の伝搬遅延を加えた時点において全ての比較チャネルが駆動波形を検出するように、駆動チャネルと比較チャネルとを揃えることである。一実装形態例では、可変遅延素子内に遅延をプログラミングすることにより較正を行うことができる。

測定されたコンパレータタイミングｔ_{ｃｍｐ＿ｊ}を使用してチャネルのＤＩＢ長を見出すために以下の方程式を使用し、

但し、ｔ_{ｃｍｐ＿ｊ}は、他のＮチャネルが１：Ｎネットワーク内に駆動する場合のチャネルｊのコンパレータ探索時間の結果であり、ｔ_{ＤＩＢ＿ｃａｌ＿ｊ}及びｔ_{ＤＩＢ＿ｃａｌ＿ｉ}はチャネルｊ及びｉそれぞれのＤＩＢ較正トレース長であり、ｔ_{ｄｉｂ＿ｌｅｎ＿ｊ}及びｔ_{ｄｉｂ＿ｌｅｎ＿ｉ}はそれらの実際のＤＩＢ長であり、ｔ_{ｄｒｖ＿ｐｒｏｇ}は駆動プログラム時間であり、ｔ_ｐｄはネットワークを介した伝搬遅延である。ここでの１つの仮定は、駆動チャネルの遷移が重複し、合成波形の駆動時間が全駆動チャネルの平均時間であるように駆動チャネルが妥当に揃えられることである。項を整理した後、各比較チャネルｊのＤＩＢトレース長の一次方程式が以下のように得られる。

１：１０のデバイダネットワークでは、実際のＤＩＢ長を算出するために上記の方程式から以下の一次方程式を構築することができる。

上記の一次方程式を解くための最初の反復中、ＴＤＲ較正からのＤＩＢ較正値を使用する。新たなＤＩＢ長を算出した後、それらをテスタに戻して駆動及び比較のタイミングを補正し、それらの長さを次の反復のための新たなＤＩＢ較正値として使用する。その点に関して、ＤＩＢトレース長（例えば図４の要素７３）は全体的な較正デスキュー値を示す項であり、較正を行うときに他の較正項と共に加えられる。ＤＩＢより前の如何なるもの（例えば図４のチャネルカード６６上のトレースやボード７０上のケーブル）も、典型的には他の（例えば工場及び作業に）非依存の較正内で既に対処されている。他の実装形態ではそれが当てはまらない場合があり、ＤＵＴとの間のあらゆるワイヤ又はその任意の適切な部分集合によって引き起こされるデスキューを補正するために較正装置を使用することができる。

本明細書は「試験」及び「試験システム」に関する実装形態例について説明したが、本明細書に記載の装置及び方法は任意の適切なシステムを較正するために使用することができ、試験システムを較正すること、又は本明細書に記載の試験システムの例を較正することに限定されない。

本明細書に記載の通り実行される試験及び較正は、ハードウェア又はハードウェアとソフトウェアとの組合せを使用して実施することができる。例えば、本明細書に記載したような試験システムは、様々な箇所に位置する様々なコントローラ及び／又は処理装置を含み得る。中央コンピュータが、様々なコントローラ又は処理装置間の動作を調整することができる。中央コンピュータ、コントローラ、及び処理装置は、様々なソフトウェアルーチンを実行して試験及び較正の制御及び調整を行うことができる。

試験及び較正は、１つ又は複数のコンピュータプログラム製品、例えば１つ又は複数のデータ処理機器、例えばプログラム可能プロセッサ、コンピュータ、複数台のコンピュータ、及び／又はプログラム可能論理構成要素が実行するための、又はそれらの動作を制御するための、１つ又は複数の非一時的機械可読媒体等の１つ又は複数の情報担体内に有形に具体化される１つ又は複数のコンピュータプログラムを使用して少なくとも部分的に制御することができる。

コンピュータプログラムは、コンパイラ型言語やインタープリタ型言語を含む任意の形のプログラミング言語で書くことができ、独立プログラムとしてや、モジュール、コンポーネント、サブルーチン、又は計算環境内で使用するのに適した他のユニットとしてを含め、任意の形で導入することができる。コンピュータプログラムは、１台のコンピュータ上で、又は１つの場所にある、若しくは複数の場所にわたって分散され、ネットワークによって相互接続される複数台のコンピュータ上で実行するために導入することができる。

試験及び較正の全て又は一部を実施することに関連する動作は、本明細書に記載の機能を実行するための１つ又は複数のコンピュータプログラムを実行する、１個又は複数個のプログラム可能プロセッサによって実行され得る。試験及び較正の全て又は一部を、専用論理回路、例えばＦＰＧＡ（書替え可能ゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）を使用して実施することができる。

コンピュータプログラムの実行に適したプロセッサは、例として汎用マイクロプロセッサ及び専用マイクロプロセッサの両方、並びに任意の種類のデジタルコンピュータの何れか１個又は複数個のプロセッサを含む。概してプロセッサは、読取専用記憶域、ランダムアクセス記憶域、又はその両方から命令及びデータを受け取る。コンピュータ（サーバを含む）の要素は、命令を実行するための１個又は複数個のプロセッサ、並びに命令及びデータを記憶するための１つ又は複数の記憶域装置を含む。概してコンピュータは、データを記憶するための大容量ＰＣＢ等の１つ又は複数の機械可読記憶媒体、例えば磁気ディスク、光磁気ディスク、光ディスクも含み、又はかかる機械可読記憶媒体との間でデータを受信、送信、若しくはその両方を行うためにかかる機械可読記憶媒体に動作可能に結合される。コンピュータプログラム命令及びデータを含むのに適した機械可読記憶媒体は、例として半導体記憶域装置、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュ記憶域装置、磁気ディスク、例えば内蔵ハードディスクやリムーバブルディスク、光磁気ディスク、並びにＣＤ−ＲＯＭやＤＶＤ−ＲＯＭディスクを含む、あらゆる形態の不揮発性記憶域を含む。

本明細書で使用するとき、如何なる「電気的接続」も、直接的な物理接続、又は介在する構成要素を含むがそれでも電気信号が接続構成要素間を流れることを可能にする接続を含意し得る。別段の定めがない限り、本明細書で言及した電気回路を含む如何なる「接続」も、「電気的」という語が「接続」を修飾するために使用されているかどうかに関係なく電気接続であり、必ずしも直接的な物理接続ではない。

本明細書で説明した様々な実装形態の要素を組み合わせ、上記に具体的に記載されていない他の実施形態を形成することができる。本明細書に記載の構造の動作に悪影響を及ぼすことなしに、かかる構造から要素を除外しても良い。更に、本明細書に記載の機能を実行するために、別々の様々な要素を１つ又は複数の個々の要素へと組み合わせることができる。

Claims (30)

1. 複数のチャネルと、被試験装置を受け入れるソケットとを含む試験システムの較正に使用される機器であって、
   前記ソケットに接続可能な装置インターフェイスと、
   前記装置インターフェイスを介して前記試験システムの対応するチャネルにそれぞれ接続可能でありかつ共通ノードに接続される複数の回路経路と
   を含み、
   前記機器は、較正中に（ｉ）前記複数の回路経路のうちの１本を介して前記試験システムから信号がそれぞれ通過し、前記複数の回路経路のうちの他の回路経路を介して前記試験システムに戻るように、又は（ｉｉ）前記複数の回路経路のうちの前記他の回路経路を介して前記試験システムから信号がそれぞれ通過し、前記複数の回路経路のうちの前記１本を介して前記試験システムに戻るように構成される、機器。
2. 前記複数の回路経路のうちの前記他の回路経路は、前記複数の回路経路のうちの前記１本を除く前記複数の回路経路の全てを含む、請求項１の機器。
3. 前記複数の回路経路のうちの１本を介して前記試験システムから信号がそれぞれ通過する場合、連続する信号が前記複数の回路経路のうちの異なる回路経路を介して前記試験システムに戻る、請求項１の機器。
4. 前記複数の回路経路のうちの前記他の回路経路を介して前記試験システムから信号がそれぞれ通過する場合、連続する信号が前記複数の回路経路のうちの前記他の回路経路の異なるものを通過する、請求項１の機器。
5. 前記複数の回路経路のそれぞれが回路トレースを含む、請求項１の機器。
6. 前記複数の回路経路のそれぞれがインピーダンス素子を含む、請求項１の機器。
7. 前記インピーダンス素子は、前記共通ノードを含む抵抗デバイダネットワークの一部である抵抗を含む、請求項６の機器。
8. 前記抵抗は、埋込み抵抗、表面実装型抵抗、及び薄膜抵抗からなるグループから選択される、請求項６の機器。
9. インピーダンス素子の組合せが受信チャネルのドライバインピーダンス及び負荷インピーダンスと共に、整合されたインピーダンスネットワークを構成する、請求項６の機器。
10. 前記機器は、前記被試験装置のパッケージサイズと同じパッケージサイズを有する、請求項１の機器。
11. 較正は、前記試験システム内のピンエレクトロニクスを使用してタイミングを変えることにより、チャネルのタイミングを揃えることを含む、請求項１の機器。
12. 前記機器は、前記試験システムの前記チャネルが５ピコ秒以下のタイミングのずれを有するように前記試験システム内のチャネルを較正する、請求項１１の機器。
13. 試験システムであって、
    被試験装置（ＤＵＴ）との間で信号をやり取りするための複数のチャネルと、
    前記チャネルを前記ＤＵＴにインターフェイスするためのソケットと、
    前記ＤＵＴの代わりに前記ソケット内に接続される較正装置と
    を含み、
    各チャネルは、前記ＤＵＴに試験信号を送信し及び前記ＤＵＴから応答信号を受け取るためのピンエレクトロニクスを含み、
    各チャネルは、対応するチャネルのタイミングを調節するための少なくとも１つの可変遅延素子を含み、
    前記較正装置は前記試験システムを較正し、
    前記較正装置は、
    前記ソケットに接続可能な装置インターフェイスと、
    前記装置インターフェイスを介して前記試験システムの対応するチャネルにそれぞれ接続可能でありかつ共通ノードに接続される複数の回路経路と
    を含み、
    前記機器は、較正中に（ｉ）前記複数の回路経路のうちの１本を介して前記試験システムから信号がそれぞれ通過し、前記複数の回路経路のうちの他の回路経路を介して前記試験システムに戻るように、又は（ｉｉ）前記複数の回路経路のうちの前記他の回路経路を介して前記試験システムから信号がそれぞれ通過し、前記複数の回路経路のうちの前記１本を介して前記試験システムに戻るように構成される、試験システム。
14. 前記複数の回路経路のうちの前記他の回路経路は、前記複数の回路経路のうちの前記１本を除く前記複数の回路経路の全てを含む、請求項１３の機器。
15. 各チャネルの前記ピンエレクトロニクスは、
    前記試験信号を出力するためのピンドライバと、
    前記試験信号を受け取るためのコンパレータ回路と
    を含む、請求項１３の試験システム。
16. 前記複数の回路経路のうちの１本を介して前記試験システムから信号がそれぞれ通過する場合、連続する信号が前記複数の回路経路のうちの異なる回路経路を介して前記試験システムに戻る、請求項１３の試験システム。
17. 前記複数の回路経路のうちの前記他の回路経路を介して前記試験システムから信号がそれぞれ通過する場合、連続する信号が前記複数の回路経路のうちの前記他の回路経路の異なるものを通過する、請求項１３の試験システム。
18. 前記複数の回路経路のそれぞれが回路トレースを含む、請求項１３の機器。
19. 前記複数の回路経路のそれぞれがインピーダンス素子を含む、請求項１３の機器。
20. 前記インピーダンス素子は、共通ノードを含む抵抗デバイダネットワークの一部である抵抗を含む、請求項１９の機器。
21. インピーダンス素子の組合せが受信チャネルのドライバインピーダンス及び負荷インピーダンスと共に、整合されたインピーダンスネットワークを構成する、請求項１９の機器。
22. 前記較正装置は、前記ＤＵＴのパッケージサイズと同じパッケージサイズを有する、請求項１３の機器。
23. 較正は、チャネル内の可変遅延素子によって与えられる遅延を変えることにより、前記チャネルのタイミングを揃えることを含む、請求項１３の機器。
24. 前記較正装置は、前記試験システムのチャネルが５ピコ秒以下のタイミングのずれを有するように前記試験システムにおけるチャネルを較正する、請求項２３に記載の機器。
25. 複数のチャネルと、被試験装置を受け入れるソケットとを含む試験システムを較正する方法であって、
    前記方法は、
    前記ソケットに接続可能な装置インターフェイスと、
    前記装置インターフェイスを介して前記試験システムの対応するチャネルにそれぞれ接続可能でありかつ共通ノードに接続される複数の回路経路と
    を含む機器を使用し、
    各信号が前記複数の回路経路のうちの１本を通過し、前記複数の回路経路のうちの他の回路経路を介して前記試験システムに戻るように前記試験システムから信号を通すステップと、
    前記信号の通過に基づいてタイミング情報を算出するステップと、
    前記タイミング情報に基づいて較正情報を決定するステップと
    を含む、方法。
26. 前記複数の回路経路のうちの前記他の回路経路は、前記複数の回路経路のうちの前記１本を除く前記複数の回路経路の全てを含む、請求項２５の方法。
27. 前記タイミング情報を決定するステップは、
    前記タイミング情報を連立方程式に組み込むステップと、
    前記連立方程式を解くことによって前記較正情報を求めるステップと
    を含む、請求項２５の方法。
28. 複数のチャネルと、被試験装置を受け入れるソケットとを含む試験システムを較正する方法であって、
    前記方法は、
    前記ソケットに接続可能な装置インターフェイスと、
    前記装置インターフェイスを介して前記試験システムの対応するチャネルにそれぞれ接続可能でありかつ共通ノードに接続される複数の回路経路と
    を含む機器を使用し、
    各信号が１組の前記複数の回路経路を通過し、前記複数の回路経路のうちの１本を介して前記試験システムに戻るように前記試験システムから信号を通すステップと、
    前記信号の通過に基づいてタイミング情報を決定するステップと、
    前記タイミング情報に基づいて較正情報を決定するステップと
    を含む、方法。
29. 前記１組の前記複数の回路経路は、前記複数の回路経路のうちの前記１本を除く前記複数の回路経路の全てを含む、請求項２８の方法。
30. 前記タイミング情報を決定するステップは、
    前記タイミング情報を連立方程式に組み込むステップと、
    前記連立方程式を解くことによって前記較正情報を求めるステップと
    を含む、請求項２８の方法。

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