JP6236384B2 - 試験装置の較正 - Google Patents

Description

本特許出願は、全般的には、較正システムに関する。

デジタル自動試験装置（ＡＴＥ）は、厳格なタイミング精度、低コスト、及び高いチャネル密度を含む、様々な相反する目的を指向する。較正は、タイミング精度を含めた、このようなＡＴＥの性能に、影響を及ぼし得る。

ＡＴＥでは、タイミング精度とは、被試験デバイス（ＤＵＴ）に、所定のタイミング制約に合致する信号を印加することを指す。例えば、ＤＵＴの精度を試験するために、信号の立ち上がりエッジが、指定された時間フレームの範囲内でＤＵＴに到達することが必要となる場合がある。ＤＵＴの動作速度が上昇するにつれて、タイミング精度はより重要なものとなるが、これは、典型的には、試験中の信号の時間変動に対する許容度が、より小さくなるためである。

ＡＴＥのタイミング精度は、そのＡＴＥのハードウェアによって、さらにＡＴＥを較正するために使用される技術によって決定付けられる。特定のＡＴＥに関しては、種々の較正方法により、種々のタイミング精度を生じさせることができる。それゆえ、適切な較正は、ＡＴＥのハードウェアを頻繁にアップグレードすることにようする実質的コストを伴わずにタイミング精度を改善するための一方法である。

一部のＡＴＥは、オンボードの較正マトリックスを使用して、チャネル間のタイミング整合を実行する。そのような較正マトリックス１０の一実施例を、図１に示す。この場合、較正マトリックス１０を通じて行われる測定が、チャネル間のタイミングオフセット情報を提供し、その情報を使用して、個々のＡＴＥチャネルを較正することができる。外部装置を使用する代替的な較正の手法を、図２に示す。この場合、外部のオシロスコープ１２が、プロービングロボット１４と共に、各ＡＴＥチャネル１６のタイミングオフセットを直接測定する。この情報を使用して、個々のＡＴＥチャネルを較正することができる。

図１及び図２に示す手法は、有利な点及び不利な点を有する。

本特許出願は、試験装置を較正するための方法及び装置を説明する。

一実施例では、試験装置を較正する方法は、試験装置内の第１グループのチャネルのタイミングを整合させる工程と、第１グループのチャネルとは異なる、試験装置内の第２グループのチャネルのタイミングを整合させる工程と、第１チャネルと第２チャネルとの間のタイミングの整合不良を判定する工程であって、この第１チャネルが、第１グループのチャネルからのものであり、第２チャネルが、第２グループのチャネルからのものである、ところの工程と、この整合不良に関して、第１グループ又は第２グループの少なくとも一方のチャネルを補正する工程とを含む。この実施例は、以下の特徴のうちの１つ以上を、単独又は組み合わせのいずれかで含み得る。

各チャネルは、試験装置に接続されたデバイスに信号を出力するためのドライバ、及び試験装置に接続されたデバイスから信号を受け取るためのコンパレータを含み得る。グループのチャネルのタイミングを整合させる工程は、それらのチャネルのドライバに関連する第１の遅延を判定する工程と、それらのチャネルのコンパレータに関連する第２の遅延を判定する工程と、第１の遅延及び第２の遅延を補正する工程とを含み得、そのチャネルのグループは、第１グループ又は第２グループである。

第１の遅延を判定する工程、及び第２の遅延を判定する工程は、それらのチャネルの第１の遅延、第２の遅延、及び測定されたコンパレータのタイミングを関連付ける、線形方程式のセットを解くための、命令を実行する工程を含み得る。第１の遅延を判定する工程、及び第２の遅延を判定する工程は、そのグループ内の幾つかのチャネルのドライバを有効にする一方で、そのグループ内の残余のチャネルのドライバを無効にする工程を含み得、線形方程式のセットは、無効チャネルの第１の遅延、第２の遅延、及び有効チャネルの測定されたコンパレータのタイミングを関連付ける。それらの幾つかのチャネルは、数の方程式を生成するために、そのグループ内のチャネルを周期的に繰り返すように、選択することができる。較正の一部として、チャネルのグループ内のチャネルは、電気的に接続することができる。

第１の遅延及び第２の遅延を補正する工程は、それらのチャネル内に、第１及び第２の遅延を補正するための遅延を設定する工程を含み得る。第１チャネルと第２チャネルとの間のタイミングの整合不良を判定する工程は、ロボット式較正デバイスを使用して、自動的に実行することができる。第１チャネルと第２チャネルとの間のタイミングの整合不良を判定する工程は、デバイスインターフェースボード（ＤＩＢ）を使用して実行することができ、このＤＩＢは、第１チャネルと第２チャネルとを短絡させる。整合不良は、第１チャネルと第２チャネルとの関係を使用して決定される線形方程式のセットを解くことによって、判定することができる。

別の実施例では、チャネルを較正するためのシステムは、（ｉ）試験装置の対応するチャネルへのインターフェース、及び（ｉｉ）インターフェースと短絡点との間に延びる回路経路を含む、デバイスインターフェースボード（ＤＩＢ）を含み、この回路経路は、第１グループのチャネルを第１短絡点に電気的に接続し、第２グループのチャネルを第２短絡点に電気的に接続し、この第２グループのチャネルは、第１グループのチャネルとは異なる。このシステムはまた、第１チャネルと第２チャネルとの間のタイミングの整合不良を判定する工程で使用するための装置であって、第１チャネルが、第１グループのチャネルからのものであり、第２チャネルが、第２グループのチャネルからのものである、ところの装置と、（ｉ）試験装置内の第１グループのチャネルのタイミングを整合させ、（ｉｉ）試験装置内の第２グループのチャネルのタイミングを整合させ、（ｉｉｉ）整合不良に関して、第１グループ又は第２グループの少なくとも一方のチャネルを補正するようにプログラムされた、コンピューティングデバイスとを含み得る。この実施例は、以下の特徴のうちの１つ以上を、単独又は組み合わせのいずれかで含み得る。

各チャネルは、試験装置に接続されたデバイスに信号を出力するためのドライバ、及び試験装置に接続されたデバイスから信号を受け取るためのコンパレータを含み得る。グループのチャネルのタイミングを整合させる工程は、それらのチャネルのドライバに関連する第１の遅延を判定する工程と、それらのチャネルのコンパレータに関連する第２の遅延を判定する工程と、第１の遅延及び第２の遅延を補正する工程とを含み得、そのチャネルのグループは、第１グループ又は第２グループである。

第１の遅延を判定する工程、及び第２の遅延を判定する工程は、それらのチャネルの第１の遅延、第２の遅延、及び測定されたコンパレータのタイミングを関連付ける、線形方程式のセットを解く工程を含み得る。第１の遅延及び第２の遅延を補正する工程は、それらのチャネル内に、第１及び第２の遅延を補正するための遅延をプログラムする工程を含み得る。この装置は、ロボット式較正デバイスを含み得る。この装置は、第２のＤＩＢを含み得、この第２のＤＩＢは、第１チャネルと第２チャネルとを電気的に接続させるためのものであり、コンピューティングデバイスは、第１チャネルと第２チャネルとの関係を使用して決定される線形方程式のセットを解くことによって、整合不良を判定するように、プログラムされる。

別の実施例では、チャネルを較正するための方法が説明され、チャネルのそれぞれは、ドライバ遅延及びコンパレータ遅延を有する。この方法は、（ｉ）チャネルのグループへと、チャネルを編成する工程であって、各グループが、短絡点に電気的に接続される工程と、（ｉｉ）チャネルの各グループに関して、幾つかのチャネルのドライバを有効にする一方で、それらのチャネルのドライバの残部を無効にし、ドライバが無効のチャネルで、ドライバが有効なチャネルから構成される複合信号のタイミングを測定し、各ドライバが無効のチャネルに関して、コンパレータの時間を、全ての有効チャネルに関するドライバの時間の平均値と等しくさせる、方程式系を生成し、その方程式系を解くことにより、各チャネルに関して、ドライバ遅延及びコンパレータ遅延を取得し、そのドライバ遅延及びコンパレータ遅延を使用して、各グループ内のチャネルを較正する工程とを含む。この方法は、各グループからチャネルを選択する工程、選択されたチャネルを整合させる工程、及び選択されたチャネルの整合に基づいて、グループ内の全てのチャネルを整合させる工程を、更に含み得る。この実施例は、以下の特徴のうちの１つ以上を、単独又は組み合わせのいずれかで含み得る。

これらのグループは、チャネルを含む装置に接続される、デバイスインターフェースボード（ＤＩＢ）上の短絡点に接続することができる。選択されたチャネルを整合させる工程は、ロボット式較正デバイス及びオシロスコープを使用して、選択されたチャネルの整合不良を測定する工程を含み得る。選択されたチャネルは、デバイスインターフェースボード（ＤＩＢ）上に、電気的に接続することができる。

一実施例では、試験装置を較正するための装置は、（ｉ）試験装置内の第１グループのチャネルのタイミングを整合させ、（ｉｉ）第１グループのチャネルとは異なる、試験装置内の第２グループのチャネルのタイミングを整合させるための第１の手段と、第１チャネルと第２チャネルとの間のタイミングの整合不良を判定するための、第２の手段であって、この第１チャネルが、第１グループのチャネルからのものであり、第２チャネルが、第２グループのチャネルからのものである、ところの第２の手段とを含む。第１の手段はまた、整合不良に関して、第１グループ又は第２グループの少なくとも一方のチャネルを補正するためのものとすることもできる。

この要約セクションを含む、本特許出願で説明される特徴のうちの、任意の２つ以上を込み合わせることにより、本特許出願では具体的に説明されない実施形態を形成することができる。

前述の諸部分は、１つ以上の非一時的な機械読み取り可能記憶媒体上に記憶され、かつ１つ以上の処理デバイス上で実効可能な命令からなる、コンピュータプログラム製品として実装することができる。前述の全て又は一部は、１つ以上の処理デバイスと、機能を実装するための実行可能命令を記憶するメモリとを含み得る、装置、方法、又はシステムとして、実装することができる。

１つ以上の実施例の詳細が、添付の図面及び以下の説明に記載される。更なる特徴、態様、及び有利点は、それらの説明、図面、及び特許請求の範囲から、明らかとなるであろう。

図１は、較正マトリックスを使用して較正を実行する先行技術のシステムのブロック図である。 図２は、ロボット式プローブ及びスコープを使用して較正を実行する、先行技術の較正システムのブロック図である。 図３は、デバイスを試験するための、複数のチャネルを含む自動試験装置（ＡＴＥ）のブロック図である。 図４は、８チャネル短絡グループを含むデバイスインターフェースボード（ＤＩＢ）のブロック図である。 図５は、ドライバの振幅も対する固有及びプログラムの双方の遅延時間の、タイミング図を示すグラフである。 図６は、４チャネル短絡グループを含むＤＩＢのブロック図である。 図７は、ロボット式プローブ及びスコープの補助なしで、ＡＴＥの試験チャネルを較正するために使用される、複数のＤＩＢを示すブロック図である。

半導体製造業者は、一般的に、様々な製造の段階で半導体デバイスを試験する。製造の間、単一のシリコンウェーハ上に、集積回路が大量に製作される。このウェーハは、ダイスと呼ばれる個別の集積回路へと切り出される。各ダイは、フレーム内に装填され、フレームから延出するリード線にダイを接続するために、ジャンパ線が取り付けられる。次いで、装填されたフレームは、プラスチック又は別のパッケージ材料内に封入されることにより、最終製品が作り出される。

製造業者は、製造プロセス中の可能な限り早期に、欠陥のある構成要素を検出して廃棄するという経済的な動機を有する。したがって、多くの半導体製造業者は、ウェーハがダイスへと切り出される前に、ウェーハレベルで集積回路を試験する。欠陥のある回路をマーク付けして、一般的には、パッケージ化される前に廃棄することにより、欠陥のあるダイをパッケージ化するコストが節約される。最終チェックとして、多くの製造業者は、出荷前に各最終製品を試験する。

大量の半導体構成要素を試験するために、製造業者は、通常、自動試験装置（「ＡＴＥ」又は「テスター」）を使用する。試験プログラム内の命令に応答して、テスターは自動的に、集積回路に印加される入力信号を生成し、出力信号をモニターする。テスターは、その出力信号を期待応答と比較して、被試験デバイス（ＤＵＴ）に欠陥があるか否かを判定する。

通例は、部品テスターは、２つの異なる部分に設計される。「テストヘッド」と呼ばれる第１部分は、ＤＵＴに近接して配置することができる回路機構、例えば、駆動回路機構、受信回路機構、及び短い電気経路が有益である他の回路機構を含む。「テスター本体」と呼ばれる第２部分は、ケーブルを介してテストヘッドに接続されており、ＤＵＴに近接させることができない電子装置を収容する。

特殊機械が、連続的にデバイスを移動させ、テスターに接続させる。「プローバー」を使用して、半導体ウェーハレベルでデバイスを移動させる。「ハンドラー」を使用して、パッケージ化デバイスレベルでデバイスを移動させる。プローバー、ハンドラー、及びテスターに対してＤＵＴを位置決めするための他のデバイスは、包括的に「周辺機器」として既知である。周辺機器は、全般的には、試験するためにＤＵＴが位置決めされる部位を含む。周辺機器が、その試験部位にＤＵＴを供給して、テスターがＤＵＴを試験し、周辺機器が、そのＤＵＴを、試験部位から離れる方向に移動させることにより、別のＤＵＴを試験することができる。

ＡＴＥは複数のチャネルを含み、それらのチャネルを介して、ＡＴＥとＤＵＴとの間で信号が送られる。図３を参照すると、そのような各チャネル１８は、ドライバ２０及びコンパレータ２２を含む。このドライバは、ＡＴＥ２６からＤＵＴ（図示せず）に信号を送る。コンパレータは、ＤＵＴからの信号を受け取り、その受信信号と既知の（ストローブ）値とを比較して、ＡＴＥ内に含まれる回路機構２４に、そのような比較の結果を送る。チャネル間のタイミングの遅延は、ＡＴＥによって行われる測定の精度に影響を及ぼす恐れがある。これらのチャネルを較正することにより、そのようなタイミングの遅延を低減することができる。較正は、例えば、２つ以上のチャネル間のタイミング差を判定する工程と、それらのチャネルの伝送タイミングを実質的に均一にするために、「より速い」と見なされるチャネル内に遅延をプログラムする工程とを含み得る。

本明細書で説明される較正プロセスは、個別のグループのチャネルを較正する工程と、各グループからチャネルを選択する工程と、それらの選択されたチャネルを較正する工程と、その選択されたチャネルの較正に一致するように、個別のグループ内のチャネルを較正する工程とを含み得る。グループ内のチャネルは、コンピュータ及び／又は他の電子装置を使用して、自動的に較正することができ、グループから選択されたチャネルは、少なくとも部分的に、例えばプローブ及びオシロスコープ（「スコープ」）を使用して、較正することができる。

図４を参照すると、一実施例では、試験装置（例えば、ＡＴＥ）を較正するための、そのようなプロセスは、試験装置内の第１のチャネルのグループ２８内のチャネルのタイミングを整合させる工程と、第１グループのチャネルとは異なる第２グループ３０内のチャネルを含めた、試験装置内の後続のチャネルのグループ内のチャネルのタイミングを整合させる工程と、第１チャネル２８ａと、第２チャネル３０ａを含めた後続のチャネルとの間のタイミングの整合不良を判定する工程であって、この第１チャネルが、第１グループのチャネルからのものであり、第２チャネルが、第２グループのチャネルからのものである、ところの工程と、この整合不良に関して、第１グループ又は第２グループの少なくとも一方のチャネルを補正する工程とを含む。上述のように、この補正は、例えば、補正されるチャネルのうちの１つ以上に、遅延を設定する工程を含み得る。

例示的な実装では、本明細書で説明される較正プロセスは、ＡＴＥに、特殊較正デバイスインターフェースボード（ＤＩＢ）を実装する工程を含み得る。一般的には、ＤＩＢは、テスターチャネルと特定の最終顧客デバイスとをインターフェース接続する、カスタム回路基板である。特殊較正ＤＩＢは、通常は、ＤＵＴに接続されるのではなく、むしろ較正用の接続（例えば、チャネル間のループバック接続、プローブすることができるパッドへの直通接続など）を提供するように設計される。この実施例では、ＤＩＢは、チャネルのグループを共に短絡させて、各グループ内のチャネルを互いに整合させる際に使用するための、一連の測定を実行する。このプロセスは、本明細書では、「短絡較正」と称される。

プロービングロボット及びオシロスコープを使用して、ＡＴＥのＮ（Ｎ＞１）個（例えば、８つ）のチャネルにつき、１つのチャネル（例えば、チャネル２８ａ、３０ａなど）のタイミングオフセットを判定する。例えば、プロービングロボット及びオシロスコープを使用して、信号伝送時間を比較することによって、短絡させたチャネルの各グループ中の１つのチャネルの、タイミングオフセットを判定することができる。この信号伝送時間の差異を使用することにより、ＡＴＥのチャネルに関するタイミング補正が取得される。これらのタイミング補正を、様々なチャネル内に導入して、より良好なチャネルタイミングの整合を提供することができる。例えば、「より速い」チャネル内のレジスタ内に、タイミング遅延を与えることができる。短絡較正の構成要素及びロボット式較正の構成要素の双方を含む、このタイプの「ハイブリッド」較正は、１／Ｎ（例えば、１／８）の数のチャネルのみが、ロボットを使用してプローブされるため、完全ロボット較正と比較して、時間の節約をもたらすことができる。

本明細書で提供される実施例では、較正プロセスは、遅延がゼロである仮定される、図３に示す、デジタルテスターチャネルの単純モデルの観点から提示される。このドライバはまた、コンパレータが使用されている間に、５０オームの終端も供給する。

ＡＴＥを較正するために、全てのチャネルに対して、ドライバ遅延（ｄ_ｉ）３２及びコンパレータ遅延（ｃ_ｉ）３４に関する値が判定されることにより、プログラム可能遅延３６、３８を使用して、それらの値を補正することができる。これらの値は、以下で説明されるように、短絡較正を使用して判定することができる。これらの伝播遅延は、プログラムされたドライバの電圧レベル、及びコンパレータへの入力スイングの影響を受けることに留意されたい。チャネルのグループを較正するために、短絡ＤＩＢが、チャネルを電気的に相互接続することにより、互いに短絡するチャネルのグループが作り出される。そのようなＤＩＢの一実施例を、図４に示す。図４の実施例では、１グループ当り８つのチャネルが存在するが、しかしながら、任意の適切な数のチャネルを、グループ内に含めることができる。図４に示すように、一実施例では、チャネル２８は、接地されることなく、互いに短絡される。８つのチャネルのうちの１つが、チャネルのグループ２８内に、振幅Ｖの（開回路）信号を駆動すると、その信号は、短絡ノードで分割され、残余の７つのコンパレータのそれぞれに到達する、振幅Ｖ／８の信号を生じさせる。しかしながら、この実施例では、コンパレータ（例えば、ｃ_５）を適切に較正するためには、そのコンパレータが５０Ωのソースによって駆動されているかのように、受信信号は、振幅Ｖ／２を有することが好ましい場合がある。このことを達成するために、これらのチャネルのうちの４つからのドライバ（例えば、チャネル２８のドライバｄ_１〜ｄ_４）を同時にオンにして、残余のドライバ（例えば、チャネル２８のドライバｄ_５〜ｄ_８）をオフにする。この場合に発生することが図５に示され、この図５は、ドライバの振幅に対する固有（ｄ_ｎ）及びプログラム（ｔ_{プログラムｎ}）の双方の遅延時間、並びにコンパレータ（例えば、ｃ_５）で受信された複合信号（例えば、反射駆動信号の合計）のタイミング図を示す、グラフである。

コンパレータｃ_５に到着する複合信号は、この実施例では、振幅Ｖ／２を有する。更には、この複合駆動エッジのタイミングは、以下で表されるように、寄与する４つのドライバのタイミングの平均値に、ほぼ等しい。

式中、ｔ_ｄｉ＝ｄ_ｉ＋ｔ_{プログラムｉ}であり、ｔ_{プログラムｉ}は、ｉ番目のドライバのプログラム遅延である。コンパレータのタイミングを使用して、このエッジを探索することが可能である。より具体的には、コンパレータもまた、未知のタイミングオフセットを有するため、測定されたコンパレータのタイミング、ｔ_測定を、これらのオフセットに関連付ける、以下の方程式を構築することが可能である。

方程式（２）は、駆動タイミングオフセットと比較タイミングオフセットとの関係を表す、線形方程式である。方程式（２）のような方程式は、任意の所定の４つの駆動チャネルの選択に関して生成することができる。すなわち、４つの測定値（４つの非駆動チャネルにおけるコンパレータに対応する）が存在し、他の多くのドライバの組合せ（８つのセットから４つのドライバを選択する、７０通りの方式が存在する）に関して、同じシーケンスを繰り返すことができる。多くのドライバ順列に関して、この測定シーケンスを繰り返し、毎回４つの線形方程式を構築することによって、駆動及び比較のオフセットについて解くために十分な方程式を蓄積し、この情報を使用して、チャネルを較正することが可能である。そのような可解の線形方程式系を生成する一実施例を、以下で提供する。

８方向短絡に関する線形系は、極めて多数である（最低限で、１６の未知数の１６の方程式であり、全ての可能な測定値を使用する場合には、最大２８０の方程式がもたらされる）。簡略化のために、以下の実施例では、図６に示す、４方向短絡に関する数値計算が示される。上記の技法は、８方向短絡と全く同様に、４方向短絡に関しても有効であるが、ただし、同時にアクティブとなるドライバは、４つ（８方向短絡の場合のように）ではなく、２つである。図６の実施例では、単一の短絡グループ内には、６つの可能な駆動／比較の対の構成が存在する。

・０及び１が駆動し、２及び３が比較する
・０及び２が駆動し、１及び３が比較する
・０及び３が駆動し、１及び２が比較する
・１及び２が駆動し、０及び３が比較する
・１及び３が駆動し、０及び２が比較する
・２及び３が駆動し、０及び１が比較する
各構成は、２つの測定値を、またそれゆえ以下のような、２つの方程式を生成する。

得られた線形連立方程式の系（３）は、１次数分で、劣決定系である。この系を可解とするために、以下の追加的制約を付け加える。

この自由度は、グループ内の全てのチャネルの、駆動及び比較のオフセットでの、定数オフセットに対応する。このことは、共通の基準に対する何らかの測定がなければ、チャネルグループを互いに整合させることができないことの言い換えである。この共通基準は、外部のオシロスコープを使用して、各チャネルグループからの１つのドライバを測定することによって取得することができる。

方程式（３）及び方程式（４）から、完全な連立方程式の系を構築することができる。行列形式では、この線形系は、以下のように表される。

標準的な特異値技法を使用して、この方程式系（５）を解くことによって、駆動タイミングオフセット（ｔ_ｄｎ）及び比較タイミングオフセット（ｃ_ｎ）に関する値を取得することができる。例えば、これらの方程式は、ＡＴＥの一部とすること、あるいはＡＴＥと通信させることができる、コンピュータ、又は他のプログラム可能な処理デバイス若しくは回路機構を使用して、解くことができる。

上記の系は、優決定系である（８つの未知数の１３の方程式）。この特異値技法は、多次元最小２乗適合を有効に実行して、低減された誤差（例えば、最小誤差）の解を見出す。得られた駆動タイミングオフセット及び比較タイミングオフセットを使用して、プログラム可能遅延（例えば、図３のｄ_ｎ及びｃ_ｎの値）を決定し、それらのチャネルの駆動部分及び比較部分内の適切なレジスタ内にプログラムすることにより、適切なグループ内チャネル較正が提供される。

次いで、チャネルの各グループから、チャネル５０・・・５６などの単一のチャネルを選択することができる。プロービングロボット及びオシロスコープ（又は他のそのような測定デバイス）を使用して、これらの選択されたチャネルのそれぞれに関するタイミングオフセットを判定する。これらの技法を使用して判定される、得られた更なるタイミングオフセットを、各チャネルの駆動部分及び比較部分内の適切なレジスタ内にプログラムすることにより、適切なグループ間チャネル較正を提供することができる。すなわち、グループ内の全てのチャネルが整合されるため、１つのグループのチャネルを別のグループのチャネルと整合させるために、そのグループ内の各チャネル内に、同じタイミングオフセットがプログラムされる。この方式で、全てのチャネルの測定を必要とすることなく、チャネルのグループが整合される。

上述のプロセスでは、短絡ＤＩＢにおける信号経路の長さを考慮することができない。これらの長さを補正するために、ＤＩＢにおける配線の長さを、全てのタイミング補正から差し引くことができる。この長さは、典型的には、後の使用のためのベンチで特徴付けることができ、又はＴＤＲ（時間領域反射率測定）を使用して、較正時に測定することもできるが、ＴＤＲは、８方向短絡から戻る不揃いな反射によって複雑化する場合がある。一般的には、ＴＤＲは、信号経路に電気パルスを送出して、伝送路の末端部で反射するエコーを「聞き取る」プロセスである。このエコーのタイミングを使用して、信号経路の電気的長さを判定することができる。

上述のように、本明細書で説明されるプロセスは、４つの駆動エッジの複合物のタイミングが、それらの個々の寄与因子の平均値となるという仮定に基づくものである。この仮定は、（ｉ）寄与する４つのエッジの全てが、同一のスルーレートを有し、（ｉｉ）ドライバが、既に十分密接に整合され、それらの遷移が重なり合う場合に、真である。第１の仮定は、このプロセスを反復する（すなわち、繰り返す）ことによって対処することができる。異なるスルーレートによる誤差項は、寄与するエッジがより密接に整合されるにつれて、ゼロに収束する。それゆえ、各反復が、従前の反復の結果を使用して駆動エッジのタイミングを設定する場合には、スルーレートの誤差は、実質的に排除することができる。プロセスを完全に収束させるためには、３回の反復は十分過ぎるものであり、２回の反復が適切である可能性が高いことを、結果が示している。第２の仮定は、ドライバを粗く整合させる、単純な予備較正で対処することができる。殆どの場合に、ドライバは、十分に整合させることができる。

以下の表では、本明細書で説明されるハイブリッド較正プロセスの質と、オシロスコープのみの較正などの、単一工程のプロセスの質とを比較する。具体的には、ハイブリッド較正を使用する、８チャネルのグループの較正と、ロボット式プローブ及びオシロスコープを使用する、それらの同じ８チャネルのグループの較正とを比較する。以下の表に、この比較を要約する。

この点に関して、ＥＰＡ（エッジ配置精度）は、デジタル計器のタイミング性能の標準尺度である。ＥＰＡを測定するために、駆動エッジ又は比較ストローブのタイミングを、固定基準と比較して測定する。このプログラムにおける位置からの差分を記録する。ＥＰＡは、様々な条件（波形、周期、電圧レベルなど）に関する、全てのチャネルにわたるこれらの差分の散布度である。典型的には、ＥＰＡは、＋／−の数として規定され、例えば、この散布度が３００ｐｓ未満となることを保証する計器に対しては、ＥＰＡに関する仕様は、＋／−１５０ｐｓとして記載される。

本明細書で説明されるハイブリッド較正を使用する利益の１つは、実行時間の改善、またそれゆえ較正時間の低減とすることができる。以下の表に、１つのボードシステム及び２つのボードシステムに関する、オシロスコープ較正（「完全スコープ較正」）対、本明細書で説明されるハイブリッド較正プロセス（「スコープ＋短絡較正」）の、実行時間の百分率差の比較を示す。

８つごとのチャネルに対するハイブリッド較正に関する合計時間は、１つのボードに対する完全オシロスコープ較正に関する時間の約７５％であり、この有利点は、より多くのチャネルを較正するにつれて増大する。これは、ハイブリッド較正システムの短絡較正の構成要素が、指定されたチャネルのグループを、並行して処理することができるためである。結果として、その実行時間は、典型的には、チャネルの計数が増大しても、著しく増大することがない。純粋なオシロスコープ較正は、ドライバのみを測定する点に留意することもまた、重要である。コンパレータは、別個の工程で（約１〜２分の追加時間を必要とする可能性が高い）測定される。短絡較正には、駆動及び比較のタイミングの双方の較正が、既に含まれる。

短絡較正プロセスは、２つよりも多い、任意の偶数サイズの短絡グループに拡張することができる。しかしながら、較正することができるグループのサイズは、物理的考察により制限される場合がある。一部の場合には、現行の技術を使用すると、各チャネルによって寄与される駆動信号のサイズが、極めて小さくなり、ノイズが懸念される場合がある。他の場合には、現行の技術を使用すると、約８つよりも多いチャネルに関しては、許容可能な短絡ノードをＤＩＢにおける配置設計することが、困難となる場合があるが、これは、ＤＩＢにおける過度に小さい区域内に、過度に多い配線を集束させることが必要となる場合があるためである。これらの問題点は、より高コストの解決策を使用して、対処することができる。

本明細書で述べられるように、適切に選択された１６の測定値のみが（理論上は）必要である場合、最大２８０の異なる測定値が、８方向短絡で可能である。この数は、グループのサイズの増大と共に、超指数関数的に増加する。一実装では、２８０の全ての測定値を、その計算に使用することができる。適切な部分集合を選び取ることにより、実行時間を改善することが可能であり、１６方向のチャネルグループ短絡（１００，０００を超える可能な駆動／比較の測定値を有する）などの、より大きいグループに関しては有利となる場合がある。

短絡グループ内のドライバの半分を有効にする選択は、比較の電圧スイングを、駆動スイングの半分に等しいものとする（コンパレータが５０Ω環境で動作しているかのごとく）ための要求に基づく。しかしながら、異なる数のドライバを有効にすることによって、異なるスイングがコンパレートに到着することとなり、タイミングに対する電圧レベルの影響を較正する可能性が許容される。

一部の実装では、オシロスコープを排除することができる。選択されたチャネル相互接続を有する、第２の短絡ＤＩＢを使用することによって、任意の多数のチャネルを互いに整合させることができる。換言すれば、第１のＤＩＢを使用して較正されたチャネルのグループから選択されたチャネルに関する較正の値を、上述のロボット式プローブ及びオシロスコープの代わりに、第２のＤＩＢを使用して決定することが可能である。例えば、図７に示すように、この第２の短絡ＤＩＢ４０は、第１のＤＩＢ４４における８つの短絡グループ４２のそれぞれからの１つのチャネルを短絡させることができる。これらのＤＩＢ４０の選択されたチャネルに関して、方程式（５）などの方程式系を上述の方式で決定することができ、その方程式系を解くことによって、チャネル間のタイミングオフセットを決定することができる。この方式で、複数の測定の層を使用することにより、オシロスコープの必要性を排除することが可能である。この方式で使用されるＮ（Ｎ＞２）個のＤＩＢに、このプロセスを拡張することにより、様々なチャネルに関する駆動／比較のオフセットを取得することができる。

方程式（５）を解くことなどの、本明細書で説明される特徴は、少なくとも部分的に、コンピュータプログラム製品を介して、すなわち、データ処理装置、例えばプログラム可能プロセッサ、コンピュータ、若しくは複数のコンピュータによって実行されるか、又はそれらの動作を制御するための、１つ以上の非一時的な情報担体内に、例えば、１つ以上の有形の非一時的な機械読み取り可能記憶媒体内に実体的に具現化されるコンピュータプログラムを介して、実装することができる。

コンピュータプログラムは、コンパイラ型言語又はインタープリタ型言語を含めた、任意の形態のプログラミング言語で書き込むことができ、独立プログラムとして、又はモジュール、コンポーネント、サブルーチンとして、若しくはコンピューティング環境での使用に好適な他のユニットとしての形態を含めた任意の形態で展開することができる。コンピュータプログラムは、１つのコンピュータに上で、又は一箇所の、若しくは複数箇所にわたって分散され、ネットワークによって相互接続される複数のコンピュータ上で実行されるように展開することができる。

これらの制御機構の実装に関連する動作は、較正プロセスの機能を実行するための１つ以上のコンピュータプログラムを実行する、１つ以上のプログラム可能プロセッサによって実行することができる。これらのプロセスの全て、若しくは一部は、専用の論理回路機構、例えば、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）及び／又はＡＳＩＣ（特定用途向け集積回路）として、実装することができる。

コンピュータプログラムの実行に好適なプロセッサとしては、例として、汎用マイクロプロセッサ及び専用マイクロプロセッサの双方、並びに任意の種類のデジタルコンピュータの１つ以上の任意のプロセッサが挙げられる。一般的には、プロセッサは、読み取り専用記憶領域、ランダムアクセス記憶領域、又はその双方から、命令及びデータを受け取る。コンピュータ（サーバを含む）の諸要素は、命令を実行するための１つ以上のプロセッサ、並びに命令及びデータを記憶するための１つ以上の記憶領域デバイスを含む。一般的には、コンピュータはまた、データを記憶するための大容量記憶デバイス、例えば、磁気ディスク、光磁気ディスク、又は光ディスクなどの、１つ以上の機械読み取り可能記憶媒体も含むか、あるいは動作可能に結合され、それらの記憶媒体からデータを受け取るか、又はそれらの記憶媒体にデータを転送するか、若しくはその双方を行う。コンピュータプログラム命令及びデータを具現化するために好適な、機械読み取り可能記憶媒体は、例として、半導体記憶領域デバイス、例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュ記憶領域デバイス；磁気ディスク、例えば、内蔵ハードディスク又は取り外し可能ディスク；光磁気ディスク；並びにＣＤ−ＲＯＭディスク及びＤＶＤ−ＲＯＭディスクを含めた、全ての形態の非一時的な記憶領域を含む。

本明細書で説明される種々の実施形態の諸要素を組み合わせることにより、上記で具体的に記載されない他の実施形態を形成することができる。本明細書で説明される構造の動作に悪影響を及ぼすことなく、それらの構造から諸要素を除外することができる。更には、様々な別個の要素を、１つ以上の個別の要素へと組み合わせて、本明細書で説明される機能を実行することができる。

本明細書で説明される種々の実装の諸要素を組み合わせることにより、上記で具体的に記載されない他の実装を形成することができる。本明細書で具体的に説明されない他の実装もまた、以下の特許請求の範囲内である。

Claims (14)

1. 試験装置を較正する方法であって、
   前記試験装置内の第１グループのチャネルのタイミングを整合させる工程と、
   前記第１グループのチャネルと異なる、前記試験装置内の第２グループのチャネルのタイミングを整合させる工程と、
   第１チャネルと第２チャネルとの間のタイミングの整合不良を判定する工程であって、前記第１チャネルが、前記第１グループのチャネルからのものであり、前記第２チャネルが、前記第２グループのチャネルからのものである、ところの工程と、
   前記整合不良に関して、前記第１グループ又は前記第２グループの少なくとも一方のチャネルを補正する工程と、
   を含んでなり、
   前記チャネルのそれぞれは、前記試験装置に接続されたデバイスに信号を出力するためのドライバ、及び前記試験装置に接続された前記デバイスから信号を受け取るためのコンパレータを含み、
   前記第１グループ又は第２グループのそれぞれにおいて、幾つかのチャネルのドライバは有効である一方で、残余のチャネルのドライバは無効であり、
   前記幾つかのチャネルのドライバが有効で、残余のチャネルのドライバが無効であるグループのチャネルのタイミングを整合させる工程は、前記ドライバが無効なチャネルで、前記ドライバが有効なチャネルから構成される複合信号のタイミングを測定することと、前記ドライバが無効なチャネルに関して、コンパレータのタイミングを、ドライバが有効な全てのチャネルに関するドライバのタイミングの平均値と等しくさせる連立方程式系を生成することと、該連立方程式系を解くことにより、各チャネルに関して、前記ドライバ遅延及び前記コンパレータ遅延を取得すること、前記ドライバ遅延及び前記コンパレータ遅延を使用して、各グループ内の前記チャネルを較正することを含む、
   ことを特徴とする方法。
2. 較正の一部として、前記チャネルのグループ内のチャネルが、電気的に接続される、請求項１に記載の方法。
3. 前記ドライバ遅延及び前記コンパレータ遅延を補正する工程が、前記チャネル内に、前記ドライバ遅延及び前記コンパレータ遅延を補正するための遅延を設定する工程を含む、請求項１に記載の方法。
4. 前記第１チャネルと前記第２チャネルとの間のタイミングの整合不良を判定する工程が、ロボット式較正デバイスを使用して、自動的に実行される、請求項１に記載の方法。
5. 前記第１チャネルと前記第２チャネルとの間のタイミングの整合不良を判定する工程が、デバイスインターフェースボード（ＤＩＢ）を使用して実行される、請求項１に記載の方法。
6. チャネルを較正するためのシステムであって、
   （ｉ）試験装置の対応するチャネルへのインターフェース、及び（ｉｉ）前記インターフェースと短絡点との間に延びる回路経路を含み、前記回路経路が、第１グループのチャネルを第１短絡点に電気的に接続し、前記第１グループのチャネルと異なる、第２グループのチャネルを第２短絡点に電気的に接続するデバイスインターフェースボード（ＤＩＢ）と、
   第１チャネルと第２チャネルとの間のタイミングの整合不良を判定する装置であって、前記第１チャネルが、前記第１グループのチャネルからのものであり、前記第２チャネルが、前記第２グループのチャネルからのものである、ところの装置と、
   コンピュータデバイスと、
   を含み、
   前記コンピュータデバイスは、
   （ｉ）前記試験装置内の前記第１グループのチャネルのタイミングを整合させ、（ｉｉ）前記試験装置内の前記第２グループのチャネルのタイミングを整合させ、（ｉｉｉ）前記整合不良に関して、前記第１グループ又は前記第２グループのうちの少なくとも一方のチャネルを補正するようにプログラムされ、
   ここで、各チャネルは、前記試験装置に接続されたデバイスに信号を出力するためのドライバ及び前記試験装置に接続された前記デバイスから信号を受け取るためのコンパレータを含み、前記第１グループ又は第２グループのそれぞれにおいて、幾つかのチャネルのドライバは有効である一方で、残余のチャネルのドライバは無効であり、
   前記幾つかのチャネルのドライバが有効で、残余のチャネルのドライバが無効であるグループのチャネルのタイミングを整合させることは、前記ドライバが無効なチャネルで、前記ドライバが有効なチャネルから構成される複合信号のタイミングを測定することと、前記ドライバが無効なチャネルに関して、コンパレータのタイミングを、ドライバが有効な全てのチャネルに関するドライバのタイミングの平均値と等しくさせる連立方程式系を生成することと、該連立方程式系を解くことにより、各チャネルに関して、前記ドライバ遅延及び前記コンパレータ遅延を取得すること、前記ドライバ遅延及び前記コンパレータ遅延を使用して、各グループ内の前記チャネルを較正することを含む、
   ことを特徴とする、システム。
7. 前記装置が、ロボット式較正デバイスを含む、請求項６に記載のシステム。
8. 前記装置が、第２のＤＩＢを含み、前記第２のＤＩＢが、前記第１チャネルと前記第２チャネルとを電気的に接続させるためのものである、請求項６に記載のシステム。
9. チャネルを較正するための方法であって、前記チャネルのそれぞれが、ドライバ遅延及びコンパレータ遅延を有し、前記方法は、
   チャネルのグループへと、前記チャネルを編成する工程であって、各グループのチャネルが短絡点に電気的に接続される、工程と、
   チャネルの各グループに関して、
   幾つかのチャネルのドライバを有効にする一方で、前記チャネルの残部のドライバを無効にし、
   前記ドライバが無効なチャネルで、前記ドライバが有効なチャネルから構成される複合信号のタイミングを測定し、
   各ドライバが無効なチャネルに関して、コンパレータのタイミングを、ドライバが有効な全てのチャネルに関するドライバのタイミングの平均値と等しくさせる、連立方程式系を生成し、
   前記連立方程式系を解くことにより、各チャネルに関して、前記ドライバ遅延及び前記コンパレータ遅延を取得し、
   前記ドライバ遅延及び前記コンパレータ遅延を使用して、各グループ内の前記チャネルを較正する、工程と、
   各グループからチャネルを選択する工程と、
   前記選択されたチャネルのタイミングを整合させる工程と、
   前記選択されたチャネルのタイミングの整合に基づいて、グループ内の全てのチャネルのタイミングを整合させる工程と、を含む、方法。
10. 前記グループが、前記チャネルを含む装置に接続される、デバイスインターフェースボード（ＤＩＢ）上の短絡点に接続される、請求項９に記載の方法。
11. 前記選択されたチャネルのタイミングを整合させる工程が、ロボット式較正デバイス及びオシロスコープを使用して、前記選択されたチャネルの整合不良を測定する工程を含む、請求項９に記載の方法。
12. 前記選択されたチャネルが、デバイスインターフェースボード（ＤＩＢ）上に、電気的に接続される、請求項１１に記載の方法。
13. 試験装置を較正するための装置であって、
    （ｉ）前記試験装置内の第１グループのチャネルのタイミングを整合させ、（ｉｉ）前記第１グループのチャネルとは異なる、前記試験装置内の第２グループのチャネルのタイミングを整合させるための第１の手段と、
    第１チャネルと第２チャネルとの間のタイミングの整合不良を判定するための、第２の手段であって、前記第１チャネルが、前記第１グループのチャネルからのものであり、前記第２チャネルが、前記第２グループのチャネルからのものである、ところの第２の手段と、を含み、
    ここで、前記第１の手段がまた、前記整合不良に関して、前記第１グループ又は前記第２グループのうちの少なくとも一方のチャネルを補正するためのものであり、
    各チャネルは、前記試験装置に接続されたデバイスに信号を出力するためのドライバ及び前記試験装置に接続された前記デバイスから信号を受け取るためのコンパレータを含み、
    前記第１グループ又は第２グループのそれぞれにおいて、幾つかのチャネルのドライバは有効である一方で、残余のチャネルのドライバは無効であり、
    前記第１の手段は、前記幾つかのチャネルのドライバが有効で、残余のチャネルのドライバが無効であるグループのチャネルのタイミングを整合するとき、前記ドライバが無効なチャネルで、前記ドライバが有効なチャネルから構成される複合信号のタイミングを測定し、前記ドライバが無効なチャネルに関して、コンパレータのタイミングを、ドライバが有効な全てのチャネルに関するドライバのタイミングの平均値と等しくさせる連立方程式系を生成し、該連立方程式系を解くことにより、各チャネルに関して、前記ドライバ遅延及び前記コンパレータ遅延を取得し、前記ドライバ遅延及び前記コンパレータ遅延を使用して、各グループ内の前記チャネルを較正するものである、
    ことを特徴とする、装置。
14. ドライバ遅延及びコンパレータ遅延をそれぞれが有するチャネルのグループへと編成されるチャネルを較正する装置における処理デバイスに実行させる命令を記憶する、１つ以上の非一時的な機械読み取り可能記憶媒体であって、各グループのチャネルが短絡点に電気的に接続され、前記命令が、
    チャネルの各グループに関して、
    幾つかのチャネルのドライバを有効にする一方で、残余のチャネルのドライバを無効にし、
    前記各ドライバが無効なチャネルに関して、コンパレータのタイミングを、前記ドライバが有効な全てのチャネルに関する前記ドライバのタイミングの平均値と等しくさせる、連立方程式系を生成し、
    前記連立方程式系を解くことにより、各チャネルに関して、前記ドライバ遅延及び前記コンパレータ遅延を取得し、
    前記ドライバ遅延及び前記コンパレータ遅延を使用して、各グループ内の前記チャネルを較正する、工程と、
    各グループからチャネルを選択する工程と、
    前記選択されたチャネルのタイミングを整合させる工程と、
    前記選択されたチャネルのタイミングの整合に基づいて、グループ内の全てのチャネルのタイミングを整合させる工程と、を含む、１つ以上の非一時的な機械読み取り可能記憶媒体。